KR100891909B1

KR100891909B1 - 반도체 장치

Info

Publication number: KR100891909B1
Application number: KR1020030022503A
Authority: KR
Inventors: 가와쿠보도모히로
Original assignee: 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date: 2002-08-28
Filing date: 2003-04-10
Publication date: 2009-04-06
Also published as: CN1479448A; TW589789B; JP4021283B2; TW200403925A; CN1212705C; US6809565B2; US20040041602A1; KR20040019861A; JP2004088639A

Abstract

본 발명은 반도체 장치의 소비 전력을 저감하는 것을 과제로 한다.

스타터 신호 발생 회로(1)는 입력되는 전원(VDD) 전압에 기초하여 반도체 장치의 내부 회로를 초기화하는 스타터 신호(sttx)를 출력한다. 래치 회로(2)는 스타터 신호(sttx)를 유지하여 출력한다. 차단 회로(3)는 스타터 신호(sttx)가 출력되었을 때, 전원(VDD) 전압의 스타터 신호 발생 회로(1)로의 입력을 차단한다. 즉, 전원(VDD) 전압에 기초하여 출력된 스타터 신호(sttx)를 래치 회로에 의해 유지하고, 스타터 신호 발생 회로(1)에 입력되는 전원(VDD) 전압을 차단하여 소비 전력을 저감한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

도 1은 본 발명의 원리를 설명하는 원리도.

도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 일례를 도시한 블록 구성도.

도 3은 도 2의 반도체 장치의 스타터 회로를 도시한 도면.

도 4는 전원 전압, 분압 전압 및 스타터 신호의 관계를 도시한 도면으로서, 도 4의 (a)는 전원 전압과 분압 전압을 도시한 도면, 도 4의 (b)는 스타터 신호를 도시한 도면.

도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 스타터 회로를 도시한 도면.

도 6은 도 5의 스타터 회로의 타이밍 차트를 도시한 도면으로서, 도 6의 (a)∼(f)는 스타터 회로의 각 부분에서의 전압 파형을 도시한 도면.

도 7은 종래의 반도체 장치의 스타터 회로를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 스타터 신호 발생 회로

2, A2 : 래치 회로

3 : 차단 회로

11, 21 : 스타터 회로

22 : 검출 회로

23 : 세트 펄스 발생 회로

R1∼R4 : 저항

C1∼C3 : 커패시터

Q1∼Q8 : 트랜지스터

A1, D1, Z1∼Z4, Z6, Z9, Z10 : 인버터 회로

Z5, Z7, Z8 : NAND 회로

D2 : FF 회로

본 발명은 반도체 장치에 관한 것으로, 특히 스타터 신호를 출력하여 내부 회로를 초기화하는 반도체 장치에 관한 것이다.

반도체 장치는 기동후의 내부 회로의 부정 상태를 피하기 위해서 기동시에 내부 회로를 초기화할 필요가 있다. 반도체 장치는 내부의 스타터 회로에 의해서 기동시에 스타터 신호를 출력하여, 내부 회로를 리셋한다[예컨대, 특허 문헌 1(일본 특허 공개 제2002-124861호 공보(도 9)) 참조].

도 7은 종래의 반도체 장치의 스타터 회로를 도시한다. 도면에 도시하는 스타터 회로는 반도체 장치 내부에 형성되어 내부 회로를 스타터 신호에 의해서 초기 화한다. 스타터 회로는 트랜지스터(Q9∼Q11), 인버터 회로(Z11, Z12) 및 저항(R5∼R7)으로 구성된다.

저항(R5, R6)은 직렬 접속되며, 전원(VDD)과 전원(VDD)의 접지단 사이에 접속되어 있다.

트랜지스터(Q9)는 N 채널의 MOS 트랜지스터이다. 트랜지스터(Q9)의 게이트는 저항(R5, R6)의 접속점에 접속되어 있다. 트랜지스터(Q9)의 소스는 전원(VDD)의 접지단에 접속되어 있다. 트랜지스터(Q9)의 드레인은 저항(R7)을 통해 전원(VDD)에 접속되어 있다.

트랜지스터(Q10)는 P 채널 MOS 트랜지스터이다. 트랜지스터(Q11)는 N 채널 MOS 트랜지스터이다. 트랜지스터(Q10, Q11)의 게이트는 서로 접속되며, 트랜지스터(Q9)의 드레인에 접속되어 있다. 트랜지스터(Q10)의 소스는 전원(VDD)에 접속되어 있다. 트랜지스터(Q10)의 드레인은 트랜지스터(Q11)의 드레인에 접속되어 있다. 트랜지스터(Q11)의 소스는 전원(VDD)의 접지단에 접속되어 있다.

인버터 회로(Z11)는 트랜지스터(Q10, Q11)의 드레인과 접속되어 있다. 인버터 회로(Z12)의 입력은 인버터 회로(Z11)의 출력과 접속되어 있다. 인버터 회로(Z11, Z12)는 입력된 신호를 반전하여 출력한다.

이하, 스타터 회로의 동작에 관해서 설명한다.

반도체 장치에 전원이 투입되면, 전원(VDD) 전압이 상승하여, 저항(R5, R6)의 접속점의 전압이 상승한다. 저항(R5, R6)의 접속점의 전압이 트랜지스터(Q9)의 임계치 전압이 될 때까지 트랜지스터(Q9)의 소스-드레인 사이는 오프이다. 따라서, 트랜지스터(Q10, Q11)의 게이트에는 전원(VDD) 전압('H’상태)이 입력되어, 트랜지스터(Q11)의 소스-드레인 사이만이 온으로 된다. 인버터 회로(Z11)는 트랜지스터(Q11)를 통해 전원(VDD)의 접지단의 전압('L’상태)이 입력된다. 인버터 회로(Z11)는 'L’상태의 신호를 반전하여 'H’상태의 신호를 출력하고, 인버터 회로(Z12)는 'L’상태의 스타터 신호(sttx)를 출력한다.

저항(R5, R6)의 접속점의 전압이 트랜지스터(Q9)의 임계치 전압(전원(VDD) 전압이 내부 회로가 통상 동작하는 것이 가능한 전압)이 되면, 트랜지스터(Q9)의 소스-드레인 사이는 온으로 된다. 따라서, 트랜지스터(Q10, Q11)의 게이트에는 전원(VDD)의 접지단의 전압('L’상태)이 입력되어, 트랜지스터(Q10)의 소스-드레인 사이만이 온으로 된다. 인버터 회로(Z11)에는 트랜지스터(Q10)를 통해 전원(VDD) 전압('H’상태)이 입력된다. 인버터 회로(Z11)는 'H’상태의 신호를 반전하여 'L’상태의 신호를 출력하고, 인버터 회로(Z12)는 'H’상태의 스타터 신호(sttx)를 출력한다. 반도체 장치의 내부 회로는 스타터 신호(sttx)가 'L’상태에서 'H’상태로 상승했을 때, 초기화가 종료된다.

이와 같이, 전원(VDD) 전압이 소정 전압이 되면, 도 7의 스타터 회로의 스타터 신호(sttx)는 'L’상태에서 'H’상태로 상승한다. 그리고, 반도체 장치의 내부 회로는 초기화되어, 그 후 통상 동작을 한다.

그런데, 저소비 전력의 반도체 장치에서는 수 ㎂ 정도의 전류 삭감이 필요하게 된다.

그러나, 종래의 반도체 장치에서는 내부 회로가 초기화된 후 통상 동작시에 있어서도 전원(VDD) 전압이 스타터 회로에 공급되어, 저항(R5∼R7)에 전류가 흘러서 전력을 소비하고 있다고 하는 문제점이 있었다.

본 발명은 이러한 점을 감안하여 이루어진 것으로서, 통상 동작시에 스타터 회로에 입력되는 전원 전압을 차단하여, 소비 전력을 저감하는 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명에서는 상기 과제를 해결하기 위해서, 도 1에 도시하는 내부 회로를 초기화하는 반도체 장치에 있어서, 입력되는 전원(VDD) 전압에 기초하여 내부 회로를 초기화하는 스타터 신호(sttx)를 출력하는 스타터 신호 발생 회로(1)와, 스타터 신호(sttx)를 유지하여 출력하는 래치 회로(2)와, 스타터 신호(sttx)가 출력되었을 때 스타터 신호 발생 회로(1)에 입력되는 전원(VDD) 전압을 차단하는 차단 회로(3)를 갖는 것을 특징으로 하는 반도체 장치가 제공된다.

이러한 반도체 장치에 따르면, 전원(VDD) 전압에 기초하여 출력된 스타터 신호(sttx)를 래치 회로(2)에 의해 유지하고, 스타터 신호 발생 회로(1)에 입력되는 전원(VDD) 전압을 차단하여 반도체 장치의 소비 전력을 저감한다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

도 1은 본 발명의 원리를 설명하는 원리도이다. 도 1에 도시한 바와 같이 반도체 장치는 스타터 신호 발생 회로(1), 래치 회로(2) 및 차단 회로(3)를 갖고 있다.

스타터 신호 발생 회로(1)는 전원(VDD) 전압이 입력된다. 스타터 신호 발생 회로(1)는 전원(VDD) 전압에 기초하여 반도체 장치의 내부 회로를 초기화하기 위한 스타터 신호(sttx)를 출력한다. 예컨대, 전원(VDD)이 투입되면, 전원(VDD) 전압이 상승한다. 스타터 신호 발생 회로(1)는 전원(VDD) 전압이 반도체 장치의 내부 회로가 통상 동작을 행할 수 있는 전압이 되었을 때, 스타터 신호(sttx)를 출력한다.

래치 회로(2)는 스타터 신호 발생 회로(1)로부터 출력되는 스타터 신호(sttx)를 유지하여 출력한다.

차단 회로(3)는 스타터 신호 발생 회로(1)로부터 스타터 신호(sttx)가 출력되었을 때[래치 회로(2)에 의해 유지되었을 때], 스타터 신호 발생 회로(1)에 입력되고 있는 전원(VDD) 전압을 차단한다.

이하, 도 1의 원리도의 동작에 대해서 설명한다.

전원(VDD)이 투입되어 전압이 상승했다고 하자. 스타터 신호 발생 회로(1)는 입력되는 전원(VDD) 전압이 반도체 장치의 내부 회로가 통상 동작을 행할 수 있는 전압이 되었을 때, 스타터 신호(sttx)를 출력한다.

차단 회로(3)는 래치 회로(2)로부터 스타터 신호(sttx)가 출력되었을 때, 스타터 신호 발생 회로(1)에 입력되고 있는 전원(VDD) 전압을 차단한다. 또한, 차단 회로(3)에 의해 스타터 신호 발생 회로(1)로의 전원(VDD) 전압의 입력이 차단되더라도, 스타터 신호(sttx)는 래치 회로(2)에 의해 유지되고 있기 때문에, 스타터 신 호(sttx)가 불안정하게 되는 일은 없다.

이와 같이, 전원(VDD) 전압이 내부 회로가 통상 동작을 행할 수 있는 전압이 되었을 때, 스타터 신호 발생 회로(1)는 스타터 신호(sttx)를 출력하고, 래치 회로(2)는 스타터 신호(sttx)를 유지하여 출력한다. 그리고, 차단 회로(3)는 스타터 신호 발생 회로(1)에 입력되고 있는 전원(VDD) 전압을 차단한다. 이에 따라, 반도체 장치의 소비 전력을 저감할 수 있다.

다음에, 본 발명의 제1 실시예에 관해서 설명한다.

도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 일례를 도시한 블록 구성도이다. 도면에 도시한 바와 같이, 반도체 장치는 스타터 회로(11), 전원 회로(12a, 12b, …), 메모리 셀(13) 및 리셋 회로(14)를 갖고 있다.

스타터 회로(11)에는 반도체 장치에 공급되는 전원(VDD)이 입력되고 있다. 스타터 회로(11)는 전원(VDD)이 전원 회로(12a, 12b, …)가 통상 동작을 행할 수 있는 전압이 되면, 전원 회로(12a, 12b, …)를 초기화하기 위한 스타터 신호(sttx)를 출력한다. 즉, 스타터 회로(11)는 전원 회로(12a, 12b, …)의 전원(VDD) 투입시의 부정 상태를 초기화한다.

전원 회로(12a)는 스타터 회로(11)로부터 출력되는 스타터 신호(sttx)에 의해서 초기화된다. 전원 회로(12a)에는 전원(VDD)이 입력되고 있다. 전원 회로(12a)는 내부 전위 VA를 생성하여 메모리 셀(13)로 출력한다.

전원 회로(12b)는 스타터 회로(11)로부터 출력되는 스타터 신호(sttx)에 의해 초기화된다. 전원 회로(12b)에는 전원(VDD)이 입력되고 있다. 전원 회로(12b)는 내부 전위 VB를 생성하여 리셋 회로(14)로 출력한다.

리셋 회로(14)는 전원 회로(12b)에서 공급되는 전압 VB에 의해 동작한다. 리셋 회로(14)는 메모리 셀(13)을 리셋하는 리셋 신호를 출력한다.

도 3은 도 2의 반도체 장치의 스타터 회로를 도시한 도면이다. 도면에 도시하는 스타터 회로(11)는 트랜지스터(Q1∼Q5), 인버터 회로(Z1∼Z4), 저항(R1∼R3) 및 커패시터(C1)를 갖고 있다. 스타터 회로(11)는 전원(VDD) 전압이 전원 회로(12a, 12b, …)가 통상 동작을 행할 수 있는 전압이 되면, 전원 회로(12a, 12b, …)를 초기화하기 위한 스타터 신호(sttx)를 출력한다.

트랜지스터(Q1)는 P 채널 MOS 트랜지스터이다. 트랜지스터(Q1)의 소스는 전원(VDD)에 접속되고, 드레인은 저항(R1)에 접속되어 있다. 트랜지스터(Q1)의 게이트는 인버터 회로(Z4)의 출력과 접속되어 있다.

저항(R1)은 저항(R2)과 직렬 접속되어 있다. 저항(R1)의 일단은 트랜지스터(Q1)의 드레인과 접속되고, 저항(R2)의 일단은 전원(VDD)의 접지단과 접속되어 있다.

트랜지스터(Q2)는 N 채널 MOS 트랜지스터이다. 트랜지스터(Q2)의 게이트는 저항(R1)과 저항(R2)의 접속점에 접속되어 있다. 트랜지스터(Q2)의 소스는 전원(VDD)의 접지단에 접속되어 있다. 트랜지스터(Q2)의 드레인은 저항(R3)의 일단과 접속되어 있다. 저항(R3)의 타단은 전원(VDD)과 접속되어 있다.

트랜지스터(Q3)는 P 채널 MOS 트랜지스터이다. 트랜지스터(Q4)는 N 채널 MOS 트랜지스터이다. 트랜지스터(Q3, Q4)의 게이트는 서로 접속되며, 트랜지스터(Q2)의 드레인과 접속되어 있다. 트랜지스터(Q3)의 소스는 전원(VDD)와 접속되어 있다. 트랜지스터(Q3)의 드레인은 트랜지스터(Q4)의 드레인과 접속되어 있다. 트랜지스터(Q4)의 소스는 트랜지스터(Q5)의 드레인과 접속되어 있다. 또한, 트랜지스터(Q3, Q4)로 인버터 회로(A1)를 구성하고 있다.

트랜지스터(Q5)는 N 채널 MOS 트랜지스터이다. 트랜지스터(Q5)의 게이트는 인버터 회로(Z1)의 출력과 접속되어 있다. 트랜지스터(Q5)의 소스는 전원(VDD)의 접지단과 접속되어 있다. 인버터 회로(Z1)의 입력은 트랜지스터(Q1)의 게이트와 접속되어 있다.

인버터 회로(Z2)의 입력은 트랜지스터(Q3, Q4)의 드레인과 접속되어 있다. 인버터 회로(Z2)의 출력은 인버터 회로(Z4)의 입력과 접속되어 있다. 인버터 회로(Z3)의 입력은 인버터 회로(Z2)의 출력과 접속되어 있다. 인버터 회로(Z3)의 출력은 인버터 회로(Z2)의 입력과 접속되어 있다. 또한, 인버터 회로(Z2, Z3)는 래치 회로(A2)를 구성하고 있다.

커패시터(C1)는 트랜지스터(Q1)의 게이트 및 인버터 회로(Z4)의 출력과 전원(VDD)의 접지단 사이에 접속된다. 이것은 전원(VDD)의 투입시에 트랜지스터(Q1)의 게이트 및 인버터 회로(Z4)의 출력 전압을 전원(VDD)의 접지단의 전압('L’상태)으로 하기 위해서이다. 또한, 트랜지스터(Q1)의 게이트 및 인버터 회로(Z4)의 출력을 'L’상태로 하는 클램프 회로를 접속하도록 하더라도 좋다. 또, 트랜지스터(Q1)의 게이트와 인버터 회로(Z4)의 출력 사이의 접속을 분리하여, 전원(VDD)의 투입시에 반도체 장치에 입력되는 'L’상태의 외부 신호를 트랜지스터(Q1)의 게이트에 입력하도록 하더라도 좋다.

이하, 도 3의 스타터 회로(11)의 동작에 관해서 설명한다.

전원(VDD)이 투입되었다고 하자. 이 때, 인버터 회로(Z4)로부터 출력되는 스타터 신호(sttx)는 'L’상태이다. 그리고, 트랜지스터(Q1)의 게이트에는 'L’상태의 정지 신호(stop)가 입력된다. 트랜지스터(Q5)의 게이트에는 인버터 회로(Z1)를 통해 'H’상태의 정지 신호(stop)가 입력된다. 따라서, 트랜지스터(Q1)의 소스-드레인 사이는 온으로 되고, 전원(VDD) 전압은 직렬 접속된 저항(R1, R2)에 의해 분압된다. 저항(R1, R2)의 분압 전압은 트랜지스터(Q2)의 게이트에 입력된다.

또한, 저항(R1, R2)의 값은 전원(VDD) 전압이 상승하여, 전원 회로(12a, 12b, …)가 통상 동작을 행할 수 있는 전압이 되면, 분압 전압이 트랜지스터(Q2)의 임계치 전압에 도달하도록 설정되고 있다.

전원(VDD) 전압이 상승하여, 저항(R1, R2)의 분압 전압이 트랜지스터(Q2)의 임계치 전압에 도달하면, 트랜지스터(Q2)의 소스-드레인 사이는 온으로 된다. 따라서, 트랜지스터(Q2)의 드레인에는 전원(VDD)의 접지단의 전압이 생긴다. 따라서, 인버터 회로(A1)에는 전원(VDD)의 접지단의 전압, 즉, 'L’상태의 신호가 입력된다.

트랜지스터(Q5)에는 인버터 회로(Z1)를 통해 'H’상태의 정지 신호(stop)가 입력되고 있기 때문에, 소스-드레인 사이는 온으로 되어, 인버터 회로(A1)는 동작 상태에 있다. 따라서, 인버터 회로(A1)는 입력된 'L’상태의 신호를 'H’상태로 반전하여 출력한다.

래치 회로(A2)는 인버터 회로(A1)로부터 출력된 'H’상태의 신호를 'L’상태의 신호로 반전하고, 상태를 유지하여 인버터 회로(Z4)에 출력한다.

인버터 회로(Z4)는 래치 회로(A2)로부터 출력된 'L’상태의 신호를 반전하여, 'H’상태의 스타터 신호(sttx)를 출력한다. 또한, 'H’상태의 정지 신호(stop)로서 트랜지스터(Q1, Q5)에 출력한다.

전원 회로(12a, 12b, …)는 스타터 신호(sttx)가 'L’상태에서 'H’상태로 천이함으로써 초기화된다.

이와 동시에, 'H’상태의 정지 신호(stop)는 트랜지스터(Q1)의 소스-드레인 사이를 오프로 한다. 따라서, 저항(R1, R2)에 전원(VDD)에 의한 전류가 흐르지 않는다. 또한, 'H’상태의 정지 신호(stop)는 트랜지스터(Q5)의 소스-드레인 사이를 오프로 하여, 인버터 회로(A1)의 동작을 중지시킨다. 인버터 회로(A1)의 출력은 플로우팅 상태가 되지만, 래치 회로(A2)에 의해서 'H’상태의 스타터 신호(sttx)가 유지되고 있다.

이와 같이, 스타터 회로(11)는 전원(VDD) 전압이 전원 회로(12a, 12b, …)가 통상 동작을 행할 수 있는 전압이 되면, 스타터 신호(sttx)를 유지하여 출력하고, 입력되는 전원(VDD) 전압을 트랜지스터(Q1, Q5)에 의해서 차단한다. 따라서, 반도체 장치의 소비 전류를 저감할 수 있다.

또한, 스타터 신호(sttx)로 초기화하는 회로는 전원 회로(12a, 12b, …)로 한정되지 않는다. 반도체 장치가 갖는 다른 내부 회로를 초기화하도록 하더라도 좋다.

도 4는 전원 전압, 분압 전압 및 스타터 신호의 관계를 도시한 도면으로서, 도 4의 (a)는 전원 전압과 분압 전압을 도시한 도면이고, 도 4의 (b)는 스타터 신호를 도시한 도면이다. 도 4(a)에 도시하는 파형 B1은 전원(VDD) 전압 파형을 나타내고, 파형 B2는 저항(R1, R2)의 분압 전압을 나타낸다. 도 4의 (b)에 도시하는 파형 B3은 인버터 회로(Z4)로부터 출력되는 스타터 신호(sttx)를 나타낸다. 또한, 분압 전압을 나타내는 파형 B2는 저항(R1, R2)의 저항값이 동일할 때의 파형을 나타낸다.

전원(VDD)이 투입되면, 파형 B1에 나타내는 바와 같이 전원(VDD) 전압은 상승한다. 분압 전압은 저항(R1, R2)이 동일한 값이므로, 파형 B2에 나타내는 바와 같이 전원(VDD) 전압의 1/2의 값으로 상승해 나간다. 트랜지스터(Q2)의 임계치 전압이 v1이라고 하면, 스타터 신호(sttx)는 파형 B3에 나타내는 바와 같이 시간 t1에 있어서, 'L’상태에서 'H’상태로 천이한다. 또한, 시간 t1에서부터 시간 t2에 있어서, 스타터 신호(sttx)의 전압이 상승하고 있는 것은 전원(VDD) 전압이 아직 상승중이기 때문에, 그것에 추종하고 있기 때문이다.

이와 같이, 스타터 신호(sttx)는 전원(VDD)이 투입되고 나서 시간 t1 후에, 즉 반도체 장치의 내부 회로가 통상 동작을 행할 수 있는 전압이 되었을 때 출력된다.

다음에, 본 발명의 제2 실시예에 관해서 설명한다.

도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 스타터 회로를 도시한 도면이다. 도 3에 도시한 제1 실시예의 스타터 회로에서는 투입되고 있는 전원(VDD)이 순간 차단되더라도 트랜지스터(Q1)에 의해서 전원(VDD) 전압이 차단되고 있기 때문에, 전원(VDD)의 순간 차단을 검출하여, 내부 회로를 초기화할 수 없다. 그래서, 제2 실시예에 따른 반도체 장치의 스타터 회로에서는 투입되고 있는 전원이 순간 차단되었을 때, 이 순간 차단을 검출하여 전원 전압의 차단을 해제하기 위한 검출 회로를 구비하고 있다. 또한, 도 5의 스타터 회로에 있어서, 도 3의 스타터 회로(11)와 동일한 것에는 동일한 부호를 붙여서 나타내고 그 상세한 설명은 생략한다.

도 5에 도시하는 스타터 회로(21)는 트랜지스터(Q6∼Q8), 인버터 회로(Z6), 커패시터(C2) 및 저항(R4)으로 구성되는 검출 회로(22)를 포함하고 있다. 또한, 도 3에 도시한 스타터 회로(11), NAND 회로(Z5, Z7, Z8), 커패시터(C3), 인버터 회로(Z9, Z10), 세트 펄스 발생 회로(23)를 포함하고 있다.

우선, 검출 회로(22)에 관해서 설명한다.

검출 회로(22)는 전원(VDD)의 순간 차단(전압 저하)을 검출하여, 스타터 회로(11)의 트랜지스터(Q1, Q5)에 의한 전원(VDD) 전압 입력의 차단을 해제하기 위한 신호를 출력한다.

트랜지스터(Q6)는 N 채널 MOS 트랜지스터이다. 트랜지스터(Q6)의 게이트와 드레인은 접속되어 있다. 즉, 트랜지스터(Q6)는 다이오드 접속이 되어 있다. 트랜지스터(Q6)의 게이트와 드레인은 전원(VPP)에 접속되어 있다. 트랜지스터(Q6)의 소스는 저항(R4)에 접속되어 있다. 또한, 전원(VPP)은 전원(VDD)보다 높은 전압이고, 전원(VDD) 전압을 승압하여 출력하는 전압원이다. 전원(VPP) 전압은 반도체 장치 내의 용량에 의해 순간 차단되었을 때, 전원(VDD)보다 완만하게 하강한다.

트랜지스터(Q7)는 P 채널 MOS 트랜지스터이다. 트랜지스터(Q7)의 게이트는 전원(VDD)에 접속되어 있다. 트랜지스터(Q7)의 소스는 저항(R4)과 접속되어 있다. 트랜지스터(Q7)의 드레인은 트랜지스터(Q8)의 드레인과 접속되어 있다.

트랜지스터(Q8)는 N 채널 MOS 트랜지스터이다. 트랜지스터(Q8)의 게이트는 전원(VDD)과 접속되어 있다. 트랜지스터(Q8)의 소스는 전원(VDD)의 접지단과 접속되어 있다. 또한, 트랜지스터(Q7, Q8)는 인버터 회로(D1)를 구성하고 있다.

인버터 회로(Z6)의 입력은 트랜지스터(Q7, Q8)의 드레인과 접속되어 있다. 인버터 회로(Z6)의 출력은 NAND 회로(Z8, Z5)의 입력과 접속되어 있다.

커패시터(C2)는 일단이 저항(R4)과 접속되고, 타단은 전원(VPP)의 접지단과 접속되어 있다.

이하, 검출 회로(22)의 동작에 관해서 설명한다.

반도체 장치는 전원(VDD)이 투입되어 통상 동작을 하고 있다고 하자. 트랜지스터(Q7)의 소스에는 전원(VPP) 전압이 트랜지스터(Q6)의 다이오드 특성에 의해 전압 강하되어 입력되고 있다. 또한, 트랜지스터(Q7)의 소스의 전압이 VDD가 되도록 트랜지스터(Q6)를 선택 또는 다단 접속하도록 한다. 이것은 반도체 장치가 통상 동작을 하고 있을 때는 트랜지스터(Q7)의 소스-게이트 사이의 전위차를 없애서 트랜지스터(Q7)의 소스-드레인 사이를 오프로 하기 때문이다.

트랜지스터(Q8)의 게이트에는 전원(VDD) 전압이 입력되고, 트랜지스터(Q8)의 소스-드레인 사이는 온으로 되고 있다. 즉, 트랜지스터(Q8)의 드레인의 전압은 전 원(VDD)의 접지단의 전압이 생겨서 'L’상태의 신호를 출력하고 있다. 인버터 회로(Z6)는 'L’상태의 신호를 반전하여 'H’상태의 신호를 출력한다.

투입되고 있는 전원(VDD)이 순간 차단되었다고 하자. 전원(VPP) 전압은 반도체 장치의 내부 용량에 의해 전원(VDD)보다 완만하게 하강한다. 또한, 저항(R4) 및 커패시터(C2)에 의해(CR 로우패스 필터) 완만하게 하강한다.

트랜지스터(Q7)의 소스의 전압은 완만하게 하강하는 한편, 전원(VDD) 전압이 입력되고 있는 게이트의 전압은 순간 차단에 의해 급격히 하강한다. 이에 따라, 트랜지스터(Q7)의 소스-게이트 사이의 전위차는 커져서 트랜지스터(Q7)는 소스-드레인 사이를 온으로 한다. 따라서, 트랜지스터(Q7)의 드레인에는 전원(VPP)의 전압이, 즉 'H’상태의 신호가 생겨서 인버터 회로(Z6)에 출력된다. 인버터 회로(Z6)는 'H’상태의 신호를 반전하여, 'L’상태의 신호를 출력한다.

또한, 트랜지스터(Q7, Q8)를 인버터 회로(D1)로서 설명하면, 인버터 회로(D1)에는 전원(VDD) 전압보다 완만하게 전압이 강하하는 전원(VPP)이 구동 전원으로서 공급된다. 전원(VDD) 전압은 인버터 회로(D1)에 입력 신호로서 입력된다. 인버터 회로(D1)는 전원(VDD) 전압(통상 동작시의 전압 및 순간 차단시의 저하된 전압)에 따라서, 'H’상태 및 'L’상태의 신호를 출력한다.

이와 같이, 검출 회로(22)는 전원(VDD)의 순간 차단(전압 저하)을 검출하고, 스타터 회로(11)의 트랜지스터(Q1, Q5)에 의한 전원(VDD) 전압 입력의 차단을 해제하기 위한 신호를 인버터 회로(Z6)로부터 출력한다.

도 5의 설명으로 되돌아간다.

NAND 회로(Z5)의 입력은 스타터 회로(11)의 인버터 회로(Z4)의 출력 및 검출 회로(22)의 인버터 회로(Z6)의 출력과 접속되어 있다. NAND 회로(Z5)는 세트 펄스 발생 회로(23)와 접속되어 있다. NAND 회로(Z5)는 세트 신호(setx)를 출력한다.

세트 펄스 발생 회로(23)는 전원(VDD)의 투입후 또는 순간 차단후의 상승시에 있어서, 세트 신호(setx)가 'L’상태로 되었을 때, 소정 시간 그 'L’상태를 유지하고, 그 후 'H’상태로 한 세트 펄스 신호(setpx)를 출력한다.

NAND 회로(Z7)는 세트 펄스 발생 회로(23)와 접속되어 있다. NAND 회로(Z7)의 출력은 NAND 회로(Z8)의 입력과 접속되어 있다. 또, NAND 회로(Z7)의 출력은 커패시터(C3)와 접속되고, 인버터 회로(Z9)의 입력과 접속되어 있다. 커패시터(C3)는 기동시에, 전원(VDD)의 커플링 노이즈 등에 의해 정지 신호(stop)가 'H’상태로 되는 것을 방지한다. 또한, NAND 회로(Z7)의 출력은 트랜지스터(Q1)의 게이트에 접속되어 있다.

NAND 회로(Z8)의 입력은 인버터 회로(Z6)의 출력과 접속되어 있다. NAND 회로(Z8)의 출력은 NAND 회로(Z7)의 입력과 접속되어 있다. 또한, NAND 회로(Z7, Z8)에 의해 플립플롭(이하, FF) 회로(D2)를 구성하고 있다. 또, FF 회로(D2)는 NOR 회로에 의해 구성하더라도 좋다.

인버터 회로(Z9)의 입력은 NAND 회로(Z7)의 출력과 접속되어 있다. 인버터 회로(Z10)의 입력은 인버터 회로(Z9)의 출력과 접속되어 있다. 인버터 회로(Z10)는 스타터 신호(sttx)를 출력한다.

이하, 도 5의 반도체 장치의 스타터 회로(21)의 동작에 관해서 타이밍 차트 를 이용하여 설명한다. 또한, 스타터 회로(11) 및 검출 회로(22)는 전술한 내용과 동일하기 때문에, 이들 동작에 대한 상세한 설명은 생략한다.

도 6은 도 5의 스타터 회로의 타이밍 차트를 도시한 도면으로서, 도 6의 (a)∼(f)는 각 부분에서의 전압 파형을 나타내고 있다. 도 6의 (a)에는 전원(VDD) 전압 파형을 나타내고 있다. 도 6의 (b)에는 전원(VPP)의 전압 파형을 나타내고 있다. 도 6의 (c)에는 NAND 회로(Z5)로부터 출력되는 세트 신호(setx)의 전압 파형을 나타내고 있다. 도 6의 (d)에는 세트 펄스 발생 회로(23)로부터 출력되는 세트 펄스 신호(setpx)의 전압 파형을 나타내고 있다. 도 6의 (e)에는 인버터 회로(Z10)로부터 출력되는 스타터 신호(sttx)의 전압 파형을 나타내고 있다. 도 6의 (f)에는 FF 회로(D2)로부터 출력되는 정지 신호(stop)의 전압 파형을 나타내고 있다.

도 6의 (a)에 도시한 바와 같이 시간 t1에서, 전원(VDD)이 투입되었다고 하자. 도면에 도시한 바와 같이 전원(VDD) 전압은 상승한다.

정지 신호(stop)는 도 6의 (f)에 도시한 바와 같이 'L’상태에 있다. 즉, 트랜지스터(Q1, Q5)의 드레인-소스 사이는 온으로 되고 있고, 스타터 회로(11)는 동작 가능한 상태에 있다.

NAND 회로(Z5)로부터 출력되는 세트 신호(setx)는 도 6의 (c)에 도시한 바와 같이 전원(VDD)의 상승에 따라 상승한다.

전원(VDD) 전압이 상승하여, 스타터 회로(11)의 저항(R1, R2)의 분압 전압이 트랜지스터(Q2)의 임계치 전압에 도달했다고 하자. 인버터 회로(Z4)로부터는 'H’상태의 신호가 출력된다. 또한, 전원(VDD)의 상승에 의해, 검출 회로(22)의 인버터 회로(D1)는 'L’상태의 신호를 출력하고, 인버터 회로(Z6)로부터는 'H’상태의 신호가 출력된다.

따라서, NAND 회로(Z5)로부터 출력되는 세트 신호(setx)는 도 6의 (c)에 도시한 바와 같이, 시간 t2에서부터 'L’상태로 된다.

세트 펄스 발생 회로(23)는 도 6의 (d)에 도시한 바와 같이, 시간 t2에서부터 소정 시간 'L’상태를 유지하고, 그 후 'H’상태로 한 세트 펄스 신호(setpx)를 출력한다.

세트 펄스 신호(setpx)는 FF 회로(D2)에 입력된다. FF 회로(D2)는 'L’상태의 세트 펄스 신호를 입력하면, 'H’상태의 신호를 유지하여 출력한다.

FF 회로(D2)로부터 출력된 'H’상태의 신호는 인버터 회로(Z9, Z10)에 의해서 반전되어, 도 6의 (e)에 도시한 바와 같이 시간 t2에 'H’상태의 스타터 신호(sttx)로서 출력된다. 이와 동시에, 'L’상태였던 정지 신호(stop)는 도 6의 (f)에 도시한 바와 같이 시간 t2에 'L’상태에서 'H’상태로 천이하여, 트랜지스터(Q1, Q5)의 소스-드레인 사이를 오프로 하여, 스타터 회로(11)에 입력되고 있는 전원(VDD) 전압을 차단한다.

이와 같이, FF 회로(D2)에 의해서 스타터 회로(11) 및 NAND 회로(Z5)로부터 출력된 세트 신호(setx)를 유지하고 스타터 회로(11)에 입력되고 있는 전원(VDD) 전압을 차단함으로써, 반도체 장치의 소비 전류를 저감할 수 있다.

다음에, 전원(VDD)에 순간 차단이 생겼다고 하자. 도 6의 (a)에 도시한 바와 같이 시간 t3에 순간 차단이 생겼다고 하자.

전원(VDD)의 순간 차단이 생기면, 전원(VDD) 전압을 승압하여 생성된 전원(VPP)의 전압이 도 6의 (b)에 도시한 바와 같이 하강한다. 전원(VPP)은 반도체 장치 내부의 용량 등에 의해 전원(VDD)보다 완만하게 전압이 하강한다.

순간 차단에 의한 전원(VDD) 전압 강하에 의해, 검출 회로(22)의 인버터 회로(D1)는 'H’상태의 신호를 출력한다. 따라서, 검출 회로(22)의 인버터 회로(Z6)로부터는 'L’상태의 신호가 출력된다. 또한, 검출 회로(22)가 전원(VDD) 전압 저하를 검출하여, 인버터 회로(Z6)로부터 'L’상태의 신호를 출력한 시간을 시간 t4로 한다.

인버터 회로(Z6)로부터 출력된 'L’상태의 신호는 NAND 회로(Z5)에 입력된다. 따라서, NAND 회로(Z5)는 도 6의 (c)에 도시한 바와 같이, 시간 t4에 있어서 'H’상태의 세트 신호(setx)를 출력한다(인버터 회로(Z4)로부터는 'H’상태의 신호가 출력되고 있음). 또한, 전원(VDD) 전압은 저하되고 있고, 그 전원(VDD)에 따른 전압에서의 'H’상태의 신호가 출력되고 있다.

세트 펄스 발생 회로(23)로부터 출력되는 세트 펄스 신호(setpx)는 도 6의 (d)에 도시한 바와 같이, 전원(VDD) 전압에 따라 강하해 나간다. 또, 시간 t4에 있어서는 'H’상태에 있다.

FF 회로(D2)는 검출 회로(22)로부터 출력되는 'L’상태의 신호 및 세트 펄스 발생 회로(23)로부터 출력되는 'H’상태의 신호에 의해 'L’상태의 신호를 세트하여 출력한다.

FF 회로(D2)로부터 출력된 'L’상태의 신호는 인버터 회로(Z9, Z10)에 의해 서 반전되어, 도 6의 (e)에 도시한 바와 같이 시간 t4에 'L’상태의 스타터 신호(sttx)로서 출력된다. 이와 동시에, 'H’상태였던 정지 신호(stop)는 도 6의 (f)에 도시한 바와 같이 시간 t4에 'H’상태에서 'L’상태로 천이되고, 트랜지스터(Q1, Q5)의 소스-드레인 사이를 온으로 하여, 스타터 회로(11)에 입력되는 전원(VDD) 전압의 차단을 해제한다.

전원(VDD) 전압이 상승하기 시작할 때는(시간 t5), 상기한 전원(VDD)의 투입시와 동일한 방식으로 동작하며, 그 설명은 생략한다.

이와 같이, 검출 회로(22)에 의해서 전원(VDD)의 순간 차단을 검출하여, 스타터 회로(11)에 입력되는 전원(VDD) 전압의 차단을 해제함으로써, 전원(VDD)이 순간 차단되었을 때라도 내부 회로를 초기화할 수 있게 된다.

이상 설명한 바와 같이 본 발명에서는 스타터 신호 발생 회로로부터 전원 전압에 기초하여 출력되는 스타터 신호를 래치 회로에 의해 유지하여, 스타터 신호 발생 회로에 입력되는 전원 전압을 차단하도록 하였다. 이에 따라, 반도체 장치의 소비 전력을 저감할 수 있다.

Claims

내부 회로를 초기화하는 반도체 장치에 있어서,

입력되는 전원 전압에 기초하여, 내부 회로를 초기화하는 스타터 신호를 출력하는 스타터 신호 발생 회로와;

상기 스타터 신호를 유지하여 출력하는 래치 회로와;

상기 스타터 신호가 출력되었을 때, 상기 스타터 신호 발생 회로에 입력되는 상기 전원 전압을 차단하는 차단 회로와;

상기 전원 전압의 저하를 검출하여, 검출 신호를 출력하는 검출 회로

를 포함하고,

상기 차단 회로는 상기 검출 신호에 의해 상기 차단을 해제하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 스타터 신호 발생 회로는 상기 전원 전압이 상기 내부 회로를 통상 동작시키는 전압으로 되었을 때, 상기 스타터 신호를 출력하는 것을 특징으로 하는 반도체 장치.
삭제
제1항에 있어서, 상기 검출 회로는 상기 전원 전압을 승압한 승압 전압과 상기 전원 전압과의 사이에 소정의 전압차가 발생하였을 때, 상기 검출 신호를 출력하는 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 승압 전압을 유지하는 전압 유지 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 검출 회로는 상기 전원 전압을 입력하고, 상기 승압 전압을 전원으로 사용하는 인버터 회로인 것을 특징으로 하는 반도체 장치.
제6항에 있어서, 상기 인버터 회로는 입력되는 상기 승압 전압을 강압하는 강압 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 출력되는 상기 스타터 신호 및 상기 검출 신호를 유지하여 상기 차단 회로에 출력하는 플립플롭 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.