JP3703706B2 - リセット回路およびリセット回路を有する半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、リセット回路を有する半導体装置に関する。
【０００２】
【従来の技術】
一般に、DRAM等の半導体装置は、リセット回路を内蔵している。電源の立ち上げ時にこのリセット回路を動作させ、内部回路を初期化することで、半導体装置の誤動作が防止される。
図９は、半導体装置に内蔵されるリセット回路の例を示している。
【０００３】
リセット回路は、nMOSトランジスタ２、電圧生成回路４、負荷回路６、および波形成形回路８を有している。nMOSトランジスタ２は、ゲート電極をノードND01に接続し、ドレイン電極をノードND02に接続し、ソース電極を接地線VSSに接続している。電圧生成回路４は、電源線VCCと接地線VSSとの間にノードND01を介して抵抗R1、R2を直列に接続して構成されている。負荷回路６は、一端を電源線VCCに接続され、他端をノードND02に接続された抵抗R3で形成されている。波形成形回路８は、直列に接続された２つのインバータで構成されている。波形成形回路８は、入力をノードND02に接続し、出力からリセット信号RSTを出力している。
【０００４】
この種のリセット回路は、トランジスタ（この例では、nMOS トランジスタ２）の閾値を利用して、電源電圧VCCが所定の値まで上昇したことを検出し、リセット信号RSTを非活性化する。
【０００５】
図１０は、上述したリセット回路の動作を示している。
半導体装置に外部電源電圧VCCの供給が開始されると、リセット信号RSTのレベルは、所定の期間、外部電源電圧VCCに追従して上昇し、その後低レベルに変化する（非活性化）。半導体装置のうち初期化が必要な内部回路は、電源電圧VCCが所定の値になった後、リセット信号RSTが非活性化されるまでの期間T1に初期化される。そして、リセット信号RSTが非活性化されることで、リセット動作が終了し、内部回路は通常の動作を開始する。
【０００６】
【発明が解決しようとする課題】
近時、半導体装置の動作電圧が低くなってきており、外部から供給される電源電圧VCCも低くなっている。トランジスタの閾値は、電源電圧VCCにほとんど依存しないため、電源電圧VCCに対するトランジスタの閾値の比率は大きくなる。この結果、リセット回路の電源電圧VCCの検出レベルは、閾値の変動により大きく変化し、動作電圧が高いときに比べ、閾値の変動に対するリセット信号RSTの非活性化タイミングのずれ量（図１０のT2）は、大きくなる。トランジスタの閾値は、半導体装置の製造条件、ウエハ上でのチップの位置、製造ロット内でのウエハの位置によって相違し、あるいは、半導体装置の動作時の温度に依存して変動する。
【０００７】
例えば、リセット信号RSTの非活性化タイミングが早い側にずれた場合、リセット期間T1が短くなる。このとき、内部回路が正常に初期化されないおそれがある。最悪の場合、内部回路の初期化に必要なリセット信号RSTの高レベル期間は、なくなってしまう。また、リセット信号RSTの非活性化タイミングが遅い側にずれた場合、リセット信号RSTが非活性化されないおそれがある（常に高レベル）。
【０００８】
半導体装置の製造時におけるトランジスタの閾値のずれに対処するために、例えば、上述した電圧生成回路４を多数の抵抗とヒューズとで形成する場合がある。そして、ヒューズのトリミングにより、直列に接続される抵抗が選択され、ノードND01に発生する電圧は、閾値に合わせて調整される。しかし、このような電圧生成回路では、抵抗およびヒューズは、大きなレイアウト面積が必要になるため、チップサイズが大きくなってしまうという問題があった。また、ヒューズをトリミングする工程が必要なため、製造コストが増大してしまう。
【０００９】
本発明の目的は、トランジスタの閾値の変動の影響を受けることなくリセット信号を生成することにある。すなわち、リセット回路が生成するリセット信号の非活性化タイミングのばらつきを低減することにある。
本発明の別の目的は、リセット信号により半導体装置の内部回路を確実に初期化し、半導体装置の誤動作を防止することにある。
【００１０】
【課題を解決するための手段】
請求項１のリセット回路および請求項５のリセット回路を有する半導体装置では、リセット回路は、ゲート電極で第１電圧を受ける第１トランジスタと、ゲート電極で第２電圧を受ける第２トランジスタとを備えている。第２トランジスタは、ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌ（トランジスタサイズ）が第１トランジスタの比Ｗ／Ｌより大きくなるように形成されている。第１電圧は、電源電圧の上昇に追従して上昇する。第２電圧は、電源電圧の上昇に追従して上昇し第１電圧より低い。
【００１１】
第２トランジスタのゲート電圧（正確には、ソース・ゲート間電圧）は、第１トランジスタのゲート電圧より常に低くなる。第２トランジスタのトランジスタサイズは、第１トランジスタのサイズより大きい。このため、電源電圧が供給されてしばらくの期間（電源電圧が低い期間）、第２トランジスタのソース・ドレイン間電流（サブスレッショルド電流）は、第１トランジスタのソース・ドレイン間電流より大きくなる。
【００１２】
第１電圧は、第２電圧より常に高いため、第１トランジスタのソース・ドレイン間電流の増加量は、第２トランジスタのソース・ドレイン間電流の増加量より大きい。換言すれば、反転層は、第１トランジスタの方が第２トランジスタより早く形成される。この結果、所定の電源電圧で、第１トランジスタと第２トランジスタのソース・ドレイン間電流は等しくなり、その後、第１トランジスタのソース・ドレイン間電流は、第２トランジスタのソース・ドレイン間電流より大きくなる。すなわち、所定の電源電圧で、第１および第２トランジスタのソース・ドレイン間電流は、逆転する。
【００１３】
第１および第２のトランジスタの閾値がともに高い場合、ソース・ドレイン間電流は、ともに大きくなる。このため、電流が逆転する電源電圧は、ほとんど変化しない。第１および第２のトランジスタの閾値がともに低い場合も同様である。ソース・ドレイン間電流の値がクロスすることを利用して、リセット信号を生成することで、トランジスタの閾値によらず常に所定の電源電圧でリセット信号を発生できる。
【００１４】
したがって、半導体装置内にこのリセット回路を形成した場合、半導体装置の内部回路は、閾値の変動の影響を受けることなく、電源電圧が所定の値になったときに常に初期化される。リセット信号は、例えば、電流値を直接検出することで生成してもよく、トランジスタのドレイン電極に発生する電圧を利用して生成してもよい。
また、請求項１のリセット回路および請求項５のリセット回路を有する半導体装置は、負荷回路を備えている。負荷回路は、第１トランジスタのドレイン電極および第２トランジスタのドレイン電極に接続され、これ等第１および第２トランジスタに電流を供給する。リセット信号は、第１トランジスタのドレイン電極および第２トランジスタのドレイン電極の少なくとも一方の電圧変化に基づいて生成される。すなわち、負荷回路により、第１および第２トランジスタのソース・ドレイン間電流に基づいて電圧を発生させることで、容易に、リセット信号を生成できる。電圧変化に基づいて生成されるリセット信号により、所定の回路を確実に初期化できる。
【００１５】
請求項２のリセット回路では、第１及び第２のトランジスタのチャネル長Ｌが同一にされることで、２つのトランジスタの間でサブスレッショルド特性の相対的な位置関係の制御性が良くなり、所望のＶ−Ｉ特性を容易に実現できる。
請求項３のリセット回路は、第１電圧および第２電圧が、電圧生成回路により確実に生成される。
【００１６】
請求項４のリセット回路は、接地回路を備えている。接地回路は、第１トランジスタのソース電極および第２トランジスタのソース電極に接続され、これ等第１および第２トランジスタに流れる電流を調整する。このため、リセット回路で消費する電流を最小限にしてリセット信号を生成できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
【００１８】
図１は、本発明のリセット回路およびリセット回路を有する半導体装置の一実施形態を示している。この実施形態は、本発明の基本原理を示している。この実施形態は、請求項１ないし請求項５に対応する。
半導体装置は、シリコン基板上にCMOSプロセスを使用して、例えばSDRAM（Synchronous DRAM）として形成されている。
【００１９】
SDRAMは、リセット回路１０と、リセット回路１０から生成されるリセット信号RSTにより初期化される内部回路１２とを有している。リセット回路１０は、nMOSトランジスタからなる第１トランジスタ１４、第２トランジスタ１６、電圧発生回路１８、負荷回路２０、接地回路２２、および波形成形回路２４を有している。SDRAMは、図示した以外にも、入出力回路、メモリコア、およびメモリコアを制御する制御回路等を有している。
【００２０】
第２トランジスタ１６のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第１トランジスタ１４のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌより大きくされている。図中では、第２トランジスタ１６の大きさを第１トランジスタ１４より大きくしている。第１トランジスタ１４および第２トランジスタ１６は、ソース電極を互いに接続している。これ等ソース電極は、接地回路２２に接続されている。第１トランジスタ１４のゲートは、ノードND04を介して電圧発生回路１８に接続されている。第２トランジスタ１６のゲートは、ノードND05を介して電圧発生回路１８に接続されている。第１および第２トランジスタ１４、１６のドレイン電極は、それぞれノードND06、ND07を介して負荷回路２０に接続されている。第１および第２トランジスタ１４、１６のドレイン電極の少なくとも一方は、波形成形回路２４に接続されている。
【００２１】
波形成形回路２４は、リセット信号RSTを出力している。リセット信号RSTは、例えば、電源のオン時に所定の期間活性化（高レベル）され、その後非活性化される。
電圧発生回路１８には、電源線VCCおよび接地線VSSが接続されている。以降の説明では、電源線VCCに供給される電圧を電源電圧VCCと称し、接地線VSSに供給される電圧を接地電圧VSSと称する。電圧発生回路１８は、電源電圧VCCの上昇に追従してノードND04に第１電圧V1を発生し、ノードND05に第１電圧V1より低い第２電圧V2を発生させる。すなわち、第１トランジスタ１４は、電源電圧VCCの上昇に追従して上昇する第１電圧V1をゲート電極で受け、第２トランジスタ１６は、電源電圧VCCの上昇に追従して上昇する第２電圧V2（第１電圧V1より低い）をゲート電極で受ける。
【００２２】
負荷回路２０は、電源線VCCに接続されており、第１および第２トランジスタ１４、１６に電流を供給し、第１および第２トランジスタ１４、１６のドレイン電極に電圧を発生させる。接地回路２２は、第１および第２トランジスタ１４、１６に流れる電流を調整する。このため、リセット回路１０で消費する電流を最小限にしてリセット信号RSTを生成できる。負荷回路２０が、第１および第２トランジスタ１４、１６に流れる電流を調整できる場合、接地回路２２は不要である。
【００２３】
波形成形回路２４は、第１および第２トランジスタ１４、１６のドレイン電極に発生する電圧波形を成形し、リセット信号RSTとして出力する。
図２は、サブスレッショルド領域における第１および第２トランジスタ１４、１６のゲート・ソース間電圧VGSに対するソース・ドレイン間電流IDSの変化を示している。第１トランジスタ１４の特性は破線で示され、第２トランジスタ１６の特性は実線で示されている。換言すれば、第１および第２トランジスタ１４、１６は、図２の特性になるように形成されている。なお、IDS特性は、次式より求められる。
【００２４】
IDS＝（Ｗ／Ｌ）×β×（VGS−Vth)2
ここで、IDSはソース・ドレイン間電流、Ｗ、Ｌはそれぞれトランジスタのゲート幅、ゲート長、βはトランジスタ固有の定数、VGSはゲート・ソース間電圧、Vthはトランジスタの閾値を表している。
実線および破線において、図の上側の線は、トランジスタの閾値が規格内で最も低いときを示し、図の下側の線は、トランジスタの閾値が規格内で最も高いときを示している。図１に示したリセット回路１０は、後述するように、電源電圧VCCが例えば1.2Vまでの間、リセット信号RSTを高レベルにし（リセット期間）、電源電圧VCCが1.2Vを超えたときに、リセット信号RSTを低レベルに変化させる。
【００２５】
この例では、ノードND04、ND05の電圧（第１および第２トランジスタ１４、１６のゲート電圧）が、それぞれ約0.35V、0.3Vになったときに、リセット信号RSTは低レベルに変化する。これ等電圧の前後において、電圧の変化に対する電流の変化量は、第１および第２トランジスタ１４、１６ともほぼ同一になる。このため、これ等電圧において、それぞれ第１および第２トランジスタ１４、１６のソース・ドレイン間電流IDSは、閾値によらず等しくなる。
【００２６】
図３は、上述したリセット回路１０の動作を示している。図の上側は、電源電圧VCCに対する第１電圧V1、第２電圧V2、およびリセット信号RSTの変化を示している。図の下側は、電源電圧VCCに対する第１および第２トランジスタ１４、１６のソース・ドレイン間電流IDSの変化を示している。
SDRAMを搭載するシステムの電源がオンされ、電源電圧VCCが上昇すると、電圧VCCに追従して第１電圧V1および第２電圧V2が上昇する（図３（ａ））。第１電圧V1は、第２電圧V2より常に高い。トランジスタのサブスレッショルド領域では、比Ｗ／Ｌの大きい第２トランジスタ１６の電流IDSが、第１トランジスタ１４の電流IDSに比べて大きい（図３（ｂ））。
【００２７】
このとき、図１に示したノードND06の電圧は、ノードND07の電圧より高くなり、リセット信号RSTは、高レベルになっている（図３（ｃ））。SDRAMの内部回路は、電源電圧VCCが所定値以上に上昇した地点で、リセット信号RSTの活性化を受け、初期化される。
第１電圧V1は、第２電圧V2より常に高いため、第１トランジスタ１４の電流IDSの増加量は、第２トランジスタ１６の電流IDSの増加量より大きくなる（図３（ｄ））。換言すれば、第１トランジスタ１４におけるチャネルの反転層は、第２トランジスタ１６におけるチャネルの反転層より早く形成される。
【００２８】
この後、第１および第２トランジスタ１４、１６の電流IDSは増加し、両電流IDSは、等しくなる（図３（ｅ））。このとき、ノードND06、ND07の電圧は、等しくなる。第１および第２トランジスタ１４、１６の電流IDSが等しくなったことに基づいて、リセット信号RSTが低レベルに変化する（図３（ｆ））。すなわち、本発明は、トランジスタのサブスレッショルド領域の特性と、反転層が形成されたときの特性を利用して、リセット信号RSTを発生する。
【００２９】
この後、第１トランジスタ１４の電流IDSは、第２トランジスタ１６の電流IDSより大きくなる（図３（ｇ））。このため、ノードND06の電圧は、ノードND07の電圧より低くなる。
図１に示したSDRAMの内部回路は、リセット信号RSTの非活性化（低レベル）を受けて初期化状態を解除し、通常動作可能な状態になる。
【００３０】
SDRAMの製造条件により、第１および第２トランジスタ１４、１６の閾値は、ともに同じ側に変動する。図２に示したように、電圧VGSが0.3V〜0.35Vの範囲において、第１および第２トランジスタ１４、１６の電流IDSは、閾値が変化したときも同一になる。したがって、図３に矢印で示したように、閾値が変動しても両トランジスタ１４、１６の電流IDSの交点は、電流方向（図の縦方向）のみに変化する。この結果、第１および第２トランジスタ１４、１６の閾値が変化しても、リセット信号RSTは、常に所定の電源電圧VCC（この例では、約1.2V）で非活性化される。
【００３１】
以上、本実施形態では、リセット回路１０に２つのnMOSトランジスタ１４、１６を形成し、電源電圧の上昇時に、トランジスタサイズの大きいnMOSトランジスタ１６のゲート電極に、トランジスタサイズの小さいnMOSトランジスタ１４のゲート電極より常に低い電圧を与えた。第１および第２のトランジスタ１４、１６のソース・ドレイン間電流IDSの値がクロスすることを利用して、リセット信号RSTを生成することで、トランジスタ１４、１６の閾値によらず常に所定の電源電圧VCCでリセット信号RSTを発生できる。
【００３２】
SDRAM内にこのリセット回路１０を形成したので、SDRAMの内部回路１２を、常に所定の電源電圧で初期化できる。
負荷回路２０により、第１および第２トランジスタ１４、１６のドレイン電極に電圧を発生させたので、リセット信号RSTを第１トランジスタ１４のドレイン電極および第２トランジスタ１６のドレイン電極の少なくとも一方の電圧変化に基づいて容易に生成できる。
【００３３】
第１および第２トランジスタ１４、１６のソース電極に接地回路２２を接続したので、これ等第１および第２トランジスタ１４、１６に流れる電流を調整できる。このため、リセット回路１０で消費する電流を最小限にしてリセット信号RSTを生成できる。
電源電圧VCCに基づいて第１電圧V1および第２電圧V2を生成する電圧生成回路１８を形成したので、第１電圧V1および第２電圧V2を確実に生成できる。
【００３４】
図４は、本発明のリセット回路およびリセット回路を有する半導体装置の第１の実施例を示している。この実施例は、請求項１ないし請求項５に対応している。上述した実施形態と同様の要素については、同じ符号を付し、これ等要素については詳細な説明を省略する。この実施例においても上述した実施形態と同様に、リセット回路は、SDRAMの内部に形成され、SDRAMの内部回路の初期化を行う。
【００３５】
リセット回路は、第１トランジスタ１４、第２トランジスタ１６、電圧発生回路２６、２８、負荷回路３０、接地回路３２、およびインバータからなる波形成形回路３４を有している。
第２トランジスタ１６のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第１トランジスタ１４のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの２０倍にされている。特に、チャネル長Ｌは互いに同じにし、ゲート幅Ｗを第１トランジスタ１４の２０倍にしている。第１トランジスタ１４および第２トランジスタ１６は、ソース電極を互いに接続している。これ等ソース電極は、接地回路３２に接続されている。第１トランジスタ１４のゲートは、ノードND04（第１電圧V1）を介して電圧発生回路２６に接続されている。第２トランジスタ１６のゲートは、ノードND05（第２電圧V2）を介して電圧発生回路２８に接続されている。第１および第２トランジスタ１４、１６のドレイン電極は、それぞれノードND06、ND07を介して負荷回路３０に接続されている。第２トランジスタ１６のドレイン電極（ノードND07）は、波形成形回路３４に接続されている。波形成形回路３４は、リセット信号RSTを出力している。電圧生成回路２６は、電源線VCCと接地線VSSとの間にノードND04（第１電圧V1）を介して抵抗R4、R5を直列に接続して構成されている。電圧生成回路２８は、電源線VCCと接地線VSSとの間にノードND05（第２電圧V2）を介して抵抗R6、R7を直列に接続して構成されている。負荷回路３０は、一端を電源線VCCに接続し、他端をノードND06およびノードND07にそれぞれ接続した抵抗R8、R9で形成されている。接地回路３２は、一端を接地線VSSに接続し、他端を第１および第２トランジスタ１４、１６のソース電極に接続した抵抗R10で形成されている。抵抗R4〜R10は、拡散層を利用して形成されている（拡散抵抗）。
【００３６】
この実施例のリセット回路では、電圧生成回路２６は、電源電圧VCCに追従して第１電圧V1を生成する。電圧生成回路２８は、電源電圧VCCに追従して、第１電圧V1より低い第２電圧V2を生成する。そして、第１トランジスタ１４のソース・ドレイン間電流IDSと第２トランジスタのソース・ドレイン間電流IDSが等しくなったときに、リセット信号RSTが非活性化され、SDRAMの内部回路の初期化状態が解除される。リセット回路の動作は、上述した図３と同一である。
【００３７】
この実施例においても、図１に示した実施形態と同様の効果を得ることができる。
図５は、本発明のリセット回路およびリセット回路を有する半導体装置の第２の実施例を示している。この実施例は、請求項１ないし請求項５に対応している。上述した実施形態および第１の実施例と同様の要素については、同じ符号を付し、これ等要素については詳細な説明を省略する。この実施例においても上述と同様に、リセット回路は、SDRAMの内部に形成され、SDRAMの内部回路の初期化を行う。
【００３８】
リセット回路は、第１トランジスタ１４、第２トランジスタ１６、電圧発生回路３６、負荷回路３８、接地回路４０、および波形成形回路３４を有している。
第２トランジスタ１６のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第１トランジスタ１４のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの２０倍にされている。第１トランジスタ１４および第２トランジスタ１６は、ソース電極を互いに接続している。これ等ソース電極は、接地回路４０に接続されている。第１トランジスタ１４のゲートは、ノードND04を介して電圧発生回路３６に接続されている。第２トランジスタ１６のゲートは、ノードND05を介して電圧発生回路３６に接続されている。第１および第２トランジスタ１４、１６のドレイン電極は、それぞれノードND06、ND07を介して負荷回路３８に接続されている。第２トランジスタ１６のドレイン電極（ノードND07）は、波形成形回路３４に接続されている。波形成形回路３４は、リセット信号RSTを出力している。電圧生成回路３６は、電源線VCCと接地線VSSとの間にノードND04、ND05を介して抵抗R11、R12、R13を直列に接続して構成されている。負荷回路３８は、２つのpMOSトランジスタで構成されたカレントミラー回路を有している。pMOSトランジスタは、ソース電極を電源線VCCに接続し、ゲート電極をノードND06に接続し、ドレイン電極をそれぞれノードND06、ND07に接続している。接地回路４０は、ゲート電極を電源線VCCに接続し、ソース電極を接地線VSSに接続し、ドレイン電極を第１および第２トランジスタ１４、１６のソース電極に接続したnMOSトランジスタで形成されている。
【００３９】
この実施例においても、上述した第１の実施例と同様の効果を得ることができる。さらに、この実施例では、１つの電圧生成回路３６により、第１電圧V1および第２電圧V2を両方生成したので、第１の実施例に比べ、第１電圧V1および第２電圧V2の関係を容易に保持できる。また、電圧生成回路のレイアウト面積を小さくできる。負荷回路３８をカレントミラー回路で構成したので、第１および第２電圧V1、V2の変化に対するリセット信号RSTの追従性を、第１の実施例に比べ向上できる。接地回路４０をnMOSトランジスタで構成したので、拡散抵抗で接地回路を形成した場合に比べレイアウト面積を第１の実施例に比べ小さくできる。
【００４０】
図６は、本発明のリセット回路およびリセット回路を有する半導体装置の第３の実施例を示している。この実施例は、請求項１ないし請求項５に対応している。上述した実施形態および実施例と同様の要素については、同じ符号を付し、これ等要素については詳細な説明を省略する。この実施例においても上述と同様に、リセット回路は、SDRAMの内部に形成され、SDRAMの内部回路の初期化を行う。
【００４１】
リセット回路は、第１トランジスタ１４、第２トランジスタ１６、電圧発生回路３６、負荷回路４２、４４、および波形成形回路４６を有している。
第２トランジスタ１６のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第１トランジスタ１４のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの２０倍にされている。第１トランジスタ１４および第２トランジスタ１６は、ソース電極を接地線VSSに接続している。第１トランジスタ１４のゲートは、ノードND04（第１電圧V1）を介して電圧発生回路３６に接続されている。第２トランジスタ１６のゲートは、ノードND05（第２電圧V2）を介して電圧発生回路３６に接続されている。第１および第２トランジスタ１４、１６のドレイン電極は、それぞれノードND06（電圧V3）、ND07（電圧V4）を介して負荷回路４２、４４に接続されている。第１および第２トランジスタ１４、１６のドレイン電極（ノードND06、ND07）は、波形成形回路４６に接続されている。波形成形回路４６は、リセット信号RSTを出力している。負荷回路４２、４４は、ダイオード接続されたMOSトランジスタで構成されている。すなわち、負荷回路４２、４４のnMOSトランジスタのゲート電極およびドレイン電極は、電源線VCCに接続され、ソース電極は、それぞれノードND06、ND07に接続されている。
【００４２】
波形成形回路４６は、nMOSトランジスタ４６ａ、４６ｂおよびpMOSトランジスタ４６ｃ、４６ｄで構成されたカレントミラー回路と、リセット信号RSTを出力するインバータ４６ｅとを有している。nMOSトランジスタ４６ａは、ソース電極を接地線VSSに接続し、ゲート電極をノードND09に接続し、ドレイン電極をノードND08に接続している。MOSトランジスタ４６ｂは、ソース電極を接地線VSSに接続し、ゲート電極およびドレイン電極をノードND09に接続している。pMOSトランジスタ４６ｃは、ソース電極を電源線VCCに接続し、ゲート電極をノードND06に接続し、ドレイン電極をノードND08に接続している。pMOSトランジスタ４６ｄは、ソース電極を電源線VCCに接続し、ゲート電極をノードND07に接続し、ドレイン電極をノードND09に接続している。インバータ４６ｅは、入力をノードND08に接続している。
【００４３】
図７は、上述したリセット回路の動作を示している。
SDRAMを搭載するシステムの電源がオンされ、電源電圧VCCが上昇すると、電圧VCCに追従して第１電圧V1および第２電圧V2が上昇する（図７（ａ））。図６に示したノードND06、ND07の電圧V3、V4は、サブスレッショルド領域では、図２に示したようにトランジスタ１６の電流IDS2が大きいため、電圧V4が低くなる（図７（ｂ））。図６に示した波形成形回路４６は、カレントミラー回路で電圧V3とこの電圧より低い電圧V4を受け、高レベルのリセット信号RSTを出力する（図７（ｃ））。
【００４４】
電源電圧VCCの上昇に伴い、電圧V3、V4は等しくなる（図７（ｄ））。その後、図２に示したトランジスタ１４の電流IDS1がトランジスタ１６の電流IDS2より大きくなることで、電圧V3は電圧V4より低くなる（図７（ｅ））。波形成形回路４６は、カレントミラー回路で電圧V3とこの電圧より高い電圧V4を受け、リセット信号RSTを低レベルにする（図７（ｆ））。
【００４５】
さらに、電源電圧VCCが上昇し、第１電圧V1および第２電圧V2が上昇すると、トランジスタ１４、１６のオン抵抗が下がり、電圧V3、V4は下がる。このとき、トランジスタサイズの大きいトランジスタ１６の方がオン抵抗が下がるため、トランジスタ１６に接続されたノードND07の電圧V4は、再び電圧V3より低くなる（図７（ｇ））。しかし、波形成形回路４６のカレントミラー回路は、電源電圧が2Vを超えたあたりで差動増幅する動作領域から外れ、pMOSトランジスタ４６ｃ、４６ｄはともにオンする。このため、リセット信号RSTが再び高レベルに変化することはない。
【００４６】
この実施例においても、上述した第３の実施例と同様の効果を得ることができる。さらに、この実施例では、トランジスタ１４、１６のドレイン電極に発生する電圧V3、V4を、波形成形回路４６のカレントミラー回路に与えたので、第１および第２電圧V1、V2の変化に対するリセット信号RSTの追従性を、第２の実施例に比べさらに向上できる。
【００４７】
図８は、本発明のリセット回路およびリセット回路を有する半導体装置の第４の実施例を示している。この実施例は、請求項１ないし請求項５に対応している。上述した実施形態および実施例と同様の要素については、同じ符号を付し、これ等要素については詳細な説明を省略する。この実施例では、電圧発生回路４８が、第３の実施例の電圧発生回路３６の代わりに使用されている。その他の構成は、第３の実施例と同一である。
【００４８】
電圧発生回路４８は、電源線VCCと接地線VSSとの間にダイオード接続されたnMOSトランジスタ４８ａおよび抵抗R14、R15、R16を直列に接続して構成されている。nMOSトランジスタ４８ａのゲート電極およびドレイン電極は、電源線VCCに接続され、ソース電極および基板は、抵抗R14の一端に接続されている。抵抗R14、R15の接続ノードは、ノードND04に接続されている。抵抗R15、R16の接続ノードは、ノードND05に接続されている。
【００４９】
この実施例においても、上述した第３の実施例と同様の効果を得ることができる。さらに、この実施例では、図３に示した第１トランジスタ１４の電流IDS1と第２トランジスタ１６の電流IDS2の交点付近で、図２に示したI-V特性の傾きを急峻にすることができる。この結果、第１および第２電圧V1、V2の変化に対するリセット信号RSTの追従性を、さらに向上できる。
【００５０】
なお、上述した実施例では、nMOSトランジスタ１４、１６を使用してリセット回路を形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、２つのpMOSトランジスタを使用してリセット回路を形成してもよい。
上述した実施形態および実施例では、本発明をSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をFCRAM（fast Cycle RAM）に適用してもよい。あるいは、本発明をマイクロコンピュータ、ロジックLSI、システムLSIに適用してもよい。
【００５１】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 電源電圧の上昇に追従して上昇する第１電圧をゲート電極で受ける第１トランジスタと、
ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌが前記第１トランジスタの比Ｗ／Ｌより大きく、電源電圧の上昇に追従して上昇し前記第１電圧より低い第２電圧をゲート電極で受ける第２トランジスタとを備え、
所定の電源電圧で、前記第１トランジスタと前記第２トランジスタのソース・ドレイン間電流が等しくなることを利用して、リセット信号を生成することを特徴とするリセット回路。
【００５２】
（付記２） 付記１記載のリセット回路において、
前記第１トランジスタと前記第２トランジスタとのチャネル長Ｌが同一であることを特徴とするリセット回路。
（付記３） 付記１記載のリセット回路において、
前記第１トランジスタのドレイン電極および前記第２トランジスタのドレイン電極に接続され、該第１および第２トランジスタに電流を供給する負荷回路を備え、
前記リセット信号は、前記第１トランジスタの前記ドレイン電極および前記第２トランジスタの前記ドレイン電極の少なくとも一方の電圧変化に基づいて生成されることを特徴とするリセット回路。
【００５３】
（付記４） 付記３記載のリセット回路において、
前記リセット信号の波形を成形する波形成形回路を備えていることを特徴とするリセット回路。
（付記５） 付記１記載のリセット回路において、
前記第１トランジスタのソース電極および前記第２トランジスタのソース電極に接続され、該第１および第２トランジスタに流れる電流を調整する接地回路を備えていることを特徴とするリセット回路。
【００５４】
（付記６） 付記１記載のリセット回路において、
前記電源電圧に基づいて前記第１電圧および前記第２電圧を生成する電圧生成回路を備えていることを特徴とするリセット回路。）
（付記７） 内部回路を初期化するリセット回路を有する半導体装置であって、
前記リセット回路は、
電源電圧の上昇に追従して上昇する第１電圧をゲート電極で受ける第１トランジスタと、
ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌが前記第１トランジスタの比Ｗ／Ｌより大きく、電源電圧の上昇に追従して上昇し前記第１電圧より低い第２電圧をゲート電極で受ける第２トランジスタとを備え、
所定の電源電圧で、前記第１トランジスタと前記第２トランジスタのソース・ドレイン間電流が等しくなることを利用して、リセット信号を生成することを特徴とするリセット回路を有する半導体装置。
【００５５】
付記６のリセット回路では、第１電圧および第２電圧が、電圧生成回路により確実に生成される。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５６】
【発明の効果】
請求項１のリセット回路および請求項５のリセット回路を有する半導体装置では、第１トランジスタおよび第２トランジスタのソース・ドレイン間電流の値がクロスすることを利用して、リセット信号を生成することで、トランジスタの閾値によらず常に所定の電源電圧でリセット信号を発生できる。
【００５７】
したがって、半導体装置内にこのリセット回路を形成した場合、半導体装置の内部回路を、閾値の変動の影響を受けることなく、電源電圧が所定の値になったときに常に初期化できる。
また、負荷回路により、第１および第２トランジスタのソース・ドレイン間電流に基づいて電圧を発生させることで、容易に、リセット信号を生成できる。電圧変化に基づいて生成されるリセット信号により、所定の回路を確実に初期化できる。
請求項２のリセット回路では、第１および第２トランジスタの間でサブスレッショルド特性の相対関係の制御性が良くなり、所望のＶ−Ｉ特性を容易に実現できる。
【００５８】
請求項４のリセット回路では、リセット回路で消費する電流を最小限にしてリセット信号を生成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】 nMOSトランジスタのI-V特性図である。
【図３】図１のリセット回路の動作を示す特性図である。
【図４】本発明の第１の実施例を示す回路図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】本発明の第３の実施例を示す回路図である。
【図７】図６のリセット回路の動作を示す特性図である。
【図８】本発明の第４の実施例を示す回路図である。
【図９】従来のリセット回路の例を示す回路図である。
【図１０】従来のリセット回路動作を示す説明図である。
【符号の説明】
１０ リセット回路
１２ 内部回路
１４ 第１トランジスタ
１６ 第２トランジスタ
１８ 電圧発生回路
２０ 負荷回路
２２ 接地回路
２４ 波形成形回路
２６、２８ 電圧発生回路
３０ 負荷回路
３２ 接地回路
３４ 波形成形回路
３６ 電圧発生回路
３８ 負荷回路
４０ 接地回路
４２、４４ 負荷回路
４６ 波形成形回路
４８ 電圧発生回路
R4〜R16 抵抗
RST リセット信号
V1 第１電圧
V2 第２電圧
VCC 電源線、電源電圧
VSS 接地線、接地電圧
【発明の属する技術分野】
本発明は、リセット回路を有する半導体装置に関する。
【０００２】
【従来の技術】
一般に、DRAM等の半導体装置は、リセット回路を内蔵している。電源の立ち上げ時にこのリセット回路を動作させ、内部回路を初期化することで、半導体装置の誤動作が防止される。
図９は、半導体装置に内蔵されるリセット回路の例を示している。
【０００３】
リセット回路は、nMOSトランジスタ２、電圧生成回路４、負荷回路６、および波形成形回路８を有している。nMOSトランジスタ２は、ゲート電極をノードND01に接続し、ドレイン電極をノードND02に接続し、ソース電極を接地線VSSに接続している。電圧生成回路４は、電源線VCCと接地線VSSとの間にノードND01を介して抵抗R1、R2を直列に接続して構成されている。負荷回路６は、一端を電源線VCCに接続され、他端をノードND02に接続された抵抗R3で形成されている。波形成形回路８は、直列に接続された２つのインバータで構成されている。波形成形回路８は、入力をノードND02に接続し、出力からリセット信号RSTを出力している。
【０００４】
この種のリセット回路は、トランジスタ（この例では、nMOS トランジスタ２）の閾値を利用して、電源電圧VCCが所定の値まで上昇したことを検出し、リセット信号RSTを非活性化する。
【０００５】
図１０は、上述したリセット回路の動作を示している。
半導体装置に外部電源電圧VCCの供給が開始されると、リセット信号RSTのレベルは、所定の期間、外部電源電圧VCCに追従して上昇し、その後低レベルに変化する（非活性化）。半導体装置のうち初期化が必要な内部回路は、電源電圧VCCが所定の値になった後、リセット信号RSTが非活性化されるまでの期間T1に初期化される。そして、リセット信号RSTが非活性化されることで、リセット動作が終了し、内部回路は通常の動作を開始する。
【０００６】
【発明が解決しようとする課題】
近時、半導体装置の動作電圧が低くなってきており、外部から供給される電源電圧VCCも低くなっている。トランジスタの閾値は、電源電圧VCCにほとんど依存しないため、電源電圧VCCに対するトランジスタの閾値の比率は大きくなる。この結果、リセット回路の電源電圧VCCの検出レベルは、閾値の変動により大きく変化し、動作電圧が高いときに比べ、閾値の変動に対するリセット信号RSTの非活性化タイミングのずれ量（図１０のT2）は、大きくなる。トランジスタの閾値は、半導体装置の製造条件、ウエハ上でのチップの位置、製造ロット内でのウエハの位置によって相違し、あるいは、半導体装置の動作時の温度に依存して変動する。
【０００７】
例えば、リセット信号RSTの非活性化タイミングが早い側にずれた場合、リセット期間T1が短くなる。このとき、内部回路が正常に初期化されないおそれがある。最悪の場合、内部回路の初期化に必要なリセット信号RSTの高レベル期間は、なくなってしまう。また、リセット信号RSTの非活性化タイミングが遅い側にずれた場合、リセット信号RSTが非活性化されないおそれがある（常に高レベル）。
【０００８】
半導体装置の製造時におけるトランジスタの閾値のずれに対処するために、例えば、上述した電圧生成回路４を多数の抵抗とヒューズとで形成する場合がある。そして、ヒューズのトリミングにより、直列に接続される抵抗が選択され、ノードND01に発生する電圧は、閾値に合わせて調整される。しかし、このような電圧生成回路では、抵抗およびヒューズは、大きなレイアウト面積が必要になるため、チップサイズが大きくなってしまうという問題があった。また、ヒューズをトリミングする工程が必要なため、製造コストが増大してしまう。
【０００９】
本発明の目的は、トランジスタの閾値の変動の影響を受けることなくリセット信号を生成することにある。すなわち、リセット回路が生成するリセット信号の非活性化タイミングのばらつきを低減することにある。
本発明の別の目的は、リセット信号により半導体装置の内部回路を確実に初期化し、半導体装置の誤動作を防止することにある。
【００１０】
【課題を解決するための手段】
請求項１のリセット回路および請求項５のリセット回路を有する半導体装置では、リセット回路は、ゲート電極で第１電圧を受ける第１トランジスタと、ゲート電極で第２電圧を受ける第２トランジスタとを備えている。第２トランジスタは、ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌ（トランジスタサイズ）が第１トランジスタの比Ｗ／Ｌより大きくなるように形成されている。第１電圧は、電源電圧の上昇に追従して上昇する。第２電圧は、電源電圧の上昇に追従して上昇し第１電圧より低い。
【００１１】
第２トランジスタのゲート電圧（正確には、ソース・ゲート間電圧）は、第１トランジスタのゲート電圧より常に低くなる。第２トランジスタのトランジスタサイズは、第１トランジスタのサイズより大きい。このため、電源電圧が供給されてしばらくの期間（電源電圧が低い期間）、第２トランジスタのソース・ドレイン間電流（サブスレッショルド電流）は、第１トランジスタのソース・ドレイン間電流より大きくなる。
【００１２】
第１電圧は、第２電圧より常に高いため、第１トランジスタのソース・ドレイン間電流の増加量は、第２トランジスタのソース・ドレイン間電流の増加量より大きい。換言すれば、反転層は、第１トランジスタの方が第２トランジスタより早く形成される。この結果、所定の電源電圧で、第１トランジスタと第２トランジスタのソース・ドレイン間電流は等しくなり、その後、第１トランジスタのソース・ドレイン間電流は、第２トランジスタのソース・ドレイン間電流より大きくなる。すなわち、所定の電源電圧で、第１および第２トランジスタのソース・ドレイン間電流は、逆転する。
【００１３】
第１および第２のトランジスタの閾値がともに高い場合、ソース・ドレイン間電流は、ともに大きくなる。このため、電流が逆転する電源電圧は、ほとんど変化しない。第１および第２のトランジスタの閾値がともに低い場合も同様である。ソース・ドレイン間電流の値がクロスすることを利用して、リセット信号を生成することで、トランジスタの閾値によらず常に所定の電源電圧でリセット信号を発生できる。
【００１４】
したがって、半導体装置内にこのリセット回路を形成した場合、半導体装置の内部回路は、閾値の変動の影響を受けることなく、電源電圧が所定の値になったときに常に初期化される。リセット信号は、例えば、電流値を直接検出することで生成してもよく、トランジスタのドレイン電極に発生する電圧を利用して生成してもよい。
また、請求項１のリセット回路および請求項５のリセット回路を有する半導体装置は、負荷回路を備えている。負荷回路は、第１トランジスタのドレイン電極および第２トランジスタのドレイン電極に接続され、これ等第１および第２トランジスタに電流を供給する。リセット信号は、第１トランジスタのドレイン電極および第２トランジスタのドレイン電極の少なくとも一方の電圧変化に基づいて生成される。すなわち、負荷回路により、第１および第２トランジスタのソース・ドレイン間電流に基づいて電圧を発生させることで、容易に、リセット信号を生成できる。電圧変化に基づいて生成されるリセット信号により、所定の回路を確実に初期化できる。
【００１５】
請求項２のリセット回路では、第１及び第２のトランジスタのチャネル長Ｌが同一にされることで、２つのトランジスタの間でサブスレッショルド特性の相対的な位置関係の制御性が良くなり、所望のＶ−Ｉ特性を容易に実現できる。
請求項３のリセット回路は、第１電圧および第２電圧が、電圧生成回路により確実に生成される。
【００１６】
請求項４のリセット回路は、接地回路を備えている。接地回路は、第１トランジスタのソース電極および第２トランジスタのソース電極に接続され、これ等第１および第２トランジスタに流れる電流を調整する。このため、リセット回路で消費する電流を最小限にしてリセット信号を生成できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
【００１８】
図１は、本発明のリセット回路およびリセット回路を有する半導体装置の一実施形態を示している。この実施形態は、本発明の基本原理を示している。この実施形態は、請求項１ないし請求項５に対応する。
半導体装置は、シリコン基板上にCMOSプロセスを使用して、例えばSDRAM（Synchronous DRAM）として形成されている。
【００１９】
SDRAMは、リセット回路１０と、リセット回路１０から生成されるリセット信号RSTにより初期化される内部回路１２とを有している。リセット回路１０は、nMOSトランジスタからなる第１トランジスタ１４、第２トランジスタ１６、電圧発生回路１８、負荷回路２０、接地回路２２、および波形成形回路２４を有している。SDRAMは、図示した以外にも、入出力回路、メモリコア、およびメモリコアを制御する制御回路等を有している。
【００２０】
第２トランジスタ１６のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第１トランジスタ１４のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌより大きくされている。図中では、第２トランジスタ１６の大きさを第１トランジスタ１４より大きくしている。第１トランジスタ１４および第２トランジスタ１６は、ソース電極を互いに接続している。これ等ソース電極は、接地回路２２に接続されている。第１トランジスタ１４のゲートは、ノードND04を介して電圧発生回路１８に接続されている。第２トランジスタ１６のゲートは、ノードND05を介して電圧発生回路１８に接続されている。第１および第２トランジスタ１４、１６のドレイン電極は、それぞれノードND06、ND07を介して負荷回路２０に接続されている。第１および第２トランジスタ１４、１６のドレイン電極の少なくとも一方は、波形成形回路２４に接続されている。
【００２１】
波形成形回路２４は、リセット信号RSTを出力している。リセット信号RSTは、例えば、電源のオン時に所定の期間活性化（高レベル）され、その後非活性化される。
電圧発生回路１８には、電源線VCCおよび接地線VSSが接続されている。以降の説明では、電源線VCCに供給される電圧を電源電圧VCCと称し、接地線VSSに供給される電圧を接地電圧VSSと称する。電圧発生回路１８は、電源電圧VCCの上昇に追従してノードND04に第１電圧V1を発生し、ノードND05に第１電圧V1より低い第２電圧V2を発生させる。すなわち、第１トランジスタ１４は、電源電圧VCCの上昇に追従して上昇する第１電圧V1をゲート電極で受け、第２トランジスタ１６は、電源電圧VCCの上昇に追従して上昇する第２電圧V2（第１電圧V1より低い）をゲート電極で受ける。
【００２２】
負荷回路２０は、電源線VCCに接続されており、第１および第２トランジスタ１４、１６に電流を供給し、第１および第２トランジスタ１４、１６のドレイン電極に電圧を発生させる。接地回路２２は、第１および第２トランジスタ１４、１６に流れる電流を調整する。このため、リセット回路１０で消費する電流を最小限にしてリセット信号RSTを生成できる。負荷回路２０が、第１および第２トランジスタ１４、１６に流れる電流を調整できる場合、接地回路２２は不要である。
【００２３】
波形成形回路２４は、第１および第２トランジスタ１４、１６のドレイン電極に発生する電圧波形を成形し、リセット信号RSTとして出力する。
図２は、サブスレッショルド領域における第１および第２トランジスタ１４、１６のゲート・ソース間電圧VGSに対するソース・ドレイン間電流IDSの変化を示している。第１トランジスタ１４の特性は破線で示され、第２トランジスタ１６の特性は実線で示されている。換言すれば、第１および第２トランジスタ１４、１６は、図２の特性になるように形成されている。なお、IDS特性は、次式より求められる。
【００２４】
IDS＝（Ｗ／Ｌ）×β×（VGS−Vth)2
ここで、IDSはソース・ドレイン間電流、Ｗ、Ｌはそれぞれトランジスタのゲート幅、ゲート長、βはトランジスタ固有の定数、VGSはゲート・ソース間電圧、Vthはトランジスタの閾値を表している。
実線および破線において、図の上側の線は、トランジスタの閾値が規格内で最も低いときを示し、図の下側の線は、トランジスタの閾値が規格内で最も高いときを示している。図１に示したリセット回路１０は、後述するように、電源電圧VCCが例えば1.2Vまでの間、リセット信号RSTを高レベルにし（リセット期間）、電源電圧VCCが1.2Vを超えたときに、リセット信号RSTを低レベルに変化させる。
【００２５】
この例では、ノードND04、ND05の電圧（第１および第２トランジスタ１４、１６のゲート電圧）が、それぞれ約0.35V、0.3Vになったときに、リセット信号RSTは低レベルに変化する。これ等電圧の前後において、電圧の変化に対する電流の変化量は、第１および第２トランジスタ１４、１６ともほぼ同一になる。このため、これ等電圧において、それぞれ第１および第２トランジスタ１４、１６のソース・ドレイン間電流IDSは、閾値によらず等しくなる。
【００２６】
図３は、上述したリセット回路１０の動作を示している。図の上側は、電源電圧VCCに対する第１電圧V1、第２電圧V2、およびリセット信号RSTの変化を示している。図の下側は、電源電圧VCCに対する第１および第２トランジスタ１４、１６のソース・ドレイン間電流IDSの変化を示している。
SDRAMを搭載するシステムの電源がオンされ、電源電圧VCCが上昇すると、電圧VCCに追従して第１電圧V1および第２電圧V2が上昇する（図３（ａ））。第１電圧V1は、第２電圧V2より常に高い。トランジスタのサブスレッショルド領域では、比Ｗ／Ｌの大きい第２トランジスタ１６の電流IDSが、第１トランジスタ１４の電流IDSに比べて大きい（図３（ｂ））。
【００２７】
このとき、図１に示したノードND06の電圧は、ノードND07の電圧より高くなり、リセット信号RSTは、高レベルになっている（図３（ｃ））。SDRAMの内部回路は、電源電圧VCCが所定値以上に上昇した地点で、リセット信号RSTの活性化を受け、初期化される。
第１電圧V1は、第２電圧V2より常に高いため、第１トランジスタ１４の電流IDSの増加量は、第２トランジスタ１６の電流IDSの増加量より大きくなる（図３（ｄ））。換言すれば、第１トランジスタ１４におけるチャネルの反転層は、第２トランジスタ１６におけるチャネルの反転層より早く形成される。
【００２８】
この後、第１および第２トランジスタ１４、１６の電流IDSは増加し、両電流IDSは、等しくなる（図３（ｅ））。このとき、ノードND06、ND07の電圧は、等しくなる。第１および第２トランジスタ１４、１６の電流IDSが等しくなったことに基づいて、リセット信号RSTが低レベルに変化する（図３（ｆ））。すなわち、本発明は、トランジスタのサブスレッショルド領域の特性と、反転層が形成されたときの特性を利用して、リセット信号RSTを発生する。
【００２９】
この後、第１トランジスタ１４の電流IDSは、第２トランジスタ１６の電流IDSより大きくなる（図３（ｇ））。このため、ノードND06の電圧は、ノードND07の電圧より低くなる。
図１に示したSDRAMの内部回路は、リセット信号RSTの非活性化（低レベル）を受けて初期化状態を解除し、通常動作可能な状態になる。
【００３０】
SDRAMの製造条件により、第１および第２トランジスタ１４、１６の閾値は、ともに同じ側に変動する。図２に示したように、電圧VGSが0.3V〜0.35Vの範囲において、第１および第２トランジスタ１４、１６の電流IDSは、閾値が変化したときも同一になる。したがって、図３に矢印で示したように、閾値が変動しても両トランジスタ１４、１６の電流IDSの交点は、電流方向（図の縦方向）のみに変化する。この結果、第１および第２トランジスタ１４、１６の閾値が変化しても、リセット信号RSTは、常に所定の電源電圧VCC（この例では、約1.2V）で非活性化される。
【００３１】
以上、本実施形態では、リセット回路１０に２つのnMOSトランジスタ１４、１６を形成し、電源電圧の上昇時に、トランジスタサイズの大きいnMOSトランジスタ１６のゲート電極に、トランジスタサイズの小さいnMOSトランジスタ１４のゲート電極より常に低い電圧を与えた。第１および第２のトランジスタ１４、１６のソース・ドレイン間電流IDSの値がクロスすることを利用して、リセット信号RSTを生成することで、トランジスタ１４、１６の閾値によらず常に所定の電源電圧VCCでリセット信号RSTを発生できる。
【００３２】
SDRAM内にこのリセット回路１０を形成したので、SDRAMの内部回路１２を、常に所定の電源電圧で初期化できる。
負荷回路２０により、第１および第２トランジスタ１４、１６のドレイン電極に電圧を発生させたので、リセット信号RSTを第１トランジスタ１４のドレイン電極および第２トランジスタ１６のドレイン電極の少なくとも一方の電圧変化に基づいて容易に生成できる。
【００３３】
第１および第２トランジスタ１４、１６のソース電極に接地回路２２を接続したので、これ等第１および第２トランジスタ１４、１６に流れる電流を調整できる。このため、リセット回路１０で消費する電流を最小限にしてリセット信号RSTを生成できる。
電源電圧VCCに基づいて第１電圧V1および第２電圧V2を生成する電圧生成回路１８を形成したので、第１電圧V1および第２電圧V2を確実に生成できる。
【００３４】
図４は、本発明のリセット回路およびリセット回路を有する半導体装置の第１の実施例を示している。この実施例は、請求項１ないし請求項５に対応している。上述した実施形態と同様の要素については、同じ符号を付し、これ等要素については詳細な説明を省略する。この実施例においても上述した実施形態と同様に、リセット回路は、SDRAMの内部に形成され、SDRAMの内部回路の初期化を行う。
【００３５】
リセット回路は、第１トランジスタ１４、第２トランジスタ１６、電圧発生回路２６、２８、負荷回路３０、接地回路３２、およびインバータからなる波形成形回路３４を有している。
第２トランジスタ１６のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第１トランジスタ１４のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの２０倍にされている。特に、チャネル長Ｌは互いに同じにし、ゲート幅Ｗを第１トランジスタ１４の２０倍にしている。第１トランジスタ１４および第２トランジスタ１６は、ソース電極を互いに接続している。これ等ソース電極は、接地回路３２に接続されている。第１トランジスタ１４のゲートは、ノードND04（第１電圧V1）を介して電圧発生回路２６に接続されている。第２トランジスタ１６のゲートは、ノードND05（第２電圧V2）を介して電圧発生回路２８に接続されている。第１および第２トランジスタ１４、１６のドレイン電極は、それぞれノードND06、ND07を介して負荷回路３０に接続されている。第２トランジスタ１６のドレイン電極（ノードND07）は、波形成形回路３４に接続されている。波形成形回路３４は、リセット信号RSTを出力している。電圧生成回路２６は、電源線VCCと接地線VSSとの間にノードND04（第１電圧V1）を介して抵抗R4、R5を直列に接続して構成されている。電圧生成回路２８は、電源線VCCと接地線VSSとの間にノードND05（第２電圧V2）を介して抵抗R6、R7を直列に接続して構成されている。負荷回路３０は、一端を電源線VCCに接続し、他端をノードND06およびノードND07にそれぞれ接続した抵抗R8、R9で形成されている。接地回路３２は、一端を接地線VSSに接続し、他端を第１および第２トランジスタ１４、１６のソース電極に接続した抵抗R10で形成されている。抵抗R4〜R10は、拡散層を利用して形成されている（拡散抵抗）。
【００３６】
この実施例のリセット回路では、電圧生成回路２６は、電源電圧VCCに追従して第１電圧V1を生成する。電圧生成回路２８は、電源電圧VCCに追従して、第１電圧V1より低い第２電圧V2を生成する。そして、第１トランジスタ１４のソース・ドレイン間電流IDSと第２トランジスタのソース・ドレイン間電流IDSが等しくなったときに、リセット信号RSTが非活性化され、SDRAMの内部回路の初期化状態が解除される。リセット回路の動作は、上述した図３と同一である。
【００３７】
この実施例においても、図１に示した実施形態と同様の効果を得ることができる。
図５は、本発明のリセット回路およびリセット回路を有する半導体装置の第２の実施例を示している。この実施例は、請求項１ないし請求項５に対応している。上述した実施形態および第１の実施例と同様の要素については、同じ符号を付し、これ等要素については詳細な説明を省略する。この実施例においても上述と同様に、リセット回路は、SDRAMの内部に形成され、SDRAMの内部回路の初期化を行う。
【００３８】
リセット回路は、第１トランジスタ１４、第２トランジスタ１６、電圧発生回路３６、負荷回路３８、接地回路４０、および波形成形回路３４を有している。
第２トランジスタ１６のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第１トランジスタ１４のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの２０倍にされている。第１トランジスタ１４および第２トランジスタ１６は、ソース電極を互いに接続している。これ等ソース電極は、接地回路４０に接続されている。第１トランジスタ１４のゲートは、ノードND04を介して電圧発生回路３６に接続されている。第２トランジスタ１６のゲートは、ノードND05を介して電圧発生回路３６に接続されている。第１および第２トランジスタ１４、１６のドレイン電極は、それぞれノードND06、ND07を介して負荷回路３８に接続されている。第２トランジスタ１６のドレイン電極（ノードND07）は、波形成形回路３４に接続されている。波形成形回路３４は、リセット信号RSTを出力している。電圧生成回路３６は、電源線VCCと接地線VSSとの間にノードND04、ND05を介して抵抗R11、R12、R13を直列に接続して構成されている。負荷回路３８は、２つのpMOSトランジスタで構成されたカレントミラー回路を有している。pMOSトランジスタは、ソース電極を電源線VCCに接続し、ゲート電極をノードND06に接続し、ドレイン電極をそれぞれノードND06、ND07に接続している。接地回路４０は、ゲート電極を電源線VCCに接続し、ソース電極を接地線VSSに接続し、ドレイン電極を第１および第２トランジスタ１４、１６のソース電極に接続したnMOSトランジスタで形成されている。
【００３９】
この実施例においても、上述した第１の実施例と同様の効果を得ることができる。さらに、この実施例では、１つの電圧生成回路３６により、第１電圧V1および第２電圧V2を両方生成したので、第１の実施例に比べ、第１電圧V1および第２電圧V2の関係を容易に保持できる。また、電圧生成回路のレイアウト面積を小さくできる。負荷回路３８をカレントミラー回路で構成したので、第１および第２電圧V1、V2の変化に対するリセット信号RSTの追従性を、第１の実施例に比べ向上できる。接地回路４０をnMOSトランジスタで構成したので、拡散抵抗で接地回路を形成した場合に比べレイアウト面積を第１の実施例に比べ小さくできる。
【００４０】
図６は、本発明のリセット回路およびリセット回路を有する半導体装置の第３の実施例を示している。この実施例は、請求項１ないし請求項５に対応している。上述した実施形態および実施例と同様の要素については、同じ符号を付し、これ等要素については詳細な説明を省略する。この実施例においても上述と同様に、リセット回路は、SDRAMの内部に形成され、SDRAMの内部回路の初期化を行う。
【００４１】
リセット回路は、第１トランジスタ１４、第２トランジスタ１６、電圧発生回路３６、負荷回路４２、４４、および波形成形回路４６を有している。
第２トランジスタ１６のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第１トランジスタ１４のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの２０倍にされている。第１トランジスタ１４および第２トランジスタ１６は、ソース電極を接地線VSSに接続している。第１トランジスタ１４のゲートは、ノードND04（第１電圧V1）を介して電圧発生回路３６に接続されている。第２トランジスタ１６のゲートは、ノードND05（第２電圧V2）を介して電圧発生回路３６に接続されている。第１および第２トランジスタ１４、１６のドレイン電極は、それぞれノードND06（電圧V3）、ND07（電圧V4）を介して負荷回路４２、４４に接続されている。第１および第２トランジスタ１４、１６のドレイン電極（ノードND06、ND07）は、波形成形回路４６に接続されている。波形成形回路４６は、リセット信号RSTを出力している。負荷回路４２、４４は、ダイオード接続されたMOSトランジスタで構成されている。すなわち、負荷回路４２、４４のnMOSトランジスタのゲート電極およびドレイン電極は、電源線VCCに接続され、ソース電極は、それぞれノードND06、ND07に接続されている。
【００４２】
波形成形回路４６は、nMOSトランジスタ４６ａ、４６ｂおよびpMOSトランジスタ４６ｃ、４６ｄで構成されたカレントミラー回路と、リセット信号RSTを出力するインバータ４６ｅとを有している。nMOSトランジスタ４６ａは、ソース電極を接地線VSSに接続し、ゲート電極をノードND09に接続し、ドレイン電極をノードND08に接続している。MOSトランジスタ４６ｂは、ソース電極を接地線VSSに接続し、ゲート電極およびドレイン電極をノードND09に接続している。pMOSトランジスタ４６ｃは、ソース電極を電源線VCCに接続し、ゲート電極をノードND06に接続し、ドレイン電極をノードND08に接続している。pMOSトランジスタ４６ｄは、ソース電極を電源線VCCに接続し、ゲート電極をノードND07に接続し、ドレイン電極をノードND09に接続している。インバータ４６ｅは、入力をノードND08に接続している。
【００４３】
図７は、上述したリセット回路の動作を示している。
SDRAMを搭載するシステムの電源がオンされ、電源電圧VCCが上昇すると、電圧VCCに追従して第１電圧V1および第２電圧V2が上昇する（図７（ａ））。図６に示したノードND06、ND07の電圧V3、V4は、サブスレッショルド領域では、図２に示したようにトランジスタ１６の電流IDS2が大きいため、電圧V4が低くなる（図７（ｂ））。図６に示した波形成形回路４６は、カレントミラー回路で電圧V3とこの電圧より低い電圧V4を受け、高レベルのリセット信号RSTを出力する（図７（ｃ））。
【００４４】
電源電圧VCCの上昇に伴い、電圧V3、V4は等しくなる（図７（ｄ））。その後、図２に示したトランジスタ１４の電流IDS1がトランジスタ１６の電流IDS2より大きくなることで、電圧V3は電圧V4より低くなる（図７（ｅ））。波形成形回路４６は、カレントミラー回路で電圧V3とこの電圧より高い電圧V4を受け、リセット信号RSTを低レベルにする（図７（ｆ））。
【００４５】
さらに、電源電圧VCCが上昇し、第１電圧V1および第２電圧V2が上昇すると、トランジスタ１４、１６のオン抵抗が下がり、電圧V3、V4は下がる。このとき、トランジスタサイズの大きいトランジスタ１６の方がオン抵抗が下がるため、トランジスタ１６に接続されたノードND07の電圧V4は、再び電圧V3より低くなる（図７（ｇ））。しかし、波形成形回路４６のカレントミラー回路は、電源電圧が2Vを超えたあたりで差動増幅する動作領域から外れ、pMOSトランジスタ４６ｃ、４６ｄはともにオンする。このため、リセット信号RSTが再び高レベルに変化することはない。
【００４６】
この実施例においても、上述した第３の実施例と同様の効果を得ることができる。さらに、この実施例では、トランジスタ１４、１６のドレイン電極に発生する電圧V3、V4を、波形成形回路４６のカレントミラー回路に与えたので、第１および第２電圧V1、V2の変化に対するリセット信号RSTの追従性を、第２の実施例に比べさらに向上できる。
【００４７】
図８は、本発明のリセット回路およびリセット回路を有する半導体装置の第４の実施例を示している。この実施例は、請求項１ないし請求項５に対応している。上述した実施形態および実施例と同様の要素については、同じ符号を付し、これ等要素については詳細な説明を省略する。この実施例では、電圧発生回路４８が、第３の実施例の電圧発生回路３６の代わりに使用されている。その他の構成は、第３の実施例と同一である。
【００４８】
電圧発生回路４８は、電源線VCCと接地線VSSとの間にダイオード接続されたnMOSトランジスタ４８ａおよび抵抗R14、R15、R16を直列に接続して構成されている。nMOSトランジスタ４８ａのゲート電極およびドレイン電極は、電源線VCCに接続され、ソース電極および基板は、抵抗R14の一端に接続されている。抵抗R14、R15の接続ノードは、ノードND04に接続されている。抵抗R15、R16の接続ノードは、ノードND05に接続されている。
【００４９】
この実施例においても、上述した第３の実施例と同様の効果を得ることができる。さらに、この実施例では、図３に示した第１トランジスタ１４の電流IDS1と第２トランジスタ１６の電流IDS2の交点付近で、図２に示したI-V特性の傾きを急峻にすることができる。この結果、第１および第２電圧V1、V2の変化に対するリセット信号RSTの追従性を、さらに向上できる。
【００５０】
なお、上述した実施例では、nMOSトランジスタ１４、１６を使用してリセット回路を形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、２つのpMOSトランジスタを使用してリセット回路を形成してもよい。
上述した実施形態および実施例では、本発明をSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をFCRAM（fast Cycle RAM）に適用してもよい。あるいは、本発明をマイクロコンピュータ、ロジックLSI、システムLSIに適用してもよい。
【００５１】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 電源電圧の上昇に追従して上昇する第１電圧をゲート電極で受ける第１トランジスタと、
ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌが前記第１トランジスタの比Ｗ／Ｌより大きく、電源電圧の上昇に追従して上昇し前記第１電圧より低い第２電圧をゲート電極で受ける第２トランジスタとを備え、
所定の電源電圧で、前記第１トランジスタと前記第２トランジスタのソース・ドレイン間電流が等しくなることを利用して、リセット信号を生成することを特徴とするリセット回路。
【００５２】
（付記２） 付記１記載のリセット回路において、
前記第１トランジスタと前記第２トランジスタとのチャネル長Ｌが同一であることを特徴とするリセット回路。
（付記３） 付記１記載のリセット回路において、
前記第１トランジスタのドレイン電極および前記第２トランジスタのドレイン電極に接続され、該第１および第２トランジスタに電流を供給する負荷回路を備え、
前記リセット信号は、前記第１トランジスタの前記ドレイン電極および前記第２トランジスタの前記ドレイン電極の少なくとも一方の電圧変化に基づいて生成されることを特徴とするリセット回路。
【００５３】
（付記４） 付記３記載のリセット回路において、
前記リセット信号の波形を成形する波形成形回路を備えていることを特徴とするリセット回路。
（付記５） 付記１記載のリセット回路において、
前記第１トランジスタのソース電極および前記第２トランジスタのソース電極に接続され、該第１および第２トランジスタに流れる電流を調整する接地回路を備えていることを特徴とするリセット回路。
【００５４】
（付記６） 付記１記載のリセット回路において、
前記電源電圧に基づいて前記第１電圧および前記第２電圧を生成する電圧生成回路を備えていることを特徴とするリセット回路。）
（付記７） 内部回路を初期化するリセット回路を有する半導体装置であって、
前記リセット回路は、
電源電圧の上昇に追従して上昇する第１電圧をゲート電極で受ける第１トランジスタと、
ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌが前記第１トランジスタの比Ｗ／Ｌより大きく、電源電圧の上昇に追従して上昇し前記第１電圧より低い第２電圧をゲート電極で受ける第２トランジスタとを備え、
所定の電源電圧で、前記第１トランジスタと前記第２トランジスタのソース・ドレイン間電流が等しくなることを利用して、リセット信号を生成することを特徴とするリセット回路を有する半導体装置。
【００５５】
付記６のリセット回路では、第１電圧および第２電圧が、電圧生成回路により確実に生成される。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５６】
【発明の効果】
請求項１のリセット回路および請求項５のリセット回路を有する半導体装置では、第１トランジスタおよび第２トランジスタのソース・ドレイン間電流の値がクロスすることを利用して、リセット信号を生成することで、トランジスタの閾値によらず常に所定の電源電圧でリセット信号を発生できる。
【００５７】
したがって、半導体装置内にこのリセット回路を形成した場合、半導体装置の内部回路を、閾値の変動の影響を受けることなく、電源電圧が所定の値になったときに常に初期化できる。
また、負荷回路により、第１および第２トランジスタのソース・ドレイン間電流に基づいて電圧を発生させることで、容易に、リセット信号を生成できる。電圧変化に基づいて生成されるリセット信号により、所定の回路を確実に初期化できる。
請求項２のリセット回路では、第１および第２トランジスタの間でサブスレッショルド特性の相対関係の制御性が良くなり、所望のＶ−Ｉ特性を容易に実現できる。
【００５８】
請求項４のリセット回路では、リセット回路で消費する電流を最小限にしてリセット信号を生成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】 nMOSトランジスタのI-V特性図である。
【図３】図１のリセット回路の動作を示す特性図である。
【図４】本発明の第１の実施例を示す回路図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】本発明の第３の実施例を示す回路図である。
【図７】図６のリセット回路の動作を示す特性図である。
【図８】本発明の第４の実施例を示す回路図である。
【図９】従来のリセット回路の例を示す回路図である。
【図１０】従来のリセット回路動作を示す説明図である。
【符号の説明】
１０ リセット回路
１２ 内部回路
１４ 第１トランジスタ
１６ 第２トランジスタ
１８ 電圧発生回路
２０ 負荷回路
２２ 接地回路
２４ 波形成形回路
２６、２８ 電圧発生回路
３０ 負荷回路
３２ 接地回路
３４ 波形成形回路
３６ 電圧発生回路
３８ 負荷回路
４０ 接地回路
４２、４４ 負荷回路
４６ 波形成形回路
４８ 電圧発生回路
R4〜R16 抵抗
RST リセット信号
V1 第１電圧
V2 第２電圧
VCC 電源線、電源電圧
VSS 接地線、接地電圧
Claims (5)
- 電源電圧の上昇に追従して上昇する第１電圧をゲート電極で受ける第１トランジスタと、
ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌが前記第１トランジスタの比Ｗ／Ｌより大きく、電源電圧の上昇に追従して上昇し前記第１電圧より低い第２電圧をゲート電極で受ける第２トランジスタと、
前記第１トランジスタのドレイン電極および前記第２トランジスタのドレイン電極に接続され、該第１および第２トランジスタに電流を供給する負荷回路とを備え、
所定の電源電圧で、前記第１トランジスタと前記第２トランジスタのソース・ドレイン間電流が等しくなることを利用して、リセット信号を生成し、
前記リセット信号は、前記第１トランジスタの前記ドレイン電極および前記第２トランジスタの前記ドレイン電極の少なくとも一方の電圧変化に基づいて生成されることを特徴とするリセット回路。 - 請求項１記載のリセット回路において、
前記第１トランジスタと前記第２トランジスタとのチャネル長Ｌが同一であることを特徴とするリセット回路。 - 請求項１記載のリセット回路において、
前記電源電圧に基づいて前記第１電圧および前記第２電圧を生成する電圧生成回路を備えていることを特徴とするリセット回路。 - 請求項１記載のリセット回路において、
前記第１トランジスタのソース電極および前記第２トランジスタのソース電極に接続され、該第１および第２トランジスタに流れる電流を調整する接地回路を備えていることを特徴とするリセット回路。 - 内部回路を初期化するリセット回路を有する半導体装置であって、
前記リセット回路は、
電源電圧の上昇に追従して上昇する第１電圧をゲート電極で受ける第１トランジスタと、
ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌが前記第１トランジスタの比Ｗ／Ｌより大きく、電源電圧の上昇に追従して上昇し前記第１電圧より低い第２電圧をゲート電極で受ける第２トランジスタと、
前記第１トランジスタのドレイン電極および前記第２トランジスタのドレイン電極に接続され、該第１および第２トランジスタに電流を供給する負荷回路とを備え、
所定の電源電圧で、前記第１トランジスタと前記第２トランジスタのソース・ドレイン間電流が等しくなることを利用して、リセット信号を生成し、
前記リセット信号は、前記第１トランジスタの前記ドレイン電極および前記第２トランジスタの前記ドレイン電極の少なくとも一方の電圧変化に基づいて生成されることを特徴とするリセット回路を有する半導体装置。
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|---|---|---|---|---|
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| US5144159A (en) * | 1990-11-26 | 1992-09-01 | Delco Electronics Corporation | Power-on-reset (POR) circuit having power supply rise time independence |
| US5530395A (en) * | 1995-04-03 | 1996-06-25 | Etron Technology Inc. | Supply voltage level control using reference voltage generator and comparator circuits |
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