JP2002124861A - リセット回路およびリセット回路を有する半導体装置 - Google Patents
リセット回路およびリセット回路を有する半導体装置Info
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Abstract
(57)【要約】
【課題】 本発明は、リセット回路およびリセット回路
を有する半導体装置に関し、リセット回路が生成するリ
セット信号の非活性化タイミングのばらつきを低減する
ことを目的とする。 【解決手段】 リセット回路は、ゲート電極で第１電圧
を受ける第１トランジスタと、ゲート電極で第２電圧を
受ける第２トランジスタとを備えている。第２トランジ
スタは、ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌが第
１トランジスタの比Ｗ／Ｌより大きくなるように形成さ
れている。第１電圧は、電源電圧の上昇に追従して上昇
する。第２電圧は、電源電圧の上昇に追従して上昇し第
１電圧より低い。所定の電源電圧で、第１および第２ト
ランジスタのソース・ドレイン間電流は逆転する。この
ことを利用して、リセット信号を生成することで、トラ
ンジスタの閾値によらず常に所定の電源電圧でリセット
信号を発生できる。
を有する半導体装置に関し、リセット回路が生成するリ
セット信号の非活性化タイミングのばらつきを低減する
ことを目的とする。 【解決手段】 リセット回路は、ゲート電極で第１電圧
を受ける第１トランジスタと、ゲート電極で第２電圧を
受ける第２トランジスタとを備えている。第２トランジ
スタは、ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌが第
１トランジスタの比Ｗ／Ｌより大きくなるように形成さ
れている。第１電圧は、電源電圧の上昇に追従して上昇
する。第２電圧は、電源電圧の上昇に追従して上昇し第
１電圧より低い。所定の電源電圧で、第１および第２ト
ランジスタのソース・ドレイン間電流は逆転する。この
ことを利用して、リセット信号を生成することで、トラ
ンジスタの閾値によらず常に所定の電源電圧でリセット
信号を発生できる。
Description
【０００１】
【発明の属する技術分野】本発明は、リセット回路を有
する半導体装置に関する。
する半導体装置に関する。
【０００２】
【従来の技術】一般に、DRAM等の半導体装置は、リセッ
ト回路を内蔵している。電源の立ち上げ時にこのリセッ
ト回路を動作させ、内部回路を初期化することで、半導
体装置の誤動作が防止される。図９は、半導体装置に内
蔵されるリセット回路の例を示している。
ト回路を内蔵している。電源の立ち上げ時にこのリセッ
ト回路を動作させ、内部回路を初期化することで、半導
体装置の誤動作が防止される。図９は、半導体装置に内
蔵されるリセット回路の例を示している。
【０００３】リセット回路は、nMOSトランジスタ２、電
圧生成回路４、負荷回路６、および波形成形回路８を有
している。nMOSトランジスタ２は、ゲート電極をノード
ND01に接続し、ドレイン電極をノードND02に接続し、ソ
ース電極を接地線VSSに接続している。電圧生成回路４
は、電源線VCCと接地線VSSとの間にノードND01を介して
抵抗R1、R2を直列に接続して構成されている。負荷回路
６は、一端を電源線VCCに接続され、他端をノードND02
に接続された抵抗R3で形成されている。波形成形回路８
は、直列に接続された２つのインバータで構成されてい
る。波形成形回路８は、入力をノードND02に接続し、出
力からリセット信号RSTを出力している。
圧生成回路４、負荷回路６、および波形成形回路８を有
している。nMOSトランジスタ２は、ゲート電極をノード
ND01に接続し、ドレイン電極をノードND02に接続し、ソ
ース電極を接地線VSSに接続している。電圧生成回路４
は、電源線VCCと接地線VSSとの間にノードND01を介して
抵抗R1、R2を直列に接続して構成されている。負荷回路
６は、一端を電源線VCCに接続され、他端をノードND02
に接続された抵抗R3で形成されている。波形成形回路８
は、直列に接続された２つのインバータで構成されてい
る。波形成形回路８は、入力をノードND02に接続し、出
力からリセット信号RSTを出力している。
【０００４】この種のリセット回路は、トランジスタ
（この例では、nMOSトランジスタ１０）の閾値を利用し
て、電源電圧VCCが所定の値まで上昇したことを検出
し、リセット信号RSTを非活性化する。
（この例では、nMOSトランジスタ１０）の閾値を利用し
て、電源電圧VCCが所定の値まで上昇したことを検出
し、リセット信号RSTを非活性化する。
【０００５】図１０は、上述したリセット回路の動作を
示している。半導体装置に外部電源電圧VCCの供給が開
始されると、リセット信号RSTのレベルは、所定の期
間、外部電源電圧VCCに追従して上昇し、その後低レベ
ルに変化する（非活性化）。半導体装置のうち初期化が
必要な内部回路は、電源電圧VCCが所定の値になった
後、リセット信号RSTが非活性化されるまでの期間T1に
初期化される。そして、リセット信号RSTが非活性化さ
れることで、リセット動作が終了し、内部回路は通常の
動作を開始する。
示している。半導体装置に外部電源電圧VCCの供給が開
始されると、リセット信号RSTのレベルは、所定の期
間、外部電源電圧VCCに追従して上昇し、その後低レベ
ルに変化する（非活性化）。半導体装置のうち初期化が
必要な内部回路は、電源電圧VCCが所定の値になった
後、リセット信号RSTが非活性化されるまでの期間T1に
初期化される。そして、リセット信号RSTが非活性化さ
れることで、リセット動作が終了し、内部回路は通常の
動作を開始する。
【０００６】
【発明が解決しようとする課題】近時、半導体装置の動
作電圧が低くなってきており、外部から供給される電源
電圧VCCも低くなっている。トランジスタの閾値は、電
源電圧VCCにほとんど依存しないため、電源電圧VCCに対
するトランジスタの閾値の比率は大きくなる。この結
果、リセット回路の電源電圧VCCの検出レベルは、閾値
の変動により大きく変化し、動作電圧が高いときに比
べ、閾値の変動に対するリセット信号RSTの非活性化タ
イミングのずれ量（図１０のT2）は、大きくなる。トラ
ンジスタの閾値は、半導体装置の製造条件、ウエハ上で
のチップの位置、製造ロット内でのウエハの位置によっ
て相違し、あるいは、半導体装置の動作時の温度に依存
して変動する。
作電圧が低くなってきており、外部から供給される電源
電圧VCCも低くなっている。トランジスタの閾値は、電
源電圧VCCにほとんど依存しないため、電源電圧VCCに対
するトランジスタの閾値の比率は大きくなる。この結
果、リセット回路の電源電圧VCCの検出レベルは、閾値
の変動により大きく変化し、動作電圧が高いときに比
べ、閾値の変動に対するリセット信号RSTの非活性化タ
イミングのずれ量（図１０のT2）は、大きくなる。トラ
ンジスタの閾値は、半導体装置の製造条件、ウエハ上で
のチップの位置、製造ロット内でのウエハの位置によっ
て相違し、あるいは、半導体装置の動作時の温度に依存
して変動する。
【０００７】例えば、リセット信号RSTの非活性化タイ
ミングが早い側にずれた場合、リセット期間T1が短くな
る。このとき、内部回路が正常に初期化されないおそれ
がある。最悪の場合、内部回路の初期化に必要なリセッ
ト信号RSTの高レベル期間は、なくなってしまう。ま
た、リセット信号RSTの非活性化タイミングが遅い側に
ずれた場合、リセット信号RSTが非活性化されないおそ
れがある（常に高レベル）。
ミングが早い側にずれた場合、リセット期間T1が短くな
る。このとき、内部回路が正常に初期化されないおそれ
がある。最悪の場合、内部回路の初期化に必要なリセッ
ト信号RSTの高レベル期間は、なくなってしまう。ま
た、リセット信号RSTの非活性化タイミングが遅い側に
ずれた場合、リセット信号RSTが非活性化されないおそ
れがある（常に高レベル）。
【０００８】半導体装置の製造時におけるトランジスタ
の閾値のずれに対処するために、例えば、上述した電圧
生成回路４を多数の抵抗とヒューズとで形成する場合が
ある。そして、ヒューズのトリミングにより、直列に接
続される抵抗が選択され、ノードND01に発生する電圧
は、閾値に合わせて調整される。しかし、このような電
圧生成回路では、抵抗およびヒューズは、大きなレイア
ウト面積が必要になるため、チップサイズが大きくなっ
てしまうという問題があった。また、ヒューズをトリミ
ングする工程が必要なため、製造コストが増大してしま
う。
の閾値のずれに対処するために、例えば、上述した電圧
生成回路４を多数の抵抗とヒューズとで形成する場合が
ある。そして、ヒューズのトリミングにより、直列に接
続される抵抗が選択され、ノードND01に発生する電圧
は、閾値に合わせて調整される。しかし、このような電
圧生成回路では、抵抗およびヒューズは、大きなレイア
ウト面積が必要になるため、チップサイズが大きくなっ
てしまうという問題があった。また、ヒューズをトリミ
ングする工程が必要なため、製造コストが増大してしま
う。
【０００９】本発明の目的は、トランジスタの閾値の変
動の影響を受けることなくリセット信号を生成すること
にある。すなわち、リセット回路が生成するリセット信
号の非活性化タイミングのばらつきを低減することにあ
る。本発明の別の目的は、リセット信号により半導体装
置の内部回路を確実に初期化し、半導体装置の誤動作を
防止することにある。
動の影響を受けることなくリセット信号を生成すること
にある。すなわち、リセット回路が生成するリセット信
号の非活性化タイミングのばらつきを低減することにあ
る。本発明の別の目的は、リセット信号により半導体装
置の内部回路を確実に初期化し、半導体装置の誤動作を
防止することにある。
【００１０】
【課題を解決するための手段】請求項１のリセット回路
および請求項５のリセット回路を有する半導体装置で
は、リセット回路は、ゲート電極で第１電圧を受ける第
１トランジスタと、ゲート電極で第２電圧を受ける第２
トランジスタとを備えている。第２トランジスタは、ゲ
ート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌ（トランジスタ
サイズ）が第１トランジスタの比Ｗ／Ｌより大きくなる
ように形成されている。第１電圧は、電源電圧の上昇に
追従して上昇する。第２電圧は、電源電圧の上昇に追従
して上昇し第１電圧より低い。
および請求項５のリセット回路を有する半導体装置で
は、リセット回路は、ゲート電極で第１電圧を受ける第
１トランジスタと、ゲート電極で第２電圧を受ける第２
トランジスタとを備えている。第２トランジスタは、ゲ
ート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌ（トランジスタ
サイズ）が第１トランジスタの比Ｗ／Ｌより大きくなる
ように形成されている。第１電圧は、電源電圧の上昇に
追従して上昇する。第２電圧は、電源電圧の上昇に追従
して上昇し第１電圧より低い。
【００１１】第２トランジスタのゲート電圧（正確に
は、ソース・ゲート間電圧）は、第１トランジスタのゲ
ート電圧より常に低くなる。第２トランジスタのトラン
ジスタサイズは、第１トランジスタのサイズより大き
い。このため、電源電圧が供給されてしばらくの期間
（電源電圧が低い期間）、第２トランジスタのソース・
ドレイン間電流（サブスレッショルド電流）は、第１ト
ランジスタのソース・ドレイン間電流より大きくなる。
は、ソース・ゲート間電圧）は、第１トランジスタのゲ
ート電圧より常に低くなる。第２トランジスタのトラン
ジスタサイズは、第１トランジスタのサイズより大き
い。このため、電源電圧が供給されてしばらくの期間
（電源電圧が低い期間）、第２トランジスタのソース・
ドレイン間電流（サブスレッショルド電流）は、第１ト
ランジスタのソース・ドレイン間電流より大きくなる。
【００１２】第１電圧は、第２電圧より常に高いため、
第１トランジスタのソース・ドレイン間電流の増加量
は、第２トランジスタのソース・ドレイン間電流の増加
量より大きい。換言すれば、反転層は、第１トランジス
タの方が第２トランジスタより早く形成される。この結
果、所定の電源電圧で、第１トランジスタと第２トラン
ジスタのソース・ドレイン間電流は等しくなり、その
後、第１トランジスタのソース・ドレイン間電流は、第
２トランジスタのソース・ドレイン間電流より大きくな
る。すなわち、所定の電源電圧で、第１および第２トラ
ンジスタのソース・ドレイン間電流は、逆転する。
第１トランジスタのソース・ドレイン間電流の増加量
は、第２トランジスタのソース・ドレイン間電流の増加
量より大きい。換言すれば、反転層は、第１トランジス
タの方が第２トランジスタより早く形成される。この結
果、所定の電源電圧で、第１トランジスタと第２トラン
ジスタのソース・ドレイン間電流は等しくなり、その
後、第１トランジスタのソース・ドレイン間電流は、第
２トランジスタのソース・ドレイン間電流より大きくな
る。すなわち、所定の電源電圧で、第１および第２トラ
ンジスタのソース・ドレイン間電流は、逆転する。
【００１３】第１および第２のトランジスタの閾値がと
もに高い場合、ソース・ドレイン間電流は、ともに大き
くなる。このため、電流が逆転する電源電圧は、ほとん
ど変化しない。第１および第２のトランジスタの閾値が
ともに低い場合も同様である。ソース・ドレイン間電流
の値がクロスすることを利用して、リセット信号を生成
することで、トランジスタの閾値によらず常に所定の電
源電圧でリセット信号を発生できる。
もに高い場合、ソース・ドレイン間電流は、ともに大き
くなる。このため、電流が逆転する電源電圧は、ほとん
ど変化しない。第１および第２のトランジスタの閾値が
ともに低い場合も同様である。ソース・ドレイン間電流
の値がクロスすることを利用して、リセット信号を生成
することで、トランジスタの閾値によらず常に所定の電
源電圧でリセット信号を発生できる。
【００１４】したがって、半導体装置内にこのリセット
回路を形成した場合、半導体装置の内部回路は、閾値の
変動の影響を受けることなく、電源電圧が所定の値にな
ったときに常に初期化される。リセット信号は、例え
ば、電流値を直接検出することで生成してもよく、トラ
ンジスタのドレイン電極に発生する電圧を利用して生成
してもよい。
回路を形成した場合、半導体装置の内部回路は、閾値の
変動の影響を受けることなく、電源電圧が所定の値にな
ったときに常に初期化される。リセット信号は、例え
ば、電流値を直接検出することで生成してもよく、トラ
ンジスタのドレイン電極に発生する電圧を利用して生成
してもよい。
【００１５】請求項２のリセット回路では、第１及び第
２のトランジスタのチャネル長Ｌが同一にされること
で、２つのトランジスタの間でサブスレッショルド特性
の相対的な位置関係の制御性が良くなり、所望のＶ−Ｉ
特性を容易に実現できる。請求項３のリセット回路は、
負荷回路を備えている。負荷回路は、第１トランジスタ
のドレイン電極および第２トランジスタのドレイン電極
に接続され、これ等第１および第２トランジスタに電流
を供給する。リセット信号は、第１トランジスタのドレ
イン電極および第２トランジスタのドレイン電極の少な
くとも一方の電圧変化に基づいて生成される。すなわ
ち、負荷回路により、第１および第２トランジスタのソ
ース・ドレイン間電流に基づいて電圧を発生させること
で、容易に、リセット信号を生成できる。電圧変化に基
づいて生成されるリセット信号により、所定の回路を確
実に初期化できる。
２のトランジスタのチャネル長Ｌが同一にされること
で、２つのトランジスタの間でサブスレッショルド特性
の相対的な位置関係の制御性が良くなり、所望のＶ−Ｉ
特性を容易に実現できる。請求項３のリセット回路は、
負荷回路を備えている。負荷回路は、第１トランジスタ
のドレイン電極および第２トランジスタのドレイン電極
に接続され、これ等第１および第２トランジスタに電流
を供給する。リセット信号は、第１トランジスタのドレ
イン電極および第２トランジスタのドレイン電極の少な
くとも一方の電圧変化に基づいて生成される。すなわ
ち、負荷回路により、第１および第２トランジスタのソ
ース・ドレイン間電流に基づいて電圧を発生させること
で、容易に、リセット信号を生成できる。電圧変化に基
づいて生成されるリセット信号により、所定の回路を確
実に初期化できる。
【００１６】請求項４のリセット回路は、接地回路を備
えている。接地回路は、第１トランジスタのソース電極
および第２トランジスタのソース電極に接続され、これ
等第１および第２トランジスタに流れる電流を調整す
る。このため、リセット回路で消費する電流を最小限に
してリセット信号を生成できる。
えている。接地回路は、第１トランジスタのソース電極
および第２トランジスタのソース電極に接続され、これ
等第１および第２トランジスタに流れる電流を調整す
る。このため、リセット回路で消費する電流を最小限に
してリセット信号を生成できる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。
用いて説明する。
【００１８】図１は、本発明のリセット回路およびリセ
ット回路を有する半導体装置の一実施形態を示してい
る。この実施形態は、本発明の基本原理を示している。
この実施形態は、請求項１ないし請求項５に対応する。
半導体装置は、シリコン基板上にCMOSプロセスを使用し
て、例えばSDRAM（Synchronous DRAM）として形成され
ている。
ット回路を有する半導体装置の一実施形態を示してい
る。この実施形態は、本発明の基本原理を示している。
この実施形態は、請求項１ないし請求項５に対応する。
半導体装置は、シリコン基板上にCMOSプロセスを使用し
て、例えばSDRAM（Synchronous DRAM）として形成され
ている。
【００１９】SDRAMは、リセット回路１０と、リセット
回路１０から生成されるリセット信号RSTにより初期化
される内部回路１２とを有している。リセット回路１０
は、nMOSトランジスタからなる第１トランジスタ１４、
第２トランジスタ１６、電圧発生回路１８、負荷回路２
０、接地回路２２、および波形成形回路２４を有してい
る。SDRAMは、図示した以外にも、入出力回路、メモリ
コア、およびメモリコアを制御する制御回路等を有して
いる。
回路１０から生成されるリセット信号RSTにより初期化
される内部回路１２とを有している。リセット回路１０
は、nMOSトランジスタからなる第１トランジスタ１４、
第２トランジスタ１６、電圧発生回路１８、負荷回路２
０、接地回路２２、および波形成形回路２４を有してい
る。SDRAMは、図示した以外にも、入出力回路、メモリ
コア、およびメモリコアを制御する制御回路等を有して
いる。
【００２０】第２トランジスタ１６のゲート幅Ｗとチャ
ネル長Ｌとの比Ｗ／Ｌは、第１トランジスタ１４のゲー
ト幅Ｗとチャネル長Ｌとの比Ｗ／Ｌより大きくされてい
る。図中では、第２トランジスタ１６の大きさを第１ト
ランジスタ１４より大きくしている。第１トランジスタ
１４および第２トランジスタ１６は、ソース電極を互い
に接続している。これ等ソース電極は、接地回路２２に
接続されている。第１トランジスタ１４のゲートは、ノ
ードND04を介して電圧発生回路１８に接続されている。
第２トランジスタ１６のゲートは、ノードND05を介して
電圧発生回路１８に接続されている。第１および第２ト
ランジスタ１４、１６のドレイン電極は、それぞれノー
ドND06、ND07を介して負荷回路２０に接続されている。
第１および第２トランジスタ１４、１６のドレイン電極
の少なくとも一方は、波形成形回路２４に接続されてい
る。
ネル長Ｌとの比Ｗ／Ｌは、第１トランジスタ１４のゲー
ト幅Ｗとチャネル長Ｌとの比Ｗ／Ｌより大きくされてい
る。図中では、第２トランジスタ１６の大きさを第１ト
ランジスタ１４より大きくしている。第１トランジスタ
１４および第２トランジスタ１６は、ソース電極を互い
に接続している。これ等ソース電極は、接地回路２２に
接続されている。第１トランジスタ１４のゲートは、ノ
ードND04を介して電圧発生回路１８に接続されている。
第２トランジスタ１６のゲートは、ノードND05を介して
電圧発生回路１８に接続されている。第１および第２ト
ランジスタ１４、１６のドレイン電極は、それぞれノー
ドND06、ND07を介して負荷回路２０に接続されている。
第１および第２トランジスタ１４、１６のドレイン電極
の少なくとも一方は、波形成形回路２４に接続されてい
る。
【００２１】波形成形回路２４は、リセット信号RSTを
出力している。リセット信号RSTは、例えば、電源のオ
ン時に所定の期間活性化（高レベル）され、その後非活
性化される。電圧発生回路１８には、電源線VCCおよび
接地線VSSが接続されている。以降の説明では、電源線V
CCに供給される電圧を電源電圧VCCと称し、接地線VSSに
供給される電圧を接地電圧VSSと称する。電圧発生回路
１８は、電源電圧VCCの上昇に追従してノードND04に第
１電圧V1を発生し、ノードND05に第１電圧V1より低い第
２電圧V2を発生させる。すなわち、第１トランジスタ１
４は、電源電圧VCCの上昇に追従して上昇する第１電圧V
1をゲート電極で受け、第２トランジスタ１６は、電源
電圧VCCの上昇に追従して上昇する第２電圧V2（第１電
圧V1より低い）をゲート電極で受ける。
出力している。リセット信号RSTは、例えば、電源のオ
ン時に所定の期間活性化（高レベル）され、その後非活
性化される。電圧発生回路１８には、電源線VCCおよび
接地線VSSが接続されている。以降の説明では、電源線V
CCに供給される電圧を電源電圧VCCと称し、接地線VSSに
供給される電圧を接地電圧VSSと称する。電圧発生回路
１８は、電源電圧VCCの上昇に追従してノードND04に第
１電圧V1を発生し、ノードND05に第１電圧V1より低い第
２電圧V2を発生させる。すなわち、第１トランジスタ１
４は、電源電圧VCCの上昇に追従して上昇する第１電圧V
1をゲート電極で受け、第２トランジスタ１６は、電源
電圧VCCの上昇に追従して上昇する第２電圧V2（第１電
圧V1より低い）をゲート電極で受ける。
【００２２】負荷回路２０は、電源線VCCに接続されて
おり、第１および第２トランジスタ１４、１６に電流を
供給し、第１および第２トランジスタ１４、１６のドレ
イン電極に電圧を発生させる。接地回路２２は、第１お
よび第２トランジスタ１４、１６に流れる電流を調整す
る。このため、リセット回路１０で消費する電流を最小
限にしてリセット信号RSTを生成できる。負荷回路２０
が、第１および第２トランジスタ１４、１６に流れる電
流を調整できる場合、接地回路２２は不要である。
おり、第１および第２トランジスタ１４、１６に電流を
供給し、第１および第２トランジスタ１４、１６のドレ
イン電極に電圧を発生させる。接地回路２２は、第１お
よび第２トランジスタ１４、１６に流れる電流を調整す
る。このため、リセット回路１０で消費する電流を最小
限にしてリセット信号RSTを生成できる。負荷回路２０
が、第１および第２トランジスタ１４、１６に流れる電
流を調整できる場合、接地回路２２は不要である。
【００２３】波形成形回路２４は、第１および第２トラ
ンジスタ１４、１６のドレイン電極に発生する電圧波形
を成形し、リセット信号RSTとして出力する。図２は、
サブスレッショルド領域における第１および第２トラン
ジスタ１４、１６のゲート・ソース間電圧VGSに対する
ソース・ドレイン間電流IDSの変化を示している。第１
トランジスタ１４の特性は実線で示され、第２トランジ
スタ１６の特性は破線で示されている。換言すれば、第
１および第２トランジスタ１４、１６は、図２の特性に
なるように形成されている。なお、IDS特性は、次式よ
り求められる。
ンジスタ１４、１６のドレイン電極に発生する電圧波形
を成形し、リセット信号RSTとして出力する。図２は、
サブスレッショルド領域における第１および第２トラン
ジスタ１４、１６のゲート・ソース間電圧VGSに対する
ソース・ドレイン間電流IDSの変化を示している。第１
トランジスタ１４の特性は実線で示され、第２トランジ
スタ１６の特性は破線で示されている。換言すれば、第
１および第２トランジスタ１４、１６は、図２の特性に
なるように形成されている。なお、IDS特性は、次式よ
り求められる。
【００２４】IDS＝（Ｗ／Ｌ）×β×（VGS−Vth)2 ここで、IDSはソース・ドレイン間電流、Ｗ、Ｌはそれ
ぞれトランジスタのゲート幅、ゲート長、βはトランジ
スタ固有の定数、VGSはゲート・ソース間電圧、Vthはト
ランジスタの閾値を表している。実線および破線におい
て、図の上側の線は、トランジスタの閾値が規格内で最
も低いときを示し、図の下側の線は、トランジスタの閾
値が規格内で最も高いときを示している。図１に示した
リセット回路１０は、後述するように、電源電圧VCCが
例えば1.2Vまでの間、リセット信号RSTを高レベルにし
（リセット期間）、電源電圧VCCが1.2Vを超えたとき
に、リセット信号RSTを低レベルに変化させる。
ぞれトランジスタのゲート幅、ゲート長、βはトランジ
スタ固有の定数、VGSはゲート・ソース間電圧、Vthはト
ランジスタの閾値を表している。実線および破線におい
て、図の上側の線は、トランジスタの閾値が規格内で最
も低いときを示し、図の下側の線は、トランジスタの閾
値が規格内で最も高いときを示している。図１に示した
リセット回路１０は、後述するように、電源電圧VCCが
例えば1.2Vまでの間、リセット信号RSTを高レベルにし
（リセット期間）、電源電圧VCCが1.2Vを超えたとき
に、リセット信号RSTを低レベルに変化させる。
【００２５】この例では、ノードND04、ND05の電圧（第
１および第２トランジスタ１４、１６のゲート電圧）
が、それぞれ約0.35V、0.3Vになったときに、リセット
信号RSTは低レベルに変化する。これ等電圧の前後にお
いて、電圧の変化に対する電流の変化量は、第１および
第２トランジスタ１４、１６ともほぼ同一になる。この
ため、これ等電圧において、それぞれ第１および第２ト
ランジスタ１４、１６のソース・ドレイン間電流IDS
は、閾値によらず等しくなる。
１および第２トランジスタ１４、１６のゲート電圧）
が、それぞれ約0.35V、0.3Vになったときに、リセット
信号RSTは低レベルに変化する。これ等電圧の前後にお
いて、電圧の変化に対する電流の変化量は、第１および
第２トランジスタ１４、１６ともほぼ同一になる。この
ため、これ等電圧において、それぞれ第１および第２ト
ランジスタ１４、１６のソース・ドレイン間電流IDS
は、閾値によらず等しくなる。
【００２６】図３は、上述したリセット回路１０の動作
を示している。図の上側は、電源電圧VCCに対する第１
電圧V1、第２電圧V2、およびリセット信号RSTの変化を
示している。図の下側は、電源電圧VCCに対する第１お
よび第２トランジスタ１４、１６のソース・ドレイン間
電流IDSの変化を示している。SDRAMを搭載するシステム
の電源がオンされ、電源電圧VCCが上昇すると、電圧VCC
に追従して第１電圧V1および第２電圧V2が上昇する（図
３（ａ））。第１電圧V1は、第２電圧V2より常に高い。
トランジスタのサブスレッショルド領域では、比Ｗ／Ｌ
の大きい第２トランジスタ１６の電流IDSが、第１トラ
ンジスタ１４の電流IDSに比べて大きい（図３
（ｂ））。
を示している。図の上側は、電源電圧VCCに対する第１
電圧V1、第２電圧V2、およびリセット信号RSTの変化を
示している。図の下側は、電源電圧VCCに対する第１お
よび第２トランジスタ１４、１６のソース・ドレイン間
電流IDSの変化を示している。SDRAMを搭載するシステム
の電源がオンされ、電源電圧VCCが上昇すると、電圧VCC
に追従して第１電圧V1および第２電圧V2が上昇する（図
３（ａ））。第１電圧V1は、第２電圧V2より常に高い。
トランジスタのサブスレッショルド領域では、比Ｗ／Ｌ
の大きい第２トランジスタ１６の電流IDSが、第１トラ
ンジスタ１４の電流IDSに比べて大きい（図３
（ｂ））。
【００２７】このとき、図１に示したノードND06の電圧
は、ノードND07の電圧より高くなり、リセット信号RST
は、高レベルになっている（図３（ｃ））。SDRAMの内
部回路は、電源電圧VCCが所定値以上に上昇した地点
で、リセット信号RSTの活性化を受け、初期化される。
第１電圧V1は、第２電圧V2より常に高いため、第１トラ
ンジスタ１４の電流IDSの増加量は、第２トランジスタ
１６の電流IDSの増加量より大きくなる（図３
（ｄ））。換言すれば、第１トランジスタ１４における
チャネルの反転層は、第２トランジスタ１６におけるチ
ャネルの反転層より早く形成される。
は、ノードND07の電圧より高くなり、リセット信号RST
は、高レベルになっている（図３（ｃ））。SDRAMの内
部回路は、電源電圧VCCが所定値以上に上昇した地点
で、リセット信号RSTの活性化を受け、初期化される。
第１電圧V1は、第２電圧V2より常に高いため、第１トラ
ンジスタ１４の電流IDSの増加量は、第２トランジスタ
１６の電流IDSの増加量より大きくなる（図３
（ｄ））。換言すれば、第１トランジスタ１４における
チャネルの反転層は、第２トランジスタ１６におけるチ
ャネルの反転層より早く形成される。
【００２８】この後、第１および第２トランジスタ１
４、１６の電流IDSは増加し、両電流IDSは、等しくなる
（図３（ｅ））。このとき、ノードND06、ND07の電圧
は、等しくなる。第１および第２トランジスタ１４、１
６の電流IDSが等しくなったことに基づいて、リセット
信号RSTが低レベルに変化する（図３（ｆ））。すなわ
ち、本発明は、トランジスタのサブスレッショルド領域
の特性と、反転層が形成されたときの特性を利用して、
リセット信号RSTを発生する。
４、１６の電流IDSは増加し、両電流IDSは、等しくなる
（図３（ｅ））。このとき、ノードND06、ND07の電圧
は、等しくなる。第１および第２トランジスタ１４、１
６の電流IDSが等しくなったことに基づいて、リセット
信号RSTが低レベルに変化する（図３（ｆ））。すなわ
ち、本発明は、トランジスタのサブスレッショルド領域
の特性と、反転層が形成されたときの特性を利用して、
リセット信号RSTを発生する。
【００２９】この後、第１トランジスタ１４の電流IDS
は、第２トランジスタ１６の電流IDSより大きくなる
（図３（ｇ））。このため、ノードND06の電圧は、ノー
ドND07の電圧より低くなる。図１に示したSDRAMの内部
回路は、リセット信号RSTの非活性化（低レベル）を受
けて初期化状態を解除し、通常動作可能な状態になる。
は、第２トランジスタ１６の電流IDSより大きくなる
（図３（ｇ））。このため、ノードND06の電圧は、ノー
ドND07の電圧より低くなる。図１に示したSDRAMの内部
回路は、リセット信号RSTの非活性化（低レベル）を受
けて初期化状態を解除し、通常動作可能な状態になる。
【００３０】SDRAMの製造条件により、第１および第２
トランジスタ１４、１６の閾値は、ともに同じ側に変動
する。図２に示したように、電圧VGSが0.3V〜0.35Vの範
囲において、第１および第２トランジスタ１４、１６の
電流IDSは、閾値が変化したときも同一になる。したが
って、図３に矢印で示したように、閾値が変動しても両
トランジスタ１４、１６の電流IDSの交点は、電流方向
（図の縦方向）のみに変化する。この結果、第１および
第２トランジスタ１４、１６の閾値が変化しても、リセ
ット信号RSTは、常に所定の電源電圧VCC（この例では、
約1.2V）で非活性化される。
トランジスタ１４、１６の閾値は、ともに同じ側に変動
する。図２に示したように、電圧VGSが0.3V〜0.35Vの範
囲において、第１および第２トランジスタ１４、１６の
電流IDSは、閾値が変化したときも同一になる。したが
って、図３に矢印で示したように、閾値が変動しても両
トランジスタ１４、１６の電流IDSの交点は、電流方向
（図の縦方向）のみに変化する。この結果、第１および
第２トランジスタ１４、１６の閾値が変化しても、リセ
ット信号RSTは、常に所定の電源電圧VCC（この例では、
約1.2V）で非活性化される。
【００３１】以上、本実施形態では、リセット回路１０
に２つのnMOSトランジスタ１４、１６を形成し、電源電
圧の上昇時に、トランジスタサイズの大きいnMOSトラン
ジスタ１６のゲート電極に、トランジスタサイズの小さ
いnMOSトランジスタ１４のゲート電極より常に低い電圧
を与えた。第１および第２のトランジスタ１４、１６の
ソース・ドレイン間電流IDSの値がクロスすることを利
用して、リセット信号RSTを生成することで、トランジ
スタ１４、１６の閾値によらず常に所定の電源電圧VCC
でリセット信号RSTを発生できる。
に２つのnMOSトランジスタ１４、１６を形成し、電源電
圧の上昇時に、トランジスタサイズの大きいnMOSトラン
ジスタ１６のゲート電極に、トランジスタサイズの小さ
いnMOSトランジスタ１４のゲート電極より常に低い電圧
を与えた。第１および第２のトランジスタ１４、１６の
ソース・ドレイン間電流IDSの値がクロスすることを利
用して、リセット信号RSTを生成することで、トランジ
スタ１４、１６の閾値によらず常に所定の電源電圧VCC
でリセット信号RSTを発生できる。
【００３２】SDRAM内にこのリセット回路１０を形成し
たので、SDRAMの内部回路１２を、常に所定の電源電圧
で初期化できる。負荷回路２０により、第１および第２
トランジスタ１４、１６のドレイン電極に電圧を発生さ
せたので、リセット信号RSTを第１トランジスタ１４の
ドレイン電極および第２トランジスタ１６のドレイン電
極の少なくとも一方の電圧変化に基づいて容易に生成で
きる。
たので、SDRAMの内部回路１２を、常に所定の電源電圧
で初期化できる。負荷回路２０により、第１および第２
トランジスタ１４、１６のドレイン電極に電圧を発生さ
せたので、リセット信号RSTを第１トランジスタ１４の
ドレイン電極および第２トランジスタ１６のドレイン電
極の少なくとも一方の電圧変化に基づいて容易に生成で
きる。
【００３３】第１および第２トランジスタ１４、１６の
ソース電極に接地回路２２を接続したので、これ等第１
および第２トランジスタ１４、１６に流れる電流を調整
できる。このため、リセット回路１０で消費する電流を
最小限にしてリセット信号RSTを生成できる。電源電圧V
CCに基づいて第１電圧V1および第２電圧V2を生成する電
圧生成回路１８を形成したので、第１電圧V1および第２
電圧V2を確実に生成できる。
ソース電極に接地回路２２を接続したので、これ等第１
および第２トランジスタ１４、１６に流れる電流を調整
できる。このため、リセット回路１０で消費する電流を
最小限にしてリセット信号RSTを生成できる。電源電圧V
CCに基づいて第１電圧V1および第２電圧V2を生成する電
圧生成回路１８を形成したので、第１電圧V1および第２
電圧V2を確実に生成できる。
【００３４】図４は、本発明のリセット回路およびリセ
ット回路を有する半導体装置の第１の実施例を示してい
る。この実施例は、請求項１ないし請求項５に対応して
いる。上述した実施形態と同様の要素については、同じ
符号を付し、これ等要素については詳細な説明を省略す
る。この実施例においても上述した実施形態と同様に、
リセット回路は、SDRAMの内部に形成され、SDRAMの内部
回路の初期化を行う。
ット回路を有する半導体装置の第１の実施例を示してい
る。この実施例は、請求項１ないし請求項５に対応して
いる。上述した実施形態と同様の要素については、同じ
符号を付し、これ等要素については詳細な説明を省略す
る。この実施例においても上述した実施形態と同様に、
リセット回路は、SDRAMの内部に形成され、SDRAMの内部
回路の初期化を行う。
【００３５】リセット回路は、第１トランジスタ１４、
第２トランジスタ１６、電圧発生回路２６、２８、負荷
回路３０、接地回路３２、およびインバータからなる波
形成形回路３４を有している。第２トランジスタ１６の
ゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第１トラン
ジスタ１４のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの
２０倍にされている。特に、チャネル長Ｌは互いに同じ
にし、ゲート幅Ｗを第１トランジスタ１４の２０倍にし
ている。第１トランジスタ１４および第２トランジスタ
１６は、ソース電極を互いに接続している。これ等ソー
ス電極は、接地回路３２に接続されている。第１トラン
ジスタ１４のゲートは、ノードND04（第１電圧V1）を介
して電圧発生回路２６に接続されている。第２トランジ
スタ１６のゲートは、ノードND05（第２電圧V2）を介し
て電圧発生回路２８に接続されている。第１および第２
トランジスタ１４、１６のドレイン電極は、それぞれノ
ードND06、ND07を介して負荷回路３０に接続されてい
る。第２トランジスタ１６のドレイン電極（ノードND0
7）は、波形成形回路３４に接続されている。波形成形
回路２４は、リセット信号RSTを出力している。電圧生
成回路２６は、電源線VCCと接地線VSSとの間にノードND
04（第１電圧V1）を介して抵抗R4、R5を直列に接続して
構成されている。電圧生成回路２８は、電源線VCCと接
地線VSSとの間にノードND05（第２電圧V2）を介して抵
抗R6、R7を直列に接続して構成されている。負荷回路３
０は、一端を電源線VCCに接続し、他端をノードND06お
よびノードND07にそれぞれ接続した抵抗R8、R9で形成さ
れている。接地回路３２は、一端を接地線VSSに接続
し、他端を第１および第２トランジスタ１４、１６のソ
ース電極に接続した抵抗R10で形成されている。抵抗R4
〜R10は、拡散層を利用して形成されている（拡散抵
抗）。
第２トランジスタ１６、電圧発生回路２６、２８、負荷
回路３０、接地回路３２、およびインバータからなる波
形成形回路３４を有している。第２トランジスタ１６の
ゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第１トラン
ジスタ１４のゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの
２０倍にされている。特に、チャネル長Ｌは互いに同じ
にし、ゲート幅Ｗを第１トランジスタ１４の２０倍にし
ている。第１トランジスタ１４および第２トランジスタ
１６は、ソース電極を互いに接続している。これ等ソー
ス電極は、接地回路３２に接続されている。第１トラン
ジスタ１４のゲートは、ノードND04（第１電圧V1）を介
して電圧発生回路２６に接続されている。第２トランジ
スタ１６のゲートは、ノードND05（第２電圧V2）を介し
て電圧発生回路２８に接続されている。第１および第２
トランジスタ１４、１６のドレイン電極は、それぞれノ
ードND06、ND07を介して負荷回路３０に接続されてい
る。第２トランジスタ１６のドレイン電極（ノードND0
7）は、波形成形回路３４に接続されている。波形成形
回路２４は、リセット信号RSTを出力している。電圧生
成回路２６は、電源線VCCと接地線VSSとの間にノードND
04（第１電圧V1）を介して抵抗R4、R5を直列に接続して
構成されている。電圧生成回路２８は、電源線VCCと接
地線VSSとの間にノードND05（第２電圧V2）を介して抵
抗R6、R7を直列に接続して構成されている。負荷回路３
０は、一端を電源線VCCに接続し、他端をノードND06お
よびノードND07にそれぞれ接続した抵抗R8、R9で形成さ
れている。接地回路３２は、一端を接地線VSSに接続
し、他端を第１および第２トランジスタ１４、１６のソ
ース電極に接続した抵抗R10で形成されている。抵抗R4
〜R10は、拡散層を利用して形成されている（拡散抵
抗）。
【００３６】この実施例のリセット回路では、電圧生成
回路２６は、電源電圧VCCに追従して第１電圧V1を生成
する。電圧生成回路２８は、電源電圧VCCに追従して、
第１電圧V1より低い第２電圧V2を生成する。そして、第
１トランジスタ１４のソース・ドレイン間電流IDSと第
２トランジスタのソース・ドレイン間電流IDSが等しく
なったときに、リセット信号RSTが非活性化され、SDRAM
の内部回路の初期化状態が解除される。リセット回路の
動作は、上述した図３と同一である。
回路２６は、電源電圧VCCに追従して第１電圧V1を生成
する。電圧生成回路２８は、電源電圧VCCに追従して、
第１電圧V1より低い第２電圧V2を生成する。そして、第
１トランジスタ１４のソース・ドレイン間電流IDSと第
２トランジスタのソース・ドレイン間電流IDSが等しく
なったときに、リセット信号RSTが非活性化され、SDRAM
の内部回路の初期化状態が解除される。リセット回路の
動作は、上述した図３と同一である。
【００３７】この実施例においても、図１に示した実施
形態と同様の効果を得ることができる。図５は、本発明
のリセット回路およびリセット回路を有する半導体装置
の第２の実施例を示している。この実施例は、請求項１
ないし請求項５に対応している。上述した実施形態およ
び第１の実施例と同様の要素については、同じ符号を付
し、これ等要素については詳細な説明を省略する。この
実施例においても上述と同様に、リセット回路は、SDRA
Mの内部に形成され、SDRAMの内部回路の初期化を行う。
形態と同様の効果を得ることができる。図５は、本発明
のリセット回路およびリセット回路を有する半導体装置
の第２の実施例を示している。この実施例は、請求項１
ないし請求項５に対応している。上述した実施形態およ
び第１の実施例と同様の要素については、同じ符号を付
し、これ等要素については詳細な説明を省略する。この
実施例においても上述と同様に、リセット回路は、SDRA
Mの内部に形成され、SDRAMの内部回路の初期化を行う。
【００３８】リセット回路は、第１トランジスタ１４、
第２トランジスタ１６、電圧発生回路３６、負荷回路３
８、接地回路４０、および波形成形回路３４を有してい
る。第２トランジスタ１６のゲート幅Ｗとチャネル長Ｌ
との比Ｗ／Ｌは、第１トランジスタ１４のゲート幅Ｗと
チャネル長Ｌとの比Ｗ／Ｌの２０倍にされている。第１
トランジスタ１４および第２トランジスタ１６は、ソー
ス電極を互いに接続している。これ等ソース電極は、接
地回路４０に接続されている。第１トランジスタ１４の
ゲートは、ノードND04を介して電圧発生回路３６に接続
されている。第２トランジスタ１６のゲートは、ノード
ND05を介して電圧発生回路３６に接続されている。第１
および第２トランジスタ１４、１６のドレイン電極は、
それぞれノードND06、ND07を介して負荷回路３０に接続
されている。第２トランジスタ１６のドレイン電極（ノ
ードND07）は、波形成形回路３４に接続されている。波
形成形回路３４は、リセット信号RSTを出力している。
電圧生成回路３６は、電源線VCCと接地線VSSとの間にノ
ードND04、ND05を介して抵抗R11、R12、R13を直列に接
続して構成されている。負荷回路３８は、２つのpMOSト
ランジスタで構成されたカレントミラー回路を有してい
る。pMOSトランジスタは、ソース電極を電源線VCCに接
続し、ゲート電極をノードND06に接続し、ドレイン電極
をそれぞれノードND06、ND07に接続している。接地回路
４０は、ゲート電極を電源線VCCに接続し、ソース電極
を接地線VSSに接続し、ドレイン電極を第１および第２
トランジスタ１４、１６のソース電極に接続したnMOSト
ランジスタで形成されている。
第２トランジスタ１６、電圧発生回路３６、負荷回路３
８、接地回路４０、および波形成形回路３４を有してい
る。第２トランジスタ１６のゲート幅Ｗとチャネル長Ｌ
との比Ｗ／Ｌは、第１トランジスタ１４のゲート幅Ｗと
チャネル長Ｌとの比Ｗ／Ｌの２０倍にされている。第１
トランジスタ１４および第２トランジスタ１６は、ソー
ス電極を互いに接続している。これ等ソース電極は、接
地回路４０に接続されている。第１トランジスタ１４の
ゲートは、ノードND04を介して電圧発生回路３６に接続
されている。第２トランジスタ１６のゲートは、ノード
ND05を介して電圧発生回路３６に接続されている。第１
および第２トランジスタ１４、１６のドレイン電極は、
それぞれノードND06、ND07を介して負荷回路３０に接続
されている。第２トランジスタ１６のドレイン電極（ノ
ードND07）は、波形成形回路３４に接続されている。波
形成形回路３４は、リセット信号RSTを出力している。
電圧生成回路３６は、電源線VCCと接地線VSSとの間にノ
ードND04、ND05を介して抵抗R11、R12、R13を直列に接
続して構成されている。負荷回路３８は、２つのpMOSト
ランジスタで構成されたカレントミラー回路を有してい
る。pMOSトランジスタは、ソース電極を電源線VCCに接
続し、ゲート電極をノードND06に接続し、ドレイン電極
をそれぞれノードND06、ND07に接続している。接地回路
４０は、ゲート電極を電源線VCCに接続し、ソース電極
を接地線VSSに接続し、ドレイン電極を第１および第２
トランジスタ１４、１６のソース電極に接続したnMOSト
ランジスタで形成されている。
【００３９】この実施例においても、上述した第１の実
施例と同様の効果を得ることができる。さらに、この実
施例では、１つの電圧生成回路３６により、第１電圧V1
および第２電圧V2を両方生成したので、第１の実施例に
比べ、第１電圧V1および第２電圧V2の関係を容易に保持
できる。また、電圧生成回路のレイアウト面積を小さく
できる。負荷回路３８をカレントミラー回路で構成した
ので、第１および第２電圧V1、V2の変化に対するリセッ
ト信号RSTの追従性を、第１の実施例に比べ向上でき
る。接地回路４０をnMOSトランジスタで構成したので、
拡散抵抗で接地回路を形成した場合に比べレイアウト面
積を第１の実施例に比べ小さくできる。
施例と同様の効果を得ることができる。さらに、この実
施例では、１つの電圧生成回路３６により、第１電圧V1
および第２電圧V2を両方生成したので、第１の実施例に
比べ、第１電圧V1および第２電圧V2の関係を容易に保持
できる。また、電圧生成回路のレイアウト面積を小さく
できる。負荷回路３８をカレントミラー回路で構成した
ので、第１および第２電圧V1、V2の変化に対するリセッ
ト信号RSTの追従性を、第１の実施例に比べ向上でき
る。接地回路４０をnMOSトランジスタで構成したので、
拡散抵抗で接地回路を形成した場合に比べレイアウト面
積を第１の実施例に比べ小さくできる。
【００４０】図６は、本発明のリセット回路およびリセ
ット回路を有する半導体装置の第３の実施例を示してい
る。この実施例は、請求項１ないし請求項５に対応して
いる。上述した実施形態および実施例と同様の要素につ
いては、同じ符号を付し、これ等要素については詳細な
説明を省略する。この実施例においても上述と同様に、
リセット回路は、SDRAMの内部に形成され、SDRAMの内部
回路の初期化を行う。
ット回路を有する半導体装置の第３の実施例を示してい
る。この実施例は、請求項１ないし請求項５に対応して
いる。上述した実施形態および実施例と同様の要素につ
いては、同じ符号を付し、これ等要素については詳細な
説明を省略する。この実施例においても上述と同様に、
リセット回路は、SDRAMの内部に形成され、SDRAMの内部
回路の初期化を行う。
【００４１】リセット回路は、第１トランジスタ１４、
第２トランジスタ１６、電圧発生回路３６、負荷回路４
２、４４、および波形成形回路４６を有している。第２
トランジスタ１６のゲート幅Ｗとチャネル長Ｌとの比Ｗ
／Ｌは、第１トランジスタ１４のゲート幅Ｗとチャネル
長Ｌとの比Ｗ／Ｌの２０倍にされている。第１トランジ
スタ１４および第２トランジスタ１６は、ソース電極を
接地線VSSに接続している。第１トランジスタ１４のゲ
ートは、ノードND04（第１電圧V1）を介して電圧発生回
路３６に接続されている。第２トランジスタ１６のゲー
トは、ノードND05（第２電圧V2）を介して電圧発生回路
３６に接続されている。第１および第２トランジスタ１
４、１６のドレイン電極は、それぞれノードND06（電圧
V3）、ND07（電圧V4）を介して負荷回路４２、４４に接
続されている。第１および第２トランジスタ１４、１６
のドレイン電極（ノードND06、ND07）は、波形成形回路
４６に接続されている。波形成形回路４６は、リセット
信号RSTを出力している。負荷回路４２、４４は、ダイ
オード接続されたMOSトランジスタで構成されている。
すなわち、負荷回路４２、４４のnMOSトランジスタのゲ
ート電極およびドレイン電極は、電源線VCCに接続さ
れ、ソース電極は、それぞれノードND06、ND07に接続さ
れている。
第２トランジスタ１６、電圧発生回路３６、負荷回路４
２、４４、および波形成形回路４６を有している。第２
トランジスタ１６のゲート幅Ｗとチャネル長Ｌとの比Ｗ
／Ｌは、第１トランジスタ１４のゲート幅Ｗとチャネル
長Ｌとの比Ｗ／Ｌの２０倍にされている。第１トランジ
スタ１４および第２トランジスタ１６は、ソース電極を
接地線VSSに接続している。第１トランジスタ１４のゲ
ートは、ノードND04（第１電圧V1）を介して電圧発生回
路３６に接続されている。第２トランジスタ１６のゲー
トは、ノードND05（第２電圧V2）を介して電圧発生回路
３６に接続されている。第１および第２トランジスタ１
４、１６のドレイン電極は、それぞれノードND06（電圧
V3）、ND07（電圧V4）を介して負荷回路４２、４４に接
続されている。第１および第２トランジスタ１４、１６
のドレイン電極（ノードND06、ND07）は、波形成形回路
４６に接続されている。波形成形回路４６は、リセット
信号RSTを出力している。負荷回路４２、４４は、ダイ
オード接続されたMOSトランジスタで構成されている。
すなわち、負荷回路４２、４４のnMOSトランジスタのゲ
ート電極およびドレイン電極は、電源線VCCに接続さ
れ、ソース電極は、それぞれノードND06、ND07に接続さ
れている。
【００４２】波形成形回路４６は、nMOSトランジスタ４
６ａ、４６ｂおよびpMOSトランジスタ４６ｃ、４６ｄで
構成されたカレントミラー回路と、リセット信号RSTを
出力するインバータ４６ｅとを有している。nMOSトラン
ジスタ４６ａは、ソース電極を接地線VSSに接続し、ゲ
ート電極をノードND09に接続し、ドレイン電極をノード
ND08に接続している。MOSトランジスタ４６ｂは、ソー
ス電極を接地線VSSに接続し、ゲート電極およびドレイ
ン電極をノードND09に接続している。pMOSトランジスタ
４６ｃは、ソース電極を電源線VCCに接続し、ゲート電
極をノードND06に接続し、ドレイン電極をノードND08に
接続している。pMOSトランジスタ４６ｄは、ソース電極
を電源線VCCに接続し、ゲート電極をノードND07に接続
し、ドレイン電極をノードND09に接続している。インバ
ータ４６ｅは、入力をノードND08に接続している。
６ａ、４６ｂおよびpMOSトランジスタ４６ｃ、４６ｄで
構成されたカレントミラー回路と、リセット信号RSTを
出力するインバータ４６ｅとを有している。nMOSトラン
ジスタ４６ａは、ソース電極を接地線VSSに接続し、ゲ
ート電極をノードND09に接続し、ドレイン電極をノード
ND08に接続している。MOSトランジスタ４６ｂは、ソー
ス電極を接地線VSSに接続し、ゲート電極およびドレイ
ン電極をノードND09に接続している。pMOSトランジスタ
４６ｃは、ソース電極を電源線VCCに接続し、ゲート電
極をノードND06に接続し、ドレイン電極をノードND08に
接続している。pMOSトランジスタ４６ｄは、ソース電極
を電源線VCCに接続し、ゲート電極をノードND07に接続
し、ドレイン電極をノードND09に接続している。インバ
ータ４６ｅは、入力をノードND08に接続している。
【００４３】図７は、上述したリセット回路の動作を示
している。SDRAMを搭載するシステムの電源がオンさ
れ、電源電圧VCCが上昇すると、電圧VCCに追従して第１
電圧V1および第２電圧V2が上昇する（図７（ａ））。図
６に示したノードND06、ND07の電圧V3、V4は、サブスレ
ッショルド領域では、図２に示したようにトランジスタ
１６の電流IDS2が大きいため、電圧V4が低くなる（図７
（ｂ））。図６に示した波形成形回路４６は、カレント
ミラー回路で電圧V3とこの電圧より低い電圧V4を受け、
高レベルのリセット信号RSTを出力する（図７
（ｃ））。
している。SDRAMを搭載するシステムの電源がオンさ
れ、電源電圧VCCが上昇すると、電圧VCCに追従して第１
電圧V1および第２電圧V2が上昇する（図７（ａ））。図
６に示したノードND06、ND07の電圧V3、V4は、サブスレ
ッショルド領域では、図２に示したようにトランジスタ
１６の電流IDS2が大きいため、電圧V4が低くなる（図７
（ｂ））。図６に示した波形成形回路４６は、カレント
ミラー回路で電圧V3とこの電圧より低い電圧V4を受け、
高レベルのリセット信号RSTを出力する（図７
（ｃ））。
【００４４】電源電圧VCCの上昇に伴い、電圧V3、V4は
等しくなる（図７（ｄ））。その後、図２に示したトラ
ンジスタ１４の電流IDS1がトランジスタ１６の電流IDS2
より大きくなることで、電圧V3は電圧V4より低くなる
（図７（ｅ））。波形成形回路４６は、カレントミラー
回路で電圧V3とこの電圧より高い電圧V4を受け、リセッ
ト信号RSTを低レベルにする（図７（ｆ））。
等しくなる（図７（ｄ））。その後、図２に示したトラ
ンジスタ１４の電流IDS1がトランジスタ１６の電流IDS2
より大きくなることで、電圧V3は電圧V4より低くなる
（図７（ｅ））。波形成形回路４６は、カレントミラー
回路で電圧V3とこの電圧より高い電圧V4を受け、リセッ
ト信号RSTを低レベルにする（図７（ｆ））。
【００４５】さらに、電源電圧VCCが上昇し、第１電圧V
1および第２電圧V2が上昇すると、トランジスタ１４、
１６のオン抵抗が下がり、電圧V3、V4は下がる。このと
き、トランジスタサイズの大きいトランジスタ１６の方
がオン抵抗が下がるため、トランジスタ１６に接続され
たノードND07の電圧V4は、再び電圧V3より低くなる（図
７（ｇ））。しかし、波形成形回路４６のカレントミラ
ー回路は、電源電圧が2Vを超えたあたりで差動増幅する
動作領域から外れ、pMOSトランジスタ４６ｃ、４６ｄは
ともにオンする。このため、リセット信号RSTが再び高
レベルに変化することはない。
1および第２電圧V2が上昇すると、トランジスタ１４、
１６のオン抵抗が下がり、電圧V3、V4は下がる。このと
き、トランジスタサイズの大きいトランジスタ１６の方
がオン抵抗が下がるため、トランジスタ１６に接続され
たノードND07の電圧V4は、再び電圧V3より低くなる（図
７（ｇ））。しかし、波形成形回路４６のカレントミラ
ー回路は、電源電圧が2Vを超えたあたりで差動増幅する
動作領域から外れ、pMOSトランジスタ４６ｃ、４６ｄは
ともにオンする。このため、リセット信号RSTが再び高
レベルに変化することはない。
【００４６】この実施例においても、上述した第３の実
施例と同様の効果を得ることができる。さらに、この実
施例では、トランジスタ１４、１６のドレイン電極に発
生する電圧V3、V4を、波形成形回路４６のカレントミラ
ー回路に与えたので、第１および第２電圧V1、V2の変化
に対するリセット信号RSTの追従性を、第２の実施例に
比べさらに向上できる。
施例と同様の効果を得ることができる。さらに、この実
施例では、トランジスタ１４、１６のドレイン電極に発
生する電圧V3、V4を、波形成形回路４６のカレントミラ
ー回路に与えたので、第１および第２電圧V1、V2の変化
に対するリセット信号RSTの追従性を、第２の実施例に
比べさらに向上できる。
【００４７】図８は、本発明のリセット回路およびリセ
ット回路を有する半導体装置の第４の実施例を示してい
る。この実施例は、請求項１ないし請求項５に対応して
いる。上述した実施形態および実施例と同様の要素につ
いては、同じ符号を付し、これ等要素については詳細な
説明を省略する。この実施例では、電圧発生回路４８
が、第３の実施例の電圧発生回路３６の代わりに使用さ
れている。その他の構成は、第３の実施例と同一であ
る。
ット回路を有する半導体装置の第４の実施例を示してい
る。この実施例は、請求項１ないし請求項５に対応して
いる。上述した実施形態および実施例と同様の要素につ
いては、同じ符号を付し、これ等要素については詳細な
説明を省略する。この実施例では、電圧発生回路４８
が、第３の実施例の電圧発生回路３６の代わりに使用さ
れている。その他の構成は、第３の実施例と同一であ
る。
【００４８】電圧発生回路４８は、電源線VCCと接地線V
SSとの間にダイオード接続されたnMOSトランジスタ４８
ａおよび抵抗R14、R15、R16を直列に接続して構成され
ている。nMOSトランジスタ４８ａのゲート電極およびド
レイン電極は、電源線VCCに接続され、ソース電極およ
び基板は、抵抗R14の一端に接続されている。抵抗R14、
R15の接続ノードは、ノードND04に接続されている。抵
抗R15、R16の接続ノードは、ノードND05に接続されてい
る。
SSとの間にダイオード接続されたnMOSトランジスタ４８
ａおよび抵抗R14、R15、R16を直列に接続して構成され
ている。nMOSトランジスタ４８ａのゲート電極およびド
レイン電極は、電源線VCCに接続され、ソース電極およ
び基板は、抵抗R14の一端に接続されている。抵抗R14、
R15の接続ノードは、ノードND04に接続されている。抵
抗R15、R16の接続ノードは、ノードND05に接続されてい
る。
【００４９】この実施例においても、上述した第３の実
施例と同様の効果を得ることができる。さらに、この実
施例では、図３に示した第１トランジスタ１４の電流ID
S1と第２トランジスタ１６の電流IDS2の交点付近で、図
２に示したI-V特性の傾きを急峻にすることができる。
この結果、第１および第２電圧V1、V2の変化に対するリ
セット信号RSTの追従性を、さらに向上できる。
施例と同様の効果を得ることができる。さらに、この実
施例では、図３に示した第１トランジスタ１４の電流ID
S1と第２トランジスタ１６の電流IDS2の交点付近で、図
２に示したI-V特性の傾きを急峻にすることができる。
この結果、第１および第２電圧V1、V2の変化に対するリ
セット信号RSTの追従性を、さらに向上できる。
【００５０】なお、上述した実施例では、nMOSトランジ
スタ１４、１６を使用してリセット回路を形成した例に
ついて述べた。本発明はかかる実施形態に限定されるも
のではない。例えば、２つのpMOSトランジスタを使用し
てリセット回路を形成してもよい。上述した実施形態お
よび実施例では、本発明をSDRAMに適用した例について
述べた。本発明はかかる実施形態に限定されるものでは
ない。例えば、本発明をFCRAM（fast Cycle RAM）に適
用してもよい。あるいは、本発明をマイクロコンピュー
タ、ロジックLSI、システムLSIに適用してもよい。
スタ１４、１６を使用してリセット回路を形成した例に
ついて述べた。本発明はかかる実施形態に限定されるも
のではない。例えば、２つのpMOSトランジスタを使用し
てリセット回路を形成してもよい。上述した実施形態お
よび実施例では、本発明をSDRAMに適用した例について
述べた。本発明はかかる実施形態に限定されるものでは
ない。例えば、本発明をFCRAM（fast Cycle RAM）に適
用してもよい。あるいは、本発明をマイクロコンピュー
タ、ロジックLSI、システムLSIに適用してもよい。
【００５１】以上の実施形態において説明した発明を整
理して、付記として開示する。 （付記１） 電源電圧の上昇に追従して上昇する第１電
圧をゲート電極で受ける第１トランジスタと、ゲート幅
Ｗおよびチャネル長Ｌの比Ｗ／Ｌが前記第１トランジス
タの比Ｗ／Ｌより大きく、電源電圧の上昇に追従して上
昇し前記第１電圧より低い第２電圧をゲート電極で受け
る第２トランジスタとを備え、所定の電源電圧で、前記
第１トランジスタと前記第２トランジスタのソース・ド
レイン間電流が等しくなることを利用して、リセット信
号を生成することを特徴とするリセット回路。
理して、付記として開示する。 （付記１） 電源電圧の上昇に追従して上昇する第１電
圧をゲート電極で受ける第１トランジスタと、ゲート幅
Ｗおよびチャネル長Ｌの比Ｗ／Ｌが前記第１トランジス
タの比Ｗ／Ｌより大きく、電源電圧の上昇に追従して上
昇し前記第１電圧より低い第２電圧をゲート電極で受け
る第２トランジスタとを備え、所定の電源電圧で、前記
第１トランジスタと前記第２トランジスタのソース・ド
レイン間電流が等しくなることを利用して、リセット信
号を生成することを特徴とするリセット回路。
【００５２】（付記２） 付記１記載のリセット回路に
おいて、前記第１トランジスタと前記第２トランジスタ
とのチャネル長Ｌが同一であることを特徴とするリセッ
ト回路。 （付記３） 付記１記載のリセット回路において、前記
第１トランジスタのドレイン電極および前記第２トラン
ジスタのドレイン電極に接続され、該第１および第２ト
ランジスタに電流を供給する負荷回路を備え、前記リセ
ット信号は、前記第１トランジスタの前記ドレイン電極
および前記第２トランジスタの前記ドレイン電極の少な
くとも一方の電圧変化に基づいて生成されることを特徴
とするリセット回路。
おいて、前記第１トランジスタと前記第２トランジスタ
とのチャネル長Ｌが同一であることを特徴とするリセッ
ト回路。 （付記３） 付記１記載のリセット回路において、前記
第１トランジスタのドレイン電極および前記第２トラン
ジスタのドレイン電極に接続され、該第１および第２ト
ランジスタに電流を供給する負荷回路を備え、前記リセ
ット信号は、前記第１トランジスタの前記ドレイン電極
および前記第２トランジスタの前記ドレイン電極の少な
くとも一方の電圧変化に基づいて生成されることを特徴
とするリセット回路。
【００５３】（付記４） 付記３記載のリセット回路に
おいて、前記リセット信号の波形を成形する波形成形回
路を備えていることを特徴とするリセット回路。 （付記５） 付記１記載のリセット回路において、前記
第１トランジスタのソース電極および前記第２トランジ
スタのソース電極に接続され、該第１および第２トラン
ジスタに流れる電流を調整する接地回路を備えているこ
とを特徴とするリセット回路。
おいて、前記リセット信号の波形を成形する波形成形回
路を備えていることを特徴とするリセット回路。 （付記５） 付記１記載のリセット回路において、前記
第１トランジスタのソース電極および前記第２トランジ
スタのソース電極に接続され、該第１および第２トラン
ジスタに流れる電流を調整する接地回路を備えているこ
とを特徴とするリセット回路。
【００５４】（付記６） 付記１記載のリセット回路に
おいて、前記電源電圧に基づいて前記第１電圧および前
記第２電圧を生成する電圧生成回路を備えていることを
特徴とするリセット回路。） （付記７） 内部回路を初期化するリセット回路を有す
る半導体装置であって、前記リセット回路は、電源電圧
の上昇に追従して上昇する第１電圧をゲート電極で受け
る第１トランジスタと、ゲート幅Ｗおよびチャネル長Ｌ
の比Ｗ／Ｌが前記第１トランジスタの比Ｗ／Ｌより大き
く、電源電圧の上昇に追従して上昇し前記第１電圧より
低い第２電圧をゲート電極で受ける第２トランジスタと
を備え、所定の電源電圧で、前記第１トランジスタと前
記第２トランジスタのソース・ドレイン間電流が等しく
なることを利用して、リセット信号を生成することを特
徴とするリセット回路を有する半導体装置。
おいて、前記電源電圧に基づいて前記第１電圧および前
記第２電圧を生成する電圧生成回路を備えていることを
特徴とするリセット回路。） （付記７） 内部回路を初期化するリセット回路を有す
る半導体装置であって、前記リセット回路は、電源電圧
の上昇に追従して上昇する第１電圧をゲート電極で受け
る第１トランジスタと、ゲート幅Ｗおよびチャネル長Ｌ
の比Ｗ／Ｌが前記第１トランジスタの比Ｗ／Ｌより大き
く、電源電圧の上昇に追従して上昇し前記第１電圧より
低い第２電圧をゲート電極で受ける第２トランジスタと
を備え、所定の電源電圧で、前記第１トランジスタと前
記第２トランジスタのソース・ドレイン間電流が等しく
なることを利用して、リセット信号を生成することを特
徴とするリセット回路を有する半導体装置。
【００５５】付記６のリセット回路では、第１電圧およ
び第２電圧が、電圧生成回路により確実に生成される。
以上、本発明について詳細に説明してきたが、上記の実
施形態およびその変形例は発明の一例に過ぎず、本発明
はこれに限定されるものではない。本発明を逸脱しない
範囲で変形可能であることは明らかである。
び第２電圧が、電圧生成回路により確実に生成される。
以上、本発明について詳細に説明してきたが、上記の実
施形態およびその変形例は発明の一例に過ぎず、本発明
はこれに限定されるものではない。本発明を逸脱しない
範囲で変形可能であることは明らかである。
【００５６】
【発明の効果】請求項１のリセット回路および請求項５
のリセット回路を有する半導体装置では、第１トランジ
スタおよび第２トランジスタのソース・ドレイン間電流
の値がクロスすることを利用して、リセット信号を生成
することで、トランジスタの閾値によらず常に所定の電
源電圧でリセット信号を発生できる。
のリセット回路を有する半導体装置では、第１トランジ
スタおよび第２トランジスタのソース・ドレイン間電流
の値がクロスすることを利用して、リセット信号を生成
することで、トランジスタの閾値によらず常に所定の電
源電圧でリセット信号を発生できる。
【００５７】したがって、半導体装置内にこのリセット
回路を形成した場合、半導体装置の内部回路を、閾値の
変動の影響を受けることなく、電源電圧が所定の値にな
ったときに常に初期化できる。請求項２のリセット回路
では、第１および第２トランジスタの間でサブスレッシ
ョルド特性の相対関係の制御性が良くなり、所望のＶ−
Ｉ特性を容易に実現できる。
回路を形成した場合、半導体装置の内部回路を、閾値の
変動の影響を受けることなく、電源電圧が所定の値にな
ったときに常に初期化できる。請求項２のリセット回路
では、第１および第２トランジスタの間でサブスレッシ
ョルド特性の相対関係の制御性が良くなり、所望のＶ−
Ｉ特性を容易に実現できる。
【００５８】請求項３のリセット回路では、負荷回路に
より、第１および第２トランジスタのソース・ドレイン
間電流に基づいて電圧を発生させることで、容易に、リ
セット信号を生成できる。電圧変化に基づいて生成され
るリセット信号により、所定の回路を確実に初期化でき
る。請求項４のリセット回路では、リセット回路で消費
する電流を最小限にしてリセット信号を生成できる。
より、第１および第２トランジスタのソース・ドレイン
間電流に基づいて電圧を発生させることで、容易に、リ
セット信号を生成できる。電圧変化に基づいて生成され
るリセット信号により、所定の回路を確実に初期化でき
る。請求項４のリセット回路では、リセット回路で消費
する電流を最小限にしてリセット信号を生成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】nMOSトランジスタのI-V特性図である。
【図３】図１のリセット回路の動作を示す特性図であ
る。
る。
【図４】本発明の第１の実施例を示す回路図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】本発明の第３の実施例を示す回路図である。
【図７】図６のリセット回路の動作を示す特性図であ
る。
る。
【図８】本発明の第４の実施例を示す回路図である。
【図９】従来のリセット回路の例を示す回路図である。
【図１０】従来のリセット回路動作を示す説明図であ
る。
る。
１０ リセット回路 １２ 内部回路 １４ 第１トランジスタ １６ 第２トランジスタ １８ 電圧発生回路 ２０ 負荷回路 ２２ 接地回路 ２４ 波形成形回路 ２６、２８ 電圧発生回路 ３０ 負荷回路 ３２ 接地回路 ３４ 波形成形回路 ３６ 電圧発生回路 ３８ 負荷回路 ４０ 接地回路 ４２、４４ 負荷回路 ４６ 波形成形回路 ４８ 電圧発生回路 R4〜R16 抵抗 RST リセット信号 V1 第１電圧 V2 第２電圧 VCC 電源線、電源電圧 VSS 接地線、接地電圧
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AR01 BG01 BG06 BG07 DF01 DF05 DF16 EZ20 5J055 AX11 AX21 AX44 AX60 BX41 CX00 DX01 EX21 EX24 EY01 EY03 EY12 EY21 EZ04 EZ07 EZ29 EZ51 FX32 GX01 GX02 GX06
Claims (5)
- 【請求項１】 電源電圧の上昇に追従して上昇する第１
電圧をゲート電極で受ける第１トランジスタと、 ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌが前記第１ト
ランジスタの比Ｗ／Ｌより大きく、電源電圧の上昇に追
従して上昇し前記第１電圧より低い第２電圧をゲート電
極で受ける第２トランジスタとを備え、 所定の電源電圧で、前記第１トランジスタと前記第２ト
ランジスタのソース・ドレイン間電流が等しくなること
を利用して、リセット信号を生成することを特徴とする
リセット回路。 - 【請求項２】 請求項１記載のリセット回路において、 前記第１トランジスタと前記第２トランジスタとのチャ
ネル長Ｌが同一であることを特徴とするリセット回路。 - 【請求項３】 請求項１記載のリセット回路において、 前記第１トランジスタのドレイン電極および前記第２ト
ランジスタのドレイン電極に接続され、該第１および第
２トランジスタに電流を供給する負荷回路を備え、 前記リセット信号は、前記第１トランジスタの前記ドレ
イン電極および前記第２トランジスタの前記ドレイン電
極の少なくとも一方の電圧変化に基づいて生成されるこ
とを特徴とするリセット回路。 - 【請求項４】 請求項１記載のリセット回路において、 前記第１トランジスタのソース電極および前記第２トラ
ンジスタのソース電極に接続され、該第１および第２ト
ランジスタに流れる電流を調整する接地回路を備えてい
ることを特徴とするリセット回路。 - 【請求項５】 内部回路を初期化するリセット回路を有
する半導体装置であって、 前記リセット回路は、 電源電圧の上昇に追従して上昇する第１電圧をゲート電
極で受ける第１トランジスタと、 ゲート幅Ｗおよびチャネル長Ｌの比Ｗ／Ｌが前記第１ト
ランジスタの比Ｗ／Ｌより大きく、電源電圧の上昇に追
従して上昇し前記第１電圧より低い第２電圧をゲート電
極で受ける第２トランジスタとを備え、 所定の電源電圧で、前記第１トランジスタと前記第２ト
ランジスタのソース・ドレイン間電流が等しくなること
を利用して、リセット信号を生成することを特徴とする
リセット回路を有する半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000317748A JP3703706B2 (ja) | 2000-10-18 | 2000-10-18 | リセット回路およびリセット回路を有する半導体装置 |
| US09/820,714 US6429705B1 (en) | 2000-10-18 | 2001-03-30 | Resetting circuit independent of a transistor's threshold |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000317748A JP3703706B2 (ja) | 2000-10-18 | 2000-10-18 | リセット回路およびリセット回路を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002124861A true JP2002124861A (ja) | 2002-04-26 |
| JP3703706B2 JP3703706B2 (ja) | 2005-10-05 |
Family
ID=18796485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000317748A Expired - Fee Related JP3703706B2 (ja) | 2000-10-18 | 2000-10-18 | リセット回路およびリセット回路を有する半導体装置 |
Country Status (2)
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|---|---|
| US (1) | US6429705B1 (ja) |
| JP (1) | JP3703706B2 (ja) |
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| CN103746681A (zh) * | 2013-12-24 | 2014-04-23 | 北京时代民芯科技有限公司 | 一种cmos器件电源上下电输出三态控制电路 |
| JP2019220884A (ja) * | 2018-06-21 | 2019-12-26 | ラピスセミコンダクタ株式会社 | 半導体装置及びパワーオンリセット信号の生成方法 |
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|---|---|---|---|---|
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| JP4047689B2 (ja) * | 2002-10-03 | 2008-02-13 | 沖電気工業株式会社 | パワーオンリセット回路 |
| JP2004304632A (ja) * | 2003-03-31 | 2004-10-28 | Toshiba Corp | パワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路 |
| KR100548557B1 (ko) * | 2003-05-21 | 2006-02-02 | 주식회사 하이닉스반도체 | 반도체 장치의 내부 전원발생장치 |
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