KR19990029193A - 파워 온 리세트 신호를 확실하게 발생할 수 있는 파워 온 리세트 회로 - Google Patents

파워 온 리세트 신호를 확실하게 발생할 수 있는 파워 온 리세트 회로 Download PDF

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Abstract

상호 접속된 제 1 및 제 2 인버터 회로(10, 12)와, 제 1 인버터 회로(10)의 입력 노드 NDA에 접속된 캐패시터(14)와, 제 1 인버터 회로(10)의 출력 노드 NDB의 전압에 따라 파워 온 리세트 신호 /POR을 발생하는 버퍼 회로(20∼25)를 구비한 파워 온 리세트 회로에 있어서, 제 2 인버터 회로(12) 중의 N 채널 MOS 트랜지스터(124)의 소스 전압을 접지 전압 GND보다도 상승시키기 위해, 트랜지스터(124)의 소스와 접지 노드(2) 사이에 다이오드 접속된 트랜지스터(18)가 삽입된다. 그 때문에, 이 파워 온 리세트 회로는, 전원 전압 VCC가 하강한 경우라도 확실히 파워 온 리세트 신호 /POR을 발생할 수 있다.

Description

파워 온 리세트 신호를 확실하게 발생할 수 있는 파워 온 리세트 회로
본 발명은 파워 온 리세트 회로(power on reset circuit)에 관한 것으로, 더욱 상세하게는, 전원 투입후 소정 기간동안 파워 온 리세트 신호를 발생하는 파워 온 리세트 회로에 관한 것이다.
DRAM(다이나믹 랜덤 액세스 메모리), SRAM(스태틱 랜덤 액세스 메모리), 마이크로 프로세서 등의 반도체 집적 회로 장치 대부분에는, 전원 투입전에 불안정한 상태에 있는 내부 회로를 초기화하기 위해서, 전원 투입후 소정 기간동안만 파워 온 리세트 신호를 발생하는 파워 온 리세트 회로가 채용되어 있다. 이 파워 온 리세트 신호는, 전원 전압이 소정 레벨에 도달하기까지의 소정 기간동안만 활성화되어, 전원 전압이 소정 레벨에 도달하면 불활성화된다. 이 활성화된 파워 온 리세트 신호에 응답하여 상기 내부 회로가 리세트된다.
한편, 최근에는 두 종류의 전원 전압을 채용한 반도체 집적 회로 장치도 제공되어 있다. 또한, 전원 전압을 높게 하거나 낮게 하기도 하여 반도체 집적 회로 장치를 테스트하는 것도 있다. 여기서, 높은 쪽의 전원 전압을 고전원 전압이라고 정의하고, 낮은 쪽의 전원 전압을 저전원 전압이라고 정의한다. 예를 들면, DRAM 중에는, 통상 동작 모드에 있어서 5.0 V의 고전원 전압을 이용하고, 대기 동작 모드에 있어서 1.3 V의 저전원 전압을 이용한 것이 있다.
이러한 반도체 집적 회로 장치에 종래의 파워 온 리세트 회로를 채용한 것에 있어서는, 전원 전압이 저전원 전압으로부터 고전원 전압으로 복귀한 경우에 내부 회로가 리세트되지 않을 우려가 있다. 즉, 종래의 파워 온 리세트 회로는, 전원 전압이 0.76 V보다도 낮게 된 후에 다시 상승하지 않으면, 파워 온 리세트 신호를 발생할 수가 없다. 예를 들면, 대기 동작 모드시의 저전원 전압으로서 1.3 V를 채용한 DRAM에서는, 대기 동작 모드의 종료후에 파워 온 리세트 신호가 발생되지 않으면, 내부 회로가 리세트되지 않는다고 하는 문제가 있다.
본 발명의 목적은, 전원 전압이 일단 하강한 후, 다시 상승했을 때에 확실히 파워 온 리세트 신호를 발생할 수 있는 파워 온 리세트 회로를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 의한 파워 온 리세트 회로의 전체 구성을 도시하는 회로도,
도 2는 도 1에 도시된 실시예 1에 의한 파워 온 리세트 회로의 동작을 설명하기 위한 파형도,
도 3은 본 발명의 실시예 2에 의한 파워 온 리세트 회로의 주요부 구성을 도시하는 회로도,
도 4는 본 발명의 실시예 3에 의한 파워 온 리세트 회로의 주요부 구성을 도시하는 회로도,
도면의 주요 부분에 대한 부호의 설명
1 ; 전원 노드 2 ; 접지 노드
10, 12, 20∼25, 34 ; CM0S 인버터 회로 14, 16 ; 캐패시터
18, 104, 124, 126, 181∼183, 411∼413 ; N 채널 MOS 트랜지스터
102, 122 ; P 채널 MOS 트랜지스터 401∼403 ; 퓨즈
421∼423 ; 인버터 회로 431∼434 ; 저항
본 발명의 1개의 국면에 따르면, 전원 투입후 소정 기간동안 파워 온 리세트 신호를 발생하는 파워 온 리세트 회로는, 제 1 CMOS 인버터 회로와, 제 2 CM0S 인버터 회로와, 캐패시터와, 전압 상승 회로와, 버퍼 회로를 구비한다. 제 2 CM0S 인버터 회로는, 제 1 CMOS 인버터 회로의 출력 노드에 접속된 입력 노드 및 제 1 CM0S 인버터 회로의 입력 노드에 접속된 출력 노드를 갖는다. 캐패시터는, 전원 노드와 제 1 CM0S 인버터 회로의 입력 노드 사이에 접속된다. 전압 상승 회로는, 제 2 CMOS 인버터 회로 중의 N 채널 MOS 트랜지스터의 소스 전압을 접지 전압보다도 소정 전압만큼 상승시킨다. 버퍼 회로는, 제 1 CM0S 인버터 회로의 출력 노드의 전압에 응답하여 파워 온 리세트 신호를 발생한다.
바람직하게는, 상기 전압 상승 회로는 상기 N 채널 MOS 트랜지스터의 소스와 접지 노드 사이에 다이오드 접속된 트랜지스터를 포함한다.
바람직하게는, 상기 전압 상승 회로는 복수의 트랜지스터와 스위칭 소자를 포함한다. 복수의 트랜지스터는 상기 N 채널 MOS 트랜지스터의 소스와 접지 노드 사이에 직렬로 접속된다. 트랜지스터의 각각은 다이오드 접속된다. 스위칭 소자는 복수의 트랜지스터 중 적어도 1개에 병렬로 접속된다.
바람직하게는, 상기 전압 상승 회로는 또한, 전원 전압에 따라 상기 스위칭 소자를 온/오프(on/off)하도록 제어하는 제어 회로를 포함한다.
본 발명 중 1개의 국면에 따르면, 전원 투입후 소정 기간동안 파워 온 리세트 신호를 발생하는 파워 온 리세트 회로는, 제 1 노드와, 제 2 노드와, 캐패시터와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 버퍼 회로를 구비한다. 캐패시터는 전원 노드와 제 1 노드 사이에 접속된다. 제 1 트랜지스터는, 제 1 노드에 접속된 게이트, 전원 노드에 접속된 소스 및 제 2 노드에 접속된 드레인을 갖는다. 제 2 트랜지스터는, 제 1 노드에 접속된 게이트, 제 2 노드에 접속된 드레인 및 접지 노드에 접속된 소스를 갖는다. 제 3 트랜지스터는, 제 2 노드에 접속된 게이트, 전원 노드에 접속된 소스 및 제 1 노드에 접속된 드레인을 갖는다. 제 4 트랜지스터는 제 2 노드에 접속된 게이트를 갖는다. 제 5 트랜지스터는, 소정 전압을 받는 게이트, 제 1 노드에 접속된 드레인 및 제 4 트랜지스터의 드레인에 접속된 소스를 갖는다. 제 6 트랜지스터는, 제 4 트랜지스터의 소스에 접속된 게이트, 제 4 트랜지스터의 소스에 접속된 드레인 및 접지 노드에 접속된 소스를 갖는다. 버퍼 회로는 제 2 노드의 전압에 응답하여 파워 온 리세트 신호를 발생한다.
본 발명에 따른 파워 온 리세트 회로는, CMOS 인버터 회로 중의 N 채널 M0S 트랜지스터의 소스 전압을 접지 전압보다도 소정 전압만큼 상승시키고 있기 때문에, 파워 온 리세트 신호가 활성화되는 레벨이 높게 되고, 이에 따라 전원 전압이 고전원 전압으로부터 저전원 전압으로 하강한 경우더라도 확실하게 파워 온 리세트 신호를 활성화할 수 있다. 그 결과, 이 파워 온 리세트 회로를 채용한 반도체 집적 회로 장치가 저전원 전압 모드로 들어간 경우라도 그 내부 회로는 확실히 리세트될 수 있다.
또한, 상기 소스 전압을 접지 전압보다도 소정 전압만큼 상승시키기 위해서 상기 N 채널 M0S 트랜지스터의 소스와 접지 노드 사이에 다이오드 접속된 트랜지스터가 삽입되기 때문에, 이 파워 온 리세트 회로는 레이아웃 면적을 대폭 증가시키는 일 없이 실현할 수 있다.
또한, 상기 소스 전압을 접지 전압보다도 소정 전압만큼 상승시키기 위해서 그 N 채널 M0S 트랜지스터의 소스와 접지 노드 사이에 직렬로 접속되고 또한 다이오드 접속된 복수의 트랜지스터가 삽입되며, 또한 이들 트랜지스터 중 적어도 1개에 병렬로 스위칭 소자가 접속되어 있기 때문에, 파워 온 리세트 신호가 활성화되는 레벨을 자유롭게 조정할 수 있다.
또한, 상기 스위칭 소자를 전원 전압에 따라 온/오프하도록 제어하기 때문에, 이용되는 저전원 전압에 따라 파워 온 리세트 신호가 활성화되는 레벨을 자동적으로 조정할 수 있다.
본 발명의 상기 및 그밖의 목적, 특징, 국면 및 이익들은 첨부 도면을 참조로 설명하는 이하의 상세한 설명으로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예를 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.
(실시예 1)
도 1은, 본 발명의 실시예 1에 의한 파워 온 리세트 회로의 전체 구성을 도시하는 회로도이다. 도 1을 참조하면, 이 파워 온 리세트 회로는 CM0S 인버터 회로(10 및 12)와, 캐패시터(14)와, N 채널 MOS 트랜지스터(18)를 구비한다.
CMOS 인버터 회로(10)는 P 채널 MOS 트랜지스터(102)와, N 채널 MOS 트랜지스터(104)와, P 채널 MOS 트랜지스터(106)를 포함한다. P 채널 MOS 트랜지스터(102)는 노드 NDA에 접속된 게이트, 전원 노드(1)에 접속된 소스 및 P 채널 M0S 트랜지스터(106)를 거쳐서 노드 NDB에 접속된 드레인을 갖는다. N 채널 MOS 트랜지스터(104)는 노드 NDA에 접속된 게이트, 노드 NDB에 접속된 드레인 및 접지 노드(2)에 접속된 소스를 갖는다. P 채널 MOS 트랜지스터(106)는 P 채널 MOS 트랜지스터(102)와 노드 NDB 사이에 접속된다.
CMOS 인버터 회로(12)는 P 채널 MOS 트랜지스터(122)와, N 채널 MOS 트랜지스터(124)와, N 채널 MOS 트랜지스터(126)를 포함한다. P 채널 MOS 트랜지스터(122)는 노드 NDB에 접속된 게이트, 전원 노드(1)에 접속된 소스 및 노드 NDA에 접속된 드레인을 갖는다. N 채널 MOS 트랜지스터(124)는 노드 NDB에 접속된 게이트, N 채널 MOS 트랜지스터(126)를 거쳐서 노드 NDA에 접속된 드레인 및 N 채널 MOS 트랜지스터(18)를 거쳐서 접지 노드에 접속된 소스를 갖는다. N 채널 MOS 트랜지스터(126)는 소정 전압을 받는 게이트, 노드 NDA에 접속된 드레인 및 N 채널 MOS 트랜지스터(124)의 드레인에 접속된 소스를 갖는다.
캐패시터(14)는 전원 노드(1)와 노드 NDA 사이에 접속된다. N 채널 MOS 트랜지스터(18)는 N 채널 MOS 트랜지스터(124)의 소스 전압을 접지 전압 GND보다도 임계값 전압 Vth만큼 상승시키기 위한 것으로서, N 채널 MOS 트랜지스터의 소스와 접지 노드(2) 사이에 접속되고, 또한, 다이오드 접속된다.
이 파워 온 리세트 회로는 또한, 6개의 CM0S 인버터 회로(20∼25)로 이루어지는 버퍼 회로를 구비한다. 이 버퍼 회로(20∼25)는 CMOS 인버터 회로(10)의 출력 노드 NDB의 전압에 응답하여 파워 온 리세트 신호 /POR을 발생한다. CMOS 인버터 회로(20∼25)의 각각은 P 채널 MOS 트랜지스터(202) 및 N 채널 MOS 트랜지스터(204)를 포함한다.
이 파워 온 리세트 회로는 또한, 캐패시터(16)와, P 채널 MOS 트랜지스터(26)와, N 채널 MOS 트랜지스터(28)와, P 채널 MOS 트랜지스터(30 및 32)와, CMOS 인버터 회로(34)와, P 채널 MOS 트랜지스터(36)와, N 채널 MOS 트랜지스터(38)를 구비한다.
캐패시터(16)는 노드 NDB와 접지 노드(2) 사이에 접속된다. P 채널 MOS 트랜지스터(26)는 접지 노드(2)에 접속된 게이트, 전원 노드(1)에 접속된 소스 및 N 채널 MOS 트랜지스터(126)의 게이트에 접속된 드레인을 갖는다. 이 P 채널 MOS 트랜지스터(26)는 저항으로서 기능하기 때문에, N 채널 MOS 트랜지스터(126)의 게이트에 소정 전압을 공급한다. N 채널 MOS 트랜지스터(28)는 노드 NDA와 접지 노드(2) 사이에 접속된다. P 채널 MOS 트랜지스터(30 및 32)의 각각은 P 채널 MOS 트랜지스터(106)의 게이트와 접지 노드(2) 사이에 접속된다. P 채널 MOS 트랜지스터(30)의 게이트는 그 트랜지스터(30) 자신의 드레인에 접속되고, P 채널 MOS 트랜지스터(32)의 게이트는 그 트랜지스터(32) 자신의 소스에 접속된다. 그 때문에, P 채널 MOS 트랜지스터(30 및 32)는 P 채널 MOS 트랜지스터(106)의 게이트에 소정 전압을 공급한다.
CMOS 인버터 회로(34)는 P 채널 MOS 트랜지스터(342)와, N 채널 MOS 트랜지스터(344)와, P 채널 MOS 트랜지스터(346)를 포함한다. P 채널 M0S 트랜지스터(36)는 CMOS 인버터 회로(34)의 출력 노드와 N 채널 MOS 트랜지스터(28)의 게이트사이에 접속되고, 또한, 다이오드 접속된다. N 채널 MOS 트랜지스터(38)는 CMOS 인버터 회로(23)의 출력 노드에 접속된 게이트를 갖고, N 채널 MOS 트랜지스터(28)의 게이트와 접지 노드(2) 사이에 접속된다.
이 파워 온 리세트 회로는, 전원 투입후에 전원 전압 VCC가 서서히 상승하였을 때 소정 기간동안 파워 온 리세트 신호 /POR을 발생하는 레벨형(level型) 기능과, 전원 투입후에 전원 전압 VCC가 급격히 상승하였을때 소정 기간동안 파워 온 리세트 신호 /POR를 발생하는 타이머형(timer型) 기능을 갖는다. 따라서, 이 파워 온 리세트 회로는, 전원 전압 VCC가 서서히 상승한 경우나 급격히 상승한 경우라도, 확실히 소정 기간동안 파워 온 리세트 신호를 발생할 수 있다.
여기서는, 타이머형 기능을 실현하기 위해서, 캐패시터(16), N 채널 MOS 트랜지스터(28), CMOS 인버터 회로(34), P 채널 MOS 트랜지스터(36) 및 N 채널 MOS 트랜지스터(38)가 마련되어 있다. 본 발명의 특징은 타이머형 기능을 실현하기 위한 상기 회로 이외의 회로에 있기 때문에, 이하에서는 레벨형 기능을 실현하기 위한 회로를 중심으로 그 동작을 설명한다.
도 2는 도 1에 도시된 파워 온 리세트 회로의 동작을 설명하기 위한 파형도이다. 도 2를 참조하면, 시각 t=0에 있어서 전원이 투입되면, 전원 전압 VCC는 서서히 고전원 전압 VCCH(예를 들면, 5.0 V)로 향해 상승한다. 그 때문에, 노드 NDA 및 NDB의 전압도 전원 전압 VCC에 따라 상승한다. 노드 NDB의 전압이 소정 레벨에 도달하는 시각 t＝1까지의 사이, 활성화된 L(로우(low)) 레벨의 파워 온 리세트 신호 /POR이 버퍼 회로(인버터 회로(20∼25)로 이루어진다)에 의해서 발생된다.
계속해서 시각 t＝1에 있어서 노드 NDB의 전압이 소정 레벨에 도달하면, 파워 온 리세트 신호 /POR은 H(하이(high)) 레벨로 불활성화된다. 이 노드 NDB의 전압은 고전원 전압 VCCH에 도달하기 때문에, N 채널 MOS 트랜지스터(124)가 온(on)으로 된다. 이 때, P 채널 MOS 트랜지스터(26)를 거쳐서 전원 전압 VCC를 게이트에서 받는 N 채널 MOS 트랜지스터(126)는 항상 온 상태에 있기 때문에, 노드 NDA의 전압은 소정 레벨까지 하강한다. 이 레벨은, 다이오드 접속된 N 채널 MOS 트랜지스터(18)의 임계값 전압에 의해서 결정된다.
전원 전압 VCC가 고전원 전압 VCCH에 도달한 후의 정상 상태(시각 t＝1로부터 시각 t＝2까지의 사이)에 있어서는, 노드 NDA의 전압이 상기 소정 레벨까지 하강하고 있기 때문에, P 채널 MOS 트랜지스터(102)는 온으로 되어, 전원 전압 VCC가 P 채널 MOS 트랜지스터(102 및 106)를 거쳐서 노드 NDB에 공급된다. 노드 NDB의 전압은 고전원 전압에 도달하여 있기 때문에, N 채널 MOS 트랜지스터(124)는 온으로 되어, 노드 NDA의 전하는 N 채널 MOS 트랜지스터(126, 124 및 18)를 거쳐서 접지 노드(2)로 방전된다.
계속해서 시각 t＝2에 있어서 전원 전압 VCC가 고전원 전압 VCCH로부터 저전원 전압 VCCL로 향해 하강하기 시작하면, 노드 NDA의 전압은 캐패시터(14)의 커플링(coupling) 효과를 받아 소정의 부(負)의 레벨까지 하강한다. 노드 NDB의 전압은 전원 전압 VCC에 따라 저전원 전압 VCCL까지 하강한다.
이때, 가령 N 채널 MOS 트랜지스터(18)가 마련되어 있지 않으면, N 채널 MOS 트랜지스터(124)의 소스 전압은 접지 전압이기 때문에, 노드 NDB의 전압이 N 채널 MOS 트랜지스터(124)의 임계값 전압(예를 들면, 0.76 V)보다도 낮게 되지 않으면 N 채널 MOS 트랜지스터(124)는 온으로 되지 않는다. 그 때문에, 노드 NDB는 H 레벨을 유지하여, 파워 온 리세트 신호 /POR은 L 레벨로 활성화되지 않는 것으로 된다.
그러나, 이 파워 온 리세트 회로에는 N 채널 MOS 트랜지스터(l8)가 마련되어 있기 때문에, N 채널 MOS 트랜지스터(124)의 소스 전압이 접지 전압 GND보다도 N 채널 MOS 트랜지스터(18)의 임계값 전압(예를 들면, 약 1.0 V)만큼 상승되므로, 노드 NDB의 전압이 소정 전압(여기서는, 1.7 V ≒ 0.76 V ＋ 1.0 V)보다도 저하하면, N 채널 MOS 트랜지스터(124)는 오프(off)로 된다. 여기서는, 노드 NDB의 전압은 1.7 V보다도 낮은 1.3 V의 저전원 전압 VCCL까지 하강하기 때문에 L 레벨로 되고, 이에 따라 파워 온 리세트 신호 /POR이 L 레벨로 활성화된다.
상기한 바와 같이, 노드 NDB의 전압이 1.7 V보다도 낮은 1.3 V까지 하강하기 때문에, N 채널 MOS 트랜지스터(124)는 오프로 되어, 노드 NDA는 P 채널 MOS 트랜지스터(122)에 의해서 충전된다. 따라서, 노드 NDA의 전압은 저전원 전압 VCCL보다도 P 채널 MOS 트랜지스터(122)의 임계값 전압만큼 낮은 전압까지 상승한다. 노드 NDA의 전압이 N 채널 MOS 트랜지스터(104)의 임계값 전압보다도 높게 되면, N 채널 MOS 트랜지스터(104)가 온으로 되어, 노드 NDB의 전압은 접지 전압 GND까지 하강하고, 이에 따라 노드 NDB가 리세트된다. 노드 NDB의 전압이 접지 전압으로 되면, P 채널 M0S 트랜지스터(122)는 완전히 온으로 되어, 전원 전압 VCC(여기서는, 저전원 전압 VCCL)이 그대로 노드 NDA에 공급된다.
계속해서 시각 t＝3에 있어서 전원 전압 VCC가 저전원 전압 VCCL로부터 고전원 전압 VCCH로 향해 상승하기 시작하여, 시각 t＝4에 있어서 소정의 레벨에 도달하면, 파워 온 리세트 신호 /POR은 다시 H 레벨로 불활성화된다.
이상, 전원 전압 VCC가 비교적 완만하게 상승하는 경우를 상세히 설명하였지만, 이하에서는 전원 전압 VCC가 급격하게 상승한 경우를 간단히 설명한다.
이 파워 온 리세트 회로에서는, 전원 전압 VCC가 급격히 상승한 경우이더라도 파워 온 리세트 신호 /POR 회로가 전원 투입후 즉시 불활성화되지 않도록, CMOS 인버터 회로(23)의 출력이 CMOS 인버터 회로(34) 및 P 채널 MOS 트랜지스터(36)에 의해서 지연되어 N 채널 MOS 트랜지스터(28)의 게이트에 전달된다. 그 때문에, 전원 전압 VCC가 급격히 상승한 경우라도 전원 투입후 소정 기간동안 N 채널 MOS 트랜지스터(28)는 오프이기 때문에, 노드 NDA는 즉시 방전되지 않는다. 따라서, 전원 전압 VCC가 급격히 상승한 경우이더라도, 전원 투입후 소정 기간동안 불활성화된 L 레벨의 파워 온 리세트 신호 /POR이 발생된다.
이상과 같이, 이 실시예 1에 의하면, N 채널 MOS 트랜지스터(124)와 접지 노드(2) 사이에 다이오드 접속된 N 채널 MOS 트랜지스터(18)가 삽입되어, N 채널 MOS 트랜지스터(124)의 소스 전압이 접지 전압 GND보다도 N 채널 MOS 트랜지스터(18)의 임계값 전압만큼 상승되어 있기 때문에, 전원 전압 VCC가 고전원 전압 VCCH로부터 저전원 전압 VCCL까지 하강했을 때에도 파워 온 리세트 신호 /POR이 확실히 활성화될 수 있다. 그 결과, 이 파워 온 리세트 회로를 DRAM 등의 반도체 집적 회로 장치에 채용하면, 그 반도체 집적 회로 장치가 저전원 전압 모드로 들어간 경우라도 그 내부 회로를 확실히 리세트할 수 있다.
(실시예 2)
상기 실시예 1에서는 1개의 N 채널 MOS 트랜지스터(18)가 마련되어 있기 때문에, 파워 온 리세트 신호 /POR이 활성화되는 레벨(실시예 1에서는 1.7 V)은 고정되어 있지만, 이 레벨은 이 파워 온 리세트 회로를 채용하는 반도체 집적 회로 장치의 사양에 따라 조정 가능하게 하여도 좋다.
도 3은 상기 레벨을 조정 가능하게 하는 것을 목적으로 한 실시예 2에 의한 파워 온 리세트 회로의 주요부 구성을 도시하는 회로도이다. 도 3을 참조하면, 이 실시예 2에 있어서는, 상기 실시예 1에 있어서의 N 채널 MOS 트랜지스터(18) 대신에, 3개의 N 채널 MOS 트랜지스터(181∼183)가 N 채널 MOS 트랜지스터(124)의 소스와 접지 노드(2) 사이에 직렬로 접속된다. N 채널 MOS 트랜지스터(181∼183)의 각각은 다이오드 접속된다. 또한, N 채널 MOS 트랜지스터(181∼183)에 각각 병렬로, 스위칭 소자로서 퓨즈(401∼403)가 접속된다.
모든 퓨즈(401∼403)가 절단되지 않은 경우, N 채널 MOS 트랜지스터(124)의 소스 전압은 접지 전압 GND로 된다. 퓨즈(401∼403) 중 1개가 절단된 경우, N 채널 MOS 트랜지스터(124)의 소스 전압은 접지 전압 GND보다도 그 절단된 퓨즈에 대응하는 N 채널 MOS 트랜지스터의 임계값 전압만큼 상승된다. 퓨즈(401∼403) 중 2개가 절단된 경우, N 채널 MOS 트랜지스터(124)의 소스 전압은 접지 전압 GND보다도 2개의 N 채널 MOS 트랜지스터의 임계값 전압만큼 상승된다. 퓨즈(401∼403)가 절단된 경우, 3개의 N 채널 MOS 트랜지스터(181∼183)의 임계값 전압만큼 N 채널 MOS 트랜지스터(124)의 소스 전압은 접지 전압 GND보다도 상승된다.
따라서, 이 파워 온 리세트 회로를 채용하는 반도체 집적 회로 장치의 사양에 따라 퓨즈(401∼403)를 적절히 절단하는 것에 의해, 파워 온 리세트 신호 /POR이 발생되는 레벨을 자유롭게 조정하는 것이 가능하게 된다.
여기서는, 3개의 N 채널 MOS 트랜지스터(181∼183)가 삽입되어 있지만, 이 수가 특별히 한정되는 것은 아니다. 또한, 모든 N 채널 MOS 트랜지스터(181∼183)와 병렬로 퓨즈(401∼403)를 접속할 필요는 없고, 적어도 1개의 N 채널 MOS 트랜지스터와 병렬로 퓨즈를 접속하면 무방하다.
(실시예 3)
상기 실시예 2에서는 전원 전압에 따라 인위적으로 파워 온 리세트 신호 /POR이 발생되는 레벨을 조정 가능하게 하였지만, 이 레벨을 전원 전압 VCC에 따라 자동적으로 조정 가능하게 하더라도 좋다.
도 4는, 파워 온 리세트 신호 /POR이 활성화되는 레벨을 전원 전압 VCC에 따라 자동적으로 조정 가능하게 하는 것을 목적으로 한 실시예 3에 의한 파워 온 리세트 회로의 주요부 구성을 도시하는 회로도이다. 도 4를 참조하면, 이 실시예 3에 있어서는, 상기 실시예 2에 있어서의 퓨즈(401∼403) 대신에 N 채널 MOS 트랜지스터(411∼413)가 스위칭 소자로서 접속된다. 또한, 저항(431∼434)이 전원 노드(1)와 접지 노드(2) 사이에 직렬로 접속되고, 저항(431∼434)의 접속 노드 ND1∼ND3과 N 채널 MOS 트랜지스터(411∼413)의 게이트 사이에 각각 인버터 회로(421∼423)가 접속된다.
상대적으로 낮은 저전원 전압 VCCL이 이용되는 경우, 온(on)으로 되는 N 채널 MOS 트랜지스터(411∼413)의 수는 많아져, 그 때문에, 파워 온 리세트 신호 /POR이 활성화되는 레벨은 낮게 된다. 한편, 상대적으로 높은 저전원 전압 VCCL이 이용되는 경우, 온으로 되는 N 채널 MOS 트랜지스터(411∼413)의 수는 적어져, 그 때문에, 파워 온 리세트 신호 /POR이 활성화되는 레벨은 높게 된다.
이상과 같이, 이 실시예 3에 의하면, N 채널 MOS 트랜지스터가 전원 전압 VCC에 따라 온/오프하도록 제어되기 때문에, 파워 온 리세트 신호 /POR이 활성화되는 레벨을 자동적으로 조정할 수 있다.
본 발명에 따른 파워 온 리세트 회로는, CMOS 인버터 회로 중의 N 채널 M0S 트랜지스터의 소스 전압을 접지 전압보다도 소정 전압만큼 상승시키고 있기 때문에, 파워 온 리세트 신호가 활성화되는 레벨이 높게 되고, 이에 따라 전원 전압이 고전원 전압으로부터 저전원 전압으로 하강한 경우더라도 확실하게 파워 온 리세트 신호를 활성화할 수 있다. 그 결과, 이 파워 온 리세트 회로를 채용한 반도체 집적 회로 장치가 저전원 전압 모드로 들어간 경우라도 그 내부 회로는 확실히 리세트될 수 있다.
또한, 상기 소스 전압을 접지 전압보다도 소정 전압만큼 상승시키기 위해서 상기 N 채널 M0S 트랜지스터의 소스와 접지 노드 사이에 다이오드 접속된 트랜지스터가 삽입되기 때문에, 이 파워 온 리세트 회로는 레이아웃 면적을 대폭 증가시키는 일 없이 실현할 수 있다.
또한, 상기 소스 전압을 접지 전압보다도 소정 전압만큼 상승시키기 위해서 그 N 채널 M0S 트랜지스터의 소스와 접지 노드 사이에 직렬로 접속되고 또한 다이오드 접속된 복수의 트랜지스터가 삽입되며, 또한 이들 트랜지스터 중 적어도 1개에 병렬로 스위칭 소자가 접속되어 있기 때문에, 파워 온 리세트 신호가 활성화되는 레벨을 자유롭게 조정할 수 있다.
또한, 상기 스위칭 소자를 전원 전압에 따라 온/오프하도록 제어하기 때문에, 이용되는 저전원 전압에 따라 파워 온 리세트 신호가 활성화되는 레벨을 자동적으로 조정할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (3)

  1. 전원 투입후 소정 기간동안 파워 온 리세트 신호(/POR)를 발생하는 파워 온 리세트 회로에 있어서,
    제 1 CM0S 인버터 회로(10)와,
    상기 제 1 CM0S 인버터 회로(10)의 출력 노드(NDB)에 접속된 입력 노드(NDB) 및 상기 제 1 CM0S 인버터 회로(10)의 입력 노드(NDA)에 접속된 출력 노드(NDA)를 갖는 제 2 CMOS 인버터 회로(12)와,
    전원 노드(1)와 상기 제 1 CM0S 인버터 회로(10)의 입력 노드(NDA) 사이에 접속된 캐패시터(14)와,
    상기 제 2 CMOS 인버터 회로(12) 중의 N 채널 MOS 트랜지스터(124)의 소스 전압을 접지 전압(GND)보다도 소정 전압만큼 상승시키는 전압 상승 수단(18;181-183,401-403;411-413)과,
    상기 제 1 CM0S 인버터 회로(10)의 출력 노드(NDB)의 전압에 응답하여 상기 파워 온 리세트 신호(/POR)를 발생하는 버퍼 회로(20-25)를 포함하는 파워 온 리세트 회로.
  2. 제 1 항에 있어서,
    상기 전압 상승 수단은, 상기 N 채널 MOS 트랜지스터(124)의 소스와 접지 노드(2) 사이에 다이오드 접속된 트랜지스터(18)를 포함하는 파워 온 리세트 회로.
  3. 전원 투입후 소정 기간동안 파워 온 리세트 신호(/POR)를 발생하는 파워 온 리세트 회로에 있어서,
    제 1 노드(NDA)와,
    제 2 노드(NDB)와,
    전원 노드(1)와 상기 제 1 노드(NDA) 사이에 접속된 캐패시터(14)와,
    상기 제 1 노드(NDA)에 접속된 게이트, 상기 전원 노드(1)에 접속된 소스 및 상기 제 2 노드(NDB)에 접속된 드레인을 갖는 제 1 트랜지스터(102)와,
    상기 제 1 노드(NDA)에 접속된 게이트, 상기 제 2 노드(NDB)에 접속된 드레인 및 접지 노드(2)에 접속된 소스를 갖는 제 2 트랜지스터(104)와,
    상기 제 2 노드(NDB)에 접속된 게이트, 상기 전원 노드(1)에 접속된 소스 및 상기 제 1 노드(NDA)에 접속된 드레인을 갖는 제 3 트랜지스터(122)와,
    상기 제 2 노드(NDB)에 접속된 게이트를 갖는 제 4 트랜지스터(124)와,
    소정 전압을 받는 게이트, 상기 제 1 노드(NDA)에 접속된 드레인 및 상기 제 4 트랜지스터(124)의 드레인에 접속된 소스를 갖는 제 5 트랜지스터(126)와,
    상기 제 4 트랜지스터(124)의 소스에 접속된 게이트, 상기 제 4 트랜지스터(124)의 소스에 접속된 드레인 및 상기 접지 노드(2)에 접속된 소스를 갖는 제 6 트랜지스터(18)와,
    상기 제 2 노드(NDB)의 전압에 응답하여 상기 파워 온 리세트 신호(/POR)를 발생하는 버퍼 회로(20-25)를 포함하는 파워 온 리세트 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100316528B1 (ko) * 1999-12-21 2001-12-12 박종섭 노이즈 검출기를 이용한 파워온리셋신호 발생장치
KR100333666B1 (ko) * 1999-06-30 2002-04-24 박종섭 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100301252B1 (ko) * 1999-06-23 2001-11-01 박종섭 파워 온 리셋 회로
JP3639189B2 (ja) 2000-06-22 2005-04-20 株式会社デンソー 負荷駆動回路
KR20020009702A (ko) * 2000-07-26 2002-02-02 박종섭 파워-온 리셋회로
ITRM20010522A1 (it) * 2001-08-30 2003-02-28 Micron Technology Inc Sequenziale di "power-on-reset" condizionato e robusto a potenza ultrabassa per circuiti integrati.
KR100427034B1 (ko) * 2002-07-22 2004-04-14 주식회사 하이닉스반도체 반도체 장치의 피워온리셋 회로
US7310760B1 (en) 2002-12-11 2007-12-18 Chung Sun Apparatus and method for initializing an integrated circuit device and activating a function of the device once an input power supply has reached a threshold voltage
CN100414643C (zh) * 2004-01-15 2008-08-27 威达电股份有限公司 电源开启重置的解除装置及方法
DE102004006254A1 (de) * 2004-02-09 2005-09-01 Infineon Technologies Ag Schaltungsanordnung zur Erzeugung eines Rücksetzsignals nach einem Absinken und Wiederansteigen einer Versorgungsspannung
JP4578882B2 (ja) * 2004-07-30 2010-11-10 ルネサスエレクトロニクス株式会社 半導体集積回路
CN103510967B (zh) * 2013-10-12 2015-12-23 中联重科股份有限公司 伸缩臂架和混凝土喷射机
TWM533587U (en) 2016-08-19 2016-12-11 Full Reach Industry Co Ltd Strengthened teeth wheel collar of hub

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5951177B2 (ja) * 1977-03-12 1984-12-12 日本電気株式会社 オ−トクリア信号発生回路
JPH0474015A (ja) * 1990-07-13 1992-03-09 Mitsubishi Electric Corp 半導体集積回路装置
JP2816508B2 (ja) * 1991-12-16 1998-10-27 三菱電機株式会社 電源投入検出回路
DE59209683D1 (de) * 1992-09-30 1999-06-02 Siemens Ag Integrierte Schaltung zur Erzeugung eines Reset-Signals
US5546045A (en) * 1993-11-05 1996-08-13 National Semiconductor Corp. Rail to rail operational amplifier output stage
US5570050A (en) * 1994-03-08 1996-10-29 Intel Corporation Zero standby current power-up reset circuit
US5646563A (en) * 1994-07-15 1997-07-08 National Semiconductor Corporation Charge pump with near zero offset current

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333666B1 (ko) * 1999-06-30 2002-04-24 박종섭 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로
KR100316528B1 (ko) * 1999-12-21 2001-12-12 박종섭 노이즈 검출기를 이용한 파워온리셋신호 발생장치

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