JPH1186525A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH1186525A JPH1186525A JP9243648A JP24364897A JPH1186525A JP H1186525 A JPH1186525 A JP H1186525A JP 9243648 A JP9243648 A JP 9243648A JP 24364897 A JP24364897 A JP 24364897A JP H1186525 A JPH1186525 A JP H1186525A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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Abstract
(57)【要約】
【課題】 電源電圧が下降した場合でも確実にパワーオ
ンリセット信号を発生するパワーオンリセット回路を提
供する。 【解決手段】 相互接続されたインバータ回路１０，１
２と、インバータ回路１０の入力ノードに接続されたキ
ャパシタ１４と、インバータ回路１０の出力ノードの電
圧に応じてパワーオンリセット信号／ＰＯＲを発生する
インバータ回路２０〜２５とを備えたパワーオンリセッ
ト回路において、インバータ回路１２中のトランジスタ
１２４のソース電圧を接地電圧よりも上昇させるため、
トランジスタ１２４のソースと接地ノード２との間にダ
イオード接続されたトランジスタ１８を挿入する。
ンリセット信号を発生するパワーオンリセット回路を提
供する。 【解決手段】 相互接続されたインバータ回路１０，１
２と、インバータ回路１０の入力ノードに接続されたキ
ャパシタ１４と、インバータ回路１０の出力ノードの電
圧に応じてパワーオンリセット信号／ＰＯＲを発生する
インバータ回路２０〜２５とを備えたパワーオンリセッ
ト回路において、インバータ回路１２中のトランジスタ
１２４のソース電圧を接地電圧よりも上昇させるため、
トランジスタ１２４のソースと接地ノード２との間にダ
イオード接続されたトランジスタ１８を挿入する。
Description
【０００１】
【発明の属する技術分野】この発明はパワーオンリセッ
ト回路に関し、さらに詳しくは、電源投入後所定期間パ
ワーオンリセット信号を発生するパワーオンリセット回
路に関する。
ト回路に関し、さらに詳しくは、電源投入後所定期間パ
ワーオンリセット信号を発生するパワーオンリセット回
路に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）、ＳＲＡＭ（スタティックランダムアクセス
メモリ）、マイクロプロセッサなどの半導体集積回路装
置のほとんどには、電源投入前で不安定な状態にある内
部回路を初期化するために、電源投入後所定期間だけパ
ワーオンリセット信号を発生するパワーオンリセット回
路が採用されている。このパワーオンリセット信号は、
電源電圧が所定レベルに達するまでの所定期間だけ活性
化され、電源電圧が所定レベルに達すると不活性化され
る。この活性化されたパワーオンリセット信号に応答し
て上記内部回路がリセットされる。
スメモリ）、ＳＲＡＭ（スタティックランダムアクセス
メモリ）、マイクロプロセッサなどの半導体集積回路装
置のほとんどには、電源投入前で不安定な状態にある内
部回路を初期化するために、電源投入後所定期間だけパ
ワーオンリセット信号を発生するパワーオンリセット回
路が採用されている。このパワーオンリセット信号は、
電源電圧が所定レベルに達するまでの所定期間だけ活性
化され、電源電圧が所定レベルに達すると不活性化され
る。この活性化されたパワーオンリセット信号に応答し
て上記内部回路がリセットされる。
【０００３】一方、最近では２種類の電源電圧を採用し
た半導体集積回路装置も提供されている。また、電源電
圧を高くしたり低くしたりして半導体集積回路装置をテ
ストすることもある。ここで、高い方の電源電圧を高電
源電圧と定義し、低い方の電源電圧を低電源電圧と定義
する。たとえばＤＲＡＭの中には、通常動作モードにお
いて５．０Ｖの高電源電圧を用い、待機動作モードにお
いて１．３Ｖの低電源電圧を用いたものがある。
た半導体集積回路装置も提供されている。また、電源電
圧を高くしたり低くしたりして半導体集積回路装置をテ
ストすることもある。ここで、高い方の電源電圧を高電
源電圧と定義し、低い方の電源電圧を低電源電圧と定義
する。たとえばＤＲＡＭの中には、通常動作モードにお
いて５．０Ｖの高電源電圧を用い、待機動作モードにお
いて１．３Ｖの低電源電圧を用いたものがある。
【０００４】
【発明が解決しようとする課題】このような半導体集積
回路装置に従来のパワーオンリセット回路を採用したの
では、電源電圧が低電源電圧から高電源電圧に復帰した
場合に内部回路がリセットされないおそれがある。すな
わち、従来のパワーオンリセット回路は、電源電圧が
０．７６Ｖよりも低くなった後に再び上昇しなければ、
パワーオンリセット信号を発生することができない。た
とえば、待機動作モード時の低電源電圧として１．３Ｖ
を採用したＤＲＡＭでは、待機動作モードの終了後にパ
ワーオンリセット信号が発生されないと、内部回路がリ
セットされないという問題がある。
回路装置に従来のパワーオンリセット回路を採用したの
では、電源電圧が低電源電圧から高電源電圧に復帰した
場合に内部回路がリセットされないおそれがある。すな
わち、従来のパワーオンリセット回路は、電源電圧が
０．７６Ｖよりも低くなった後に再び上昇しなければ、
パワーオンリセット信号を発生することができない。た
とえば、待機動作モード時の低電源電圧として１．３Ｖ
を採用したＤＲＡＭでは、待機動作モードの終了後にパ
ワーオンリセット信号が発生されないと、内部回路がリ
セットされないという問題がある。
【０００５】この発明は上記のような問題を解決するた
めになされたもので、電源電圧が一旦下降した後に再び
上昇したときに確実にパワーオンリセット信号を発生す
ることができるパワーオンリセット回路を提供すること
を目的とする。
めになされたもので、電源電圧が一旦下降した後に再び
上昇したときに確実にパワーオンリセット信号を発生す
ることができるパワーオンリセット回路を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】この発明の１つの局面に
従うと、電源投入後所定期間パワーオンリセット信号を
発生するパワーオンリセット回路は、第１のＣＭＯＳイ
ンバータ回路と、第２のＣＭＯＳインバータ回路と、キ
ャパシタと、電圧上昇手段と、バッファ回路とを備え
る。第２のＣＭＯＳインバータ回路は、第１のＣＭＯＳ
インバータ回路の出力ノードに接続された入力ノード、
および第１のＣＭＯＳインバータ回路の入力ノードに接
続された出力ノードを有する。キャパシタは、電源ノー
ドと第１のＣＭＯＳインバータ回路の入力ノードとの間
に接続される。電圧上昇手段は、第２のＣＭＯＳインバ
ータ回路中のＮチャネルＭＯＳトランジスタのソース電
圧を接地電圧よりも所定電圧だけ上昇させる。バッファ
回路は、第１のＣＭＯＳインバータ回路の出力ノードの
電圧に応答してパワーオンリセット信号を発生する。
従うと、電源投入後所定期間パワーオンリセット信号を
発生するパワーオンリセット回路は、第１のＣＭＯＳイ
ンバータ回路と、第２のＣＭＯＳインバータ回路と、キ
ャパシタと、電圧上昇手段と、バッファ回路とを備え
る。第２のＣＭＯＳインバータ回路は、第１のＣＭＯＳ
インバータ回路の出力ノードに接続された入力ノード、
および第１のＣＭＯＳインバータ回路の入力ノードに接
続された出力ノードを有する。キャパシタは、電源ノー
ドと第１のＣＭＯＳインバータ回路の入力ノードとの間
に接続される。電圧上昇手段は、第２のＣＭＯＳインバ
ータ回路中のＮチャネルＭＯＳトランジスタのソース電
圧を接地電圧よりも所定電圧だけ上昇させる。バッファ
回路は、第１のＣＭＯＳインバータ回路の出力ノードの
電圧に応答してパワーオンリセット信号を発生する。
【０００７】好ましくは、上記電圧上昇手段は、上記Ｎ
チャネルＭＯＳトランジスタのソースと接地ノードとの
間にダイオード接続されたトランジスタを含む。
チャネルＭＯＳトランジスタのソースと接地ノードとの
間にダイオード接続されたトランジスタを含む。
【０００８】好ましくは、上記電圧上昇手段は、複数の
トランジスタと、スイッチング素子とを含む。複数のト
ランジスタは、上記ＮチャネルＭＯＳトランジスタのソ
ースと接地ノードとの間に直列に接続される。トランジ
スタの各々はダイオード接続される。スイッチング素子
は、複数のトランジスタのうち少なくとも１つに並列に
接続される。
トランジスタと、スイッチング素子とを含む。複数のト
ランジスタは、上記ＮチャネルＭＯＳトランジスタのソ
ースと接地ノードとの間に直列に接続される。トランジ
スタの各々はダイオード接続される。スイッチング素子
は、複数のトランジスタのうち少なくとも１つに並列に
接続される。
【０００９】好ましくは、上記電圧上昇手段はさらに、
電源電圧に応じて上記スイッチング素子をオン／オフす
るように制御する制御手段を含む。
電源電圧に応じて上記スイッチング素子をオン／オフす
るように制御する制御手段を含む。
【００１０】この発明のもう１つの局面に従うと、電源
投入後所定期間パワーオンリセット信号を発生するパワ
ーオンリセット回路は、第１のノードと、第２のノード
と、キャパシタと、第１のトランジスタと、第２のトラ
ンジスタと、第３のトランジスタと、第４のトランジス
タと、第５のトランジスタと、第６のトランジスタと、
バッファ回路とを備える。キャパシタは、電源ノードと
第１のノードとの間に接続される。第１のトランジスタ
は、第１のノードに接続されたゲート、電源ノードに接
続されたソース、および第２のノードに接続されたドレ
インを有する。第２のトランジスタは、第１のノードに
接続されたゲート、第２のノードに接続されたドレイ
ン、および接地ノードに接続されたソースを有する。第
３のトランジスタは、第２のノードに接続されたゲー
ト、電源ノードに接続されたソース、および第１のノー
ドに接続されたドレインを有する。第４のトランジスタ
は、第２のノードに接続されたゲートを有する。第５の
トランジスタは、所定電圧を受けるゲート、第１のノー
ドに接続されたドレイン、および第４のトランジスタの
ドレインに接続されたソースを有する。第６のトランジ
スタは、第４のトランジスタのソースに接続されたゲー
ト、第４のトランジスタのソースに接続されたドレイ
ン、および接地ノードに接続されたソースを有する。バ
ッファ回路は、第２のノードの電圧に応答してパワーオ
ンリセット信号を発生する。
投入後所定期間パワーオンリセット信号を発生するパワ
ーオンリセット回路は、第１のノードと、第２のノード
と、キャパシタと、第１のトランジスタと、第２のトラ
ンジスタと、第３のトランジスタと、第４のトランジス
タと、第５のトランジスタと、第６のトランジスタと、
バッファ回路とを備える。キャパシタは、電源ノードと
第１のノードとの間に接続される。第１のトランジスタ
は、第１のノードに接続されたゲート、電源ノードに接
続されたソース、および第２のノードに接続されたドレ
インを有する。第２のトランジスタは、第１のノードに
接続されたゲート、第２のノードに接続されたドレイ
ン、および接地ノードに接続されたソースを有する。第
３のトランジスタは、第２のノードに接続されたゲー
ト、電源ノードに接続されたソース、および第１のノー
ドに接続されたドレインを有する。第４のトランジスタ
は、第２のノードに接続されたゲートを有する。第５の
トランジスタは、所定電圧を受けるゲート、第１のノー
ドに接続されたドレイン、および第４のトランジスタの
ドレインに接続されたソースを有する。第６のトランジ
スタは、第４のトランジスタのソースに接続されたゲー
ト、第４のトランジスタのソースに接続されたドレイ
ン、および接地ノードに接続されたソースを有する。バ
ッファ回路は、第２のノードの電圧に応答してパワーオ
ンリセット信号を発生する。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
【００１２】［実施の形態１］図１は、この発明の実施
の形態１によるパワーオンリセット回路の全体構成を示
す回路図である。図１を参照して、このパワーオンリセ
ット回路は、ＣＭＯＳインバータ回路１０および１２
と、キャパシタ１４と、ＮチャネルＭＯＳトランジスタ
１８とを備える。
の形態１によるパワーオンリセット回路の全体構成を示
す回路図である。図１を参照して、このパワーオンリセ
ット回路は、ＣＭＯＳインバータ回路１０および１２
と、キャパシタ１４と、ＮチャネルＭＯＳトランジスタ
１８とを備える。
【００１３】ＣＭＯＳインバータ回路１０は、Ｐチャネ
ルＭＯＳトランジスタ１０２と、ＮチャネルＭＯＳトラ
ンジスタ１０４と、ＰチャネルＭＯＳトランジスタ１０
６とを含む。ＰチャネルＭＯＳトランジスタ１０２は、
ノードＮＤＡに接続されたゲート、電源ノード１に接続
されたソース、およびＰチャネルＭＯＳトランジスタ１
０６を介してノードＮＤＢに接続されたドレインを有す
る。ＮチャネルＭＯＳトランジスタ１０４は、ノードＮ
ＤＡに接続されたゲート、ノードＮＤＢに接続されたド
レイン、および接地ノード２に接続されたソースを有す
る。ＰチャネルＭＯＳトランジスタ１０６はＰチャネル
ＭＯＳトランジスタ１０２とノードＮＤＢとの間に接続
される。
ルＭＯＳトランジスタ１０２と、ＮチャネルＭＯＳトラ
ンジスタ１０４と、ＰチャネルＭＯＳトランジスタ１０
６とを含む。ＰチャネルＭＯＳトランジスタ１０２は、
ノードＮＤＡに接続されたゲート、電源ノード１に接続
されたソース、およびＰチャネルＭＯＳトランジスタ１
０６を介してノードＮＤＢに接続されたドレインを有す
る。ＮチャネルＭＯＳトランジスタ１０４は、ノードＮ
ＤＡに接続されたゲート、ノードＮＤＢに接続されたド
レイン、および接地ノード２に接続されたソースを有す
る。ＰチャネルＭＯＳトランジスタ１０６はＰチャネル
ＭＯＳトランジスタ１０２とノードＮＤＢとの間に接続
される。
【００１４】ＣＭＯＳインバータ回路１２は、Ｐチャネ
ルＭＯＳトランジスタ１２２と、ＮチャネルＭＯＳトラ
ンジスタ１２４と、ＮチャネルＭＯＳトランジスタ１２
６とを含む。ＰチャネルＭＯＳトランジスタ１２２は、
ノードＮＤＢに接続されたゲート、電源ノード１に接続
されたソース、およびノードＮＤＡに接続されたドレイ
ンを有する。ＮチャネルＭＯＳトランジスタ１２４は、
ノードＮＤＢに接続されたゲート、ＮチャネルＭＯＳト
ランジスタ１２６を介してノードＮＤＡに接続されたド
レイン、およびＮチャネルＭＯＳトランジスタ１８を介
して接地ノードに接続されたソースを有する。Ｎチャネ
ルＭＯＳトランジスタ１２６は、所定電圧を受けるゲー
ト、ノードＮＤＡに接続されたドレイン、およびＮチャ
ネルＭＯＳトランジスタ１２４のドレインに接続された
ソースを有する。
ルＭＯＳトランジスタ１２２と、ＮチャネルＭＯＳトラ
ンジスタ１２４と、ＮチャネルＭＯＳトランジスタ１２
６とを含む。ＰチャネルＭＯＳトランジスタ１２２は、
ノードＮＤＢに接続されたゲート、電源ノード１に接続
されたソース、およびノードＮＤＡに接続されたドレイ
ンを有する。ＮチャネルＭＯＳトランジスタ１２４は、
ノードＮＤＢに接続されたゲート、ＮチャネルＭＯＳト
ランジスタ１２６を介してノードＮＤＡに接続されたド
レイン、およびＮチャネルＭＯＳトランジスタ１８を介
して接地ノードに接続されたソースを有する。Ｎチャネ
ルＭＯＳトランジスタ１２６は、所定電圧を受けるゲー
ト、ノードＮＤＡに接続されたドレイン、およびＮチャ
ネルＭＯＳトランジスタ１２４のドレインに接続された
ソースを有する。
【００１５】キャパシタ１４は、電源ノード１とノード
ＮＤＡとの間に接続される。ＮチャネルＭＯＳトランジ
スタ１８はＮチャネルＭＯＳトランジスタ１２４のソー
ス電圧を接地電圧ＧＮＤよりもしきい値電圧Ｖｔｈだけ
上昇させるためのものであって、ＮチャネルＭＯＳトラ
ンジスタのソースと接地ノード２との間に接続され、か
つ、ダイオード接続される。
ＮＤＡとの間に接続される。ＮチャネルＭＯＳトランジ
スタ１８はＮチャネルＭＯＳトランジスタ１２４のソー
ス電圧を接地電圧ＧＮＤよりもしきい値電圧Ｖｔｈだけ
上昇させるためのものであって、ＮチャネルＭＯＳトラ
ンジスタのソースと接地ノード２との間に接続され、か
つ、ダイオード接続される。
【００１６】このパワーオンリセット回路はさらに、６
つのＣＭＯＳインバータ回路２０〜２５からなるバッフ
ァ回路を備える。このバッファ回路（２０〜２５）は、
ＣＭＯＳインバータ回路１０の出力ノードＮＤＢの電圧
に応答してパワーオンリセット信号／ＰＯＲを発生す
る。ＣＭＯＳインバータ回路２０〜２５の各々は、Ｐチ
ャネルＭＯＳトランジスタ２０２、およびＮチャネルＭ
ＯＳトランジスタ２０４を含む。
つのＣＭＯＳインバータ回路２０〜２５からなるバッフ
ァ回路を備える。このバッファ回路（２０〜２５）は、
ＣＭＯＳインバータ回路１０の出力ノードＮＤＢの電圧
に応答してパワーオンリセット信号／ＰＯＲを発生す
る。ＣＭＯＳインバータ回路２０〜２５の各々は、Ｐチ
ャネルＭＯＳトランジスタ２０２、およびＮチャネルＭ
ＯＳトランジスタ２０４を含む。
【００１７】このパワーオンリセット回路はさらに、キ
ャパシタ１６と、ＰチャネルＭＯＳトランジスタ２６
と、ＮチャネルＭＯＳトランジスタ２８と、Ｐチャネル
ＭＯＳトランジスタ３０および３２と、ＣＭＯＳインバ
ータ回路３４と、ＰチャネルＭＯＳトランジスタ３６
と、ＮチャネルＭＯＳトランジスタ３８とを備える。
ャパシタ１６と、ＰチャネルＭＯＳトランジスタ２６
と、ＮチャネルＭＯＳトランジスタ２８と、Ｐチャネル
ＭＯＳトランジスタ３０および３２と、ＣＭＯＳインバ
ータ回路３４と、ＰチャネルＭＯＳトランジスタ３６
と、ＮチャネルＭＯＳトランジスタ３８とを備える。
【００１８】キャパシタ１６は、ノードＮＤＢと接地ノ
ード２との間に接続される。ＰチャネルＭＯＳトランジ
スタ２６は、接地ノード２に接続されたゲート、電源ノ
ード１に接続されたソース、およびＮチャネルＭＯＳト
ランジスタ１２６のゲートに接続されたドレインを有す
る。このＰチャネルＭＯＳトランジスタ２６は抵抗とし
て機能するため、ＮチャネルＭＯＳトランジスタ１２６
のゲートに所定電圧を供給する。ＮチャネルＭＯＳトラ
ンジスタ２８はノードＮＤＡと接地ノード２との間に接
続される。ＰチャネルＭＯＳトランジスタ３０および３
２の各々はＰチャネルＭＯＳトランジスタ１０６のゲー
トと接地ノード２との間に接続される。ＰチャネルＭＯ
Ｓトランジスタ３０のゲートはそのトランジスタ３０自
身のドレインに接続され、ＰチャネルＭＯＳトランジス
タ３２のゲートはそのトランジスタ３２自身のソースに
接続される。そのため、ＰチャネルＭＯＳトランジスタ
３０および３２は、ＰチャネルＭＯＳトランジスタ１０
６のゲートに所定電圧を供給する。
ード２との間に接続される。ＰチャネルＭＯＳトランジ
スタ２６は、接地ノード２に接続されたゲート、電源ノ
ード１に接続されたソース、およびＮチャネルＭＯＳト
ランジスタ１２６のゲートに接続されたドレインを有す
る。このＰチャネルＭＯＳトランジスタ２６は抵抗とし
て機能するため、ＮチャネルＭＯＳトランジスタ１２６
のゲートに所定電圧を供給する。ＮチャネルＭＯＳトラ
ンジスタ２８はノードＮＤＡと接地ノード２との間に接
続される。ＰチャネルＭＯＳトランジスタ３０および３
２の各々はＰチャネルＭＯＳトランジスタ１０６のゲー
トと接地ノード２との間に接続される。ＰチャネルＭＯ
Ｓトランジスタ３０のゲートはそのトランジスタ３０自
身のドレインに接続され、ＰチャネルＭＯＳトランジス
タ３２のゲートはそのトランジスタ３２自身のソースに
接続される。そのため、ＰチャネルＭＯＳトランジスタ
３０および３２は、ＰチャネルＭＯＳトランジスタ１０
６のゲートに所定電圧を供給する。
【００１９】ＣＭＯＳインバータ回路３４は、Ｐチャネ
ルＭＯＳトランジスタ３４２と、ＮチャネルＭＯＳトラ
ンジスタ３４４と、ＰチャネルＭＯＳトランジスタ３４
６とを含む。ＰチャネルＭＯＳトランジスタ３６はＣＭ
ＯＳインバータ回路３４の出力ノードとＮチャネルＭＯ
Ｓトランジスタ２８のゲートとの間に接続され、かつ、
ダイオード接続される。ＮチャネルＭＯＳトランジスタ
３８はＣＭＯＳインバータ回路２３の出力ノードに接続
されたゲートを有し、ＮチャネルＭＯＳトランジスタ２
８のゲートと接地ノード２との間に接続される。
ルＭＯＳトランジスタ３４２と、ＮチャネルＭＯＳトラ
ンジスタ３４４と、ＰチャネルＭＯＳトランジスタ３４
６とを含む。ＰチャネルＭＯＳトランジスタ３６はＣＭ
ＯＳインバータ回路３４の出力ノードとＮチャネルＭＯ
Ｓトランジスタ２８のゲートとの間に接続され、かつ、
ダイオード接続される。ＮチャネルＭＯＳトランジスタ
３８はＣＭＯＳインバータ回路２３の出力ノードに接続
されたゲートを有し、ＮチャネルＭＯＳトランジスタ２
８のゲートと接地ノード２との間に接続される。
【００２０】このパワーオンリセット回路は、電源投入
後に電源電圧ＶＣＣが徐々に上昇したとき所定期間パワ
ーオンリセット信号／ＰＯＲを発生するレベル型機能
と、電源投入後に電源電圧ＶＣＣが急激に上昇したとき
所定期間パワーオンリセット信号／ＰＯＲを発生するタ
イマ型機能とを有する。したがって、このパワーオンリ
セット回路は、電源電圧ＶＣＣが徐々に上昇した場合で
も急激に上昇した場合でも、確実に所定期間パワーオン
リセット信号を発生することができる。
後に電源電圧ＶＣＣが徐々に上昇したとき所定期間パワ
ーオンリセット信号／ＰＯＲを発生するレベル型機能
と、電源投入後に電源電圧ＶＣＣが急激に上昇したとき
所定期間パワーオンリセット信号／ＰＯＲを発生するタ
イマ型機能とを有する。したがって、このパワーオンリ
セット回路は、電源電圧ＶＣＣが徐々に上昇した場合で
も急激に上昇した場合でも、確実に所定期間パワーオン
リセット信号を発生することができる。
【００２１】ここでは、タイマ型機能を実現するため
に、キャパシタ１６、ＮチャネルＭＯＳトランジスタ２
８、ＣＭＯＳインバータ回路３４、ＰチャネルＭＯＳト
ランジスタ３６、およびＮチャネルＭＯＳトランジスタ
３８が設けられている。この発明の特徴はタイマ型機能
を実現するための上記回路以外の回路にあるため、以下
ではレベル型機能を実現するための回路を中心にその動
作を説明する。
に、キャパシタ１６、ＮチャネルＭＯＳトランジスタ２
８、ＣＭＯＳインバータ回路３４、ＰチャネルＭＯＳト
ランジスタ３６、およびＮチャネルＭＯＳトランジスタ
３８が設けられている。この発明の特徴はタイマ型機能
を実現するための上記回路以外の回路にあるため、以下
ではレベル型機能を実現するための回路を中心にその動
作を説明する。
【００２２】図２は、図１に示されたパワーオンリセッ
ト回路の動作を説明するための波形図である。図２を参
照して、時刻ｔ＝０において電源が投入されると、電源
電圧ＶＣＣは徐々に高電源電圧ＶＣＣＨ（たとえば５．
０Ｖ）に向かって上昇する。そのため、ノードＮＤＡお
よびＮＤＢの電圧も電源電圧ＶＣＣに追従して上昇す
る。ノードＮＤＢの電圧が所定レベルに達する時刻ｔ＝
１までの間、活性化されたＬ（ロー）レベルのパワーオ
ンリセット信号／ＰＯＲがバッファ回路（インバータ回
路２０〜２５からなる）によって発生される。
ト回路の動作を説明するための波形図である。図２を参
照して、時刻ｔ＝０において電源が投入されると、電源
電圧ＶＣＣは徐々に高電源電圧ＶＣＣＨ（たとえば５．
０Ｖ）に向かって上昇する。そのため、ノードＮＤＡお
よびＮＤＢの電圧も電源電圧ＶＣＣに追従して上昇す
る。ノードＮＤＢの電圧が所定レベルに達する時刻ｔ＝
１までの間、活性化されたＬ（ロー）レベルのパワーオ
ンリセット信号／ＰＯＲがバッファ回路（インバータ回
路２０〜２５からなる）によって発生される。
【００２３】続いて時刻ｔ＝１においてノードＮＤＢの
電圧が所定レベルに達すると、パワーオンリセット信号
／ＰＯＲはＨ（ハイ）レベルに不活性化される。このノ
ードＮＤＢの電圧は高電源電圧ＶＣＣＨに達するため、
ＮチャネルＭＯＳトランジスタ１２４がオンになる。こ
のとき、ＰチャネルＭＯＳトランジスタ２６を介して電
源電圧ＶＣＣをゲートで受けるＮチャネルＭＯＳトラン
ジスタ１２６は常にオン状態にあるため、ノードＮＤＡ
の電圧は所定レベルまで下降する。このレベルは、ダイ
オード接続されたＮチャネルＭＯＳトランジスタ１８の
しきい値電圧によって決定される。
電圧が所定レベルに達すると、パワーオンリセット信号
／ＰＯＲはＨ（ハイ）レベルに不活性化される。このノ
ードＮＤＢの電圧は高電源電圧ＶＣＣＨに達するため、
ＮチャネルＭＯＳトランジスタ１２４がオンになる。こ
のとき、ＰチャネルＭＯＳトランジスタ２６を介して電
源電圧ＶＣＣをゲートで受けるＮチャネルＭＯＳトラン
ジスタ１２６は常にオン状態にあるため、ノードＮＤＡ
の電圧は所定レベルまで下降する。このレベルは、ダイ
オード接続されたＮチャネルＭＯＳトランジスタ１８の
しきい値電圧によって決定される。
【００２４】電源電圧ＶＣＣが高電源電圧ＶＣＣＨに達
した後の定常状態（時刻ｔ＝１から時刻ｔ＝２までの
間）においては、ノードＮＤＡの電圧が上記所定レベル
まで下降しているため、ＰチャネルＭＯＳトランジスタ
１０２はオンになり、電源電圧ＶＣＣがＰチャネルＭＯ
Ｓトランジスタ１０２および１０６を介してノードＮＤ
Ｂに供給される。ノードＮＤＢの電圧は高電源電圧に達
しているため、ＮチャネルＭＯＳトランジスタ１２４は
オンになり、ノードＮＤＡの電荷はＮチャネルＭＯＳト
ランジスタ１２６、１２４および１８を介して接地ノー
ド２に放電される。
した後の定常状態（時刻ｔ＝１から時刻ｔ＝２までの
間）においては、ノードＮＤＡの電圧が上記所定レベル
まで下降しているため、ＰチャネルＭＯＳトランジスタ
１０２はオンになり、電源電圧ＶＣＣがＰチャネルＭＯ
Ｓトランジスタ１０２および１０６を介してノードＮＤ
Ｂに供給される。ノードＮＤＢの電圧は高電源電圧に達
しているため、ＮチャネルＭＯＳトランジスタ１２４は
オンになり、ノードＮＤＡの電荷はＮチャネルＭＯＳト
ランジスタ１２６、１２４および１８を介して接地ノー
ド２に放電される。
【００２５】続いて時刻ｔ＝２において電源電圧ＶＣＣ
が高電源電圧ＶＣＣＨから低電源電圧ＶＣＣＬに向かっ
て下降し始めると、ノードＮＤＡの電圧はキャパシタ１
４のカップリング効果を受けて所定の負のレベルまで下
降する。ノードＮＤＢの電圧は電源電圧ＶＣＣに追従し
て低電源電圧ＶＣＣＬまで下降する。
が高電源電圧ＶＣＣＨから低電源電圧ＶＣＣＬに向かっ
て下降し始めると、ノードＮＤＡの電圧はキャパシタ１
４のカップリング効果を受けて所定の負のレベルまで下
降する。ノードＮＤＢの電圧は電源電圧ＶＣＣに追従し
て低電源電圧ＶＣＣＬまで下降する。
【００２６】このとき、仮にＮチャネルＭＯＳトランジ
スタ１８が設けられていなければ、ＮチャネルＭＯＳト
ランジスタ１２４のソース電圧は接地電圧であるため、
ノードＮＤＢの電圧がＮチャネルＭＯＳトランジスタ１
２４のしきい値電圧（たとえば０．７６Ｖ）よりも低く
ならないとＮチャネルＭＯＳトランジスタ１２４はオン
にならない。そのため、ノードＮＤＢはＨレベルを維持
し、パワーオンリセット信号／ＰＯＲはＬレベルに活性
化されないことになる。
スタ１８が設けられていなければ、ＮチャネルＭＯＳト
ランジスタ１２４のソース電圧は接地電圧であるため、
ノードＮＤＢの電圧がＮチャネルＭＯＳトランジスタ１
２４のしきい値電圧（たとえば０．７６Ｖ）よりも低く
ならないとＮチャネルＭＯＳトランジスタ１２４はオン
にならない。そのため、ノードＮＤＢはＨレベルを維持
し、パワーオンリセット信号／ＰＯＲはＬレベルに活性
化されないことになる。
【００２７】しかしながら、このパワーオンリセット回
路にはＮチャネルＭＯＳトランジスタ１８が設けられて
いるため、ＮチャネルＭＯＳトランジスタ１２４のソー
ス電圧が接地電圧ＧＮＤよりもＮチャネルＭＯＳトラン
ジスタ１８のしきい値電圧（たとえば約１．０Ｖ）だけ
上昇されるため、ノードＮＤＢの電圧が所定電圧（ここ
では１．７Ｖ≒０．７６Ｖ＋１．０Ｖ）よりも低下する
と、ＮチャネルＭＯＳトランジスタ１２４はオフにな
る。ここでは、ノードＮＤＢの電圧は１．７Ｖよりも低
い１．３Ｖの低電源電圧ＶＣＣＬまで下降するため、Ｌ
レベルになり、これによりパワーオンリセット信号／Ｐ
ＯＲがＬレベルに活性化される。
路にはＮチャネルＭＯＳトランジスタ１８が設けられて
いるため、ＮチャネルＭＯＳトランジスタ１２４のソー
ス電圧が接地電圧ＧＮＤよりもＮチャネルＭＯＳトラン
ジスタ１８のしきい値電圧（たとえば約１．０Ｖ）だけ
上昇されるため、ノードＮＤＢの電圧が所定電圧（ここ
では１．７Ｖ≒０．７６Ｖ＋１．０Ｖ）よりも低下する
と、ＮチャネルＭＯＳトランジスタ１２４はオフにな
る。ここでは、ノードＮＤＢの電圧は１．７Ｖよりも低
い１．３Ｖの低電源電圧ＶＣＣＬまで下降するため、Ｌ
レベルになり、これによりパワーオンリセット信号／Ｐ
ＯＲがＬレベルに活性化される。
【００２８】上記のようにノードＮＤＢの電圧が１．７
Ｖよりも低い１．３Ｖまで下降するため、ＮチャネルＭ
ＯＳトランジスタ１２４はオフになり、ノードＮＤＡは
ＰチャネルＭＯＳトランジスタ１２２によって充電され
る。したがって、ノードＮＤＡの電圧は低電源電圧ＶＣ
ＣＬよりもＰチャネルＭＯＳトランジスタ１２２のしき
い値電圧だけ低い電圧まで上昇する。ノードＮＤＡの電
圧がＮチャネルＭＯＳトランジスタ１０４のしきい値電
圧よりも高くなると、ＮチャネルＭＯＳトランジスタ１
０４がオンになり、ノードＮＤＢの電圧は接地電圧ＧＮ
Ｄまで下降し、これによりノードＮＤＢがリセットされ
る。ノードＮＤＢの電圧が接地電圧になると、Ｐチャネ
ルＭＯＳトランジスタ１２２は完全にオンになり、電源
電圧ＶＣＣ（ここでは低電源電圧ＶＣＣＬ）がそのまま
ノードＮＤＡに供給される。
Ｖよりも低い１．３Ｖまで下降するため、ＮチャネルＭ
ＯＳトランジスタ１２４はオフになり、ノードＮＤＡは
ＰチャネルＭＯＳトランジスタ１２２によって充電され
る。したがって、ノードＮＤＡの電圧は低電源電圧ＶＣ
ＣＬよりもＰチャネルＭＯＳトランジスタ１２２のしき
い値電圧だけ低い電圧まで上昇する。ノードＮＤＡの電
圧がＮチャネルＭＯＳトランジスタ１０４のしきい値電
圧よりも高くなると、ＮチャネルＭＯＳトランジスタ１
０４がオンになり、ノードＮＤＢの電圧は接地電圧ＧＮ
Ｄまで下降し、これによりノードＮＤＢがリセットされ
る。ノードＮＤＢの電圧が接地電圧になると、Ｐチャネ
ルＭＯＳトランジスタ１２２は完全にオンになり、電源
電圧ＶＣＣ（ここでは低電源電圧ＶＣＣＬ）がそのまま
ノードＮＤＡに供給される。
【００２９】続いて時刻ｔ＝３において電源電圧ＶＣＣ
が低電源電圧ＶＣＣＬから高電源電圧ＶＣＣＨに向かっ
て上昇し始め、時刻ｔ＝４において所定のレベルに達す
ると、パワーオンリセット信号／ＰＯＲは再びＨレベル
に不活性化される。
が低電源電圧ＶＣＣＬから高電源電圧ＶＣＣＨに向かっ
て上昇し始め、時刻ｔ＝４において所定のレベルに達す
ると、パワーオンリセット信号／ＰＯＲは再びＨレベル
に不活性化される。
【００３０】以上、電源電圧ＶＣＣが比較的緩やかに上
昇する場合を詳細に説明したが、以下では電源電圧ＶＣ
Ｃが急激に上昇した場合を簡単に説明する。
昇する場合を詳細に説明したが、以下では電源電圧ＶＣ
Ｃが急激に上昇した場合を簡単に説明する。
【００３１】このパワーオンリセット回路では、電源電
圧ＶＣＣが急激に上昇した場合であってもパワーオンリ
セット信号／ＰＯＲ回路が電源投入後直ちに不活性化さ
れないように、ＣＭＯＳインバータ回路２３の出力がＣ
ＭＯＳインバータ回路３４およびＰチャネルＭＯＳトラ
ンジスタ３６によって遅延されてＮチャネルＭＯＳトラ
ンジスタ２８のゲートに伝達される。そのため、電源電
圧ＶＣＣが急激に上昇した場合でも電源投入後所定期間
ＮチャネルＭＯＳトランジスタ２８はオフであるため、
ノードＮＤＡは直ちに放電されない。したがって、電源
電圧ＶＣＣが急激に上昇した場合であっても、電源投入
後所定期間不活性化されたＬレベルのパワーオンリセッ
ト信号／ＰＯＲが発生される。
圧ＶＣＣが急激に上昇した場合であってもパワーオンリ
セット信号／ＰＯＲ回路が電源投入後直ちに不活性化さ
れないように、ＣＭＯＳインバータ回路２３の出力がＣ
ＭＯＳインバータ回路３４およびＰチャネルＭＯＳトラ
ンジスタ３６によって遅延されてＮチャネルＭＯＳトラ
ンジスタ２８のゲートに伝達される。そのため、電源電
圧ＶＣＣが急激に上昇した場合でも電源投入後所定期間
ＮチャネルＭＯＳトランジスタ２８はオフであるため、
ノードＮＤＡは直ちに放電されない。したがって、電源
電圧ＶＣＣが急激に上昇した場合であっても、電源投入
後所定期間不活性化されたＬレベルのパワーオンリセッ
ト信号／ＰＯＲが発生される。
【００３２】以上のようにこの実施の形態１によれば、
ＮチャネルＭＯＳトランジスタ１２４と接地ノード２と
の間にダイオード接続されたＮチャネルＭＯＳトランジ
スタ１８が挿入され、ＮチャネルＭＯＳトランジスタ１
２４のソース電圧が接地電圧ＧＮＤよりもＮチャネルＭ
ＯＳトランジスタ１８のしきい値電圧だけ上昇されてい
るため、電源電圧ＶＣＣが高電源電圧ＶＣＣＨから低電
源電圧ＶＣＣＬまで下降したときにもパワーオンリセッ
ト信号／ＰＯＲが確実に活性化され得る。その結果、こ
のパワーオンリセット回路をＤＲＡＭなどの半導体集積
回路装置に採用すれば、その半導体集積回路装置が低電
源電圧モードに入った場合でもその内部回路を確実にリ
セットすることができる。
ＮチャネルＭＯＳトランジスタ１２４と接地ノード２と
の間にダイオード接続されたＮチャネルＭＯＳトランジ
スタ１８が挿入され、ＮチャネルＭＯＳトランジスタ１
２４のソース電圧が接地電圧ＧＮＤよりもＮチャネルＭ
ＯＳトランジスタ１８のしきい値電圧だけ上昇されてい
るため、電源電圧ＶＣＣが高電源電圧ＶＣＣＨから低電
源電圧ＶＣＣＬまで下降したときにもパワーオンリセッ
ト信号／ＰＯＲが確実に活性化され得る。その結果、こ
のパワーオンリセット回路をＤＲＡＭなどの半導体集積
回路装置に採用すれば、その半導体集積回路装置が低電
源電圧モードに入った場合でもその内部回路を確実にリ
セットすることができる。
【００３３】［実施の形態２］上記実施の形態１では１
つのＮチャネルＭＯＳトランジスタ１８が設けられてい
るため、パワーオンリセット信号／ＰＯＲが活性化され
るレベル（実施の形態１では１．７Ｖ）は固定されてい
るが、このレベルはこのパワーオンリセット回路を採用
する半導体集積回路装置の仕様に応じて調整可能にして
もよい。
つのＮチャネルＭＯＳトランジスタ１８が設けられてい
るため、パワーオンリセット信号／ＰＯＲが活性化され
るレベル（実施の形態１では１．７Ｖ）は固定されてい
るが、このレベルはこのパワーオンリセット回路を採用
する半導体集積回路装置の仕様に応じて調整可能にして
もよい。
【００３４】図３は、上記レベルを調整可能にすること
を目的とした実施の形態２によるパワーオンリセット回
路の要部構成を示す回路図である。図３を参照して、こ
の実施の形態２においては、上記実施の形態１における
ＮチャネルＭＯＳトランジスタ１８に代えて、３つのＮ
チャネルＭＯＳトランジスタ１８１〜１８３がＮチャネ
ルＭＯＳトランジスタ１２４のソースと接地ノード２と
の間に直列に接続される。ＮチャネルＭＯＳトランジス
タ１８１〜１８３の各々はダイオード接続される。ま
た、ＮチャネルＭＯＳトランジスタ１８１〜１８３にそ
れぞれ並列にスイッチング素子としてヒューズ４０１〜
４０３が接続される。
を目的とした実施の形態２によるパワーオンリセット回
路の要部構成を示す回路図である。図３を参照して、こ
の実施の形態２においては、上記実施の形態１における
ＮチャネルＭＯＳトランジスタ１８に代えて、３つのＮ
チャネルＭＯＳトランジスタ１８１〜１８３がＮチャネ
ルＭＯＳトランジスタ１２４のソースと接地ノード２と
の間に直列に接続される。ＮチャネルＭＯＳトランジス
タ１８１〜１８３の各々はダイオード接続される。ま
た、ＮチャネルＭＯＳトランジスタ１８１〜１８３にそ
れぞれ並列にスイッチング素子としてヒューズ４０１〜
４０３が接続される。
【００３５】すべてのヒューズ４０１〜４０３が切断さ
れない場合、ＮチャネルＭＯＳトランジスタ１２４のソ
ース電圧は接地電圧ＧＮＤになる。ヒューズ４０１〜４
０３のうち１つが切断された場合、ＮチャネルＭＯＳト
ランジスタ１２４のソース電圧は接地電圧ＧＮＤよりも
その切断されたヒューズに対応するＮチャネルＭＯＳト
ランジスタのしきい値電圧だけ上昇される。ヒューズ４
０１〜４０３のうち２つが切断された場合、Ｎチャネル
ＭＯＳトランジスタ１２４のソース電圧は接地電圧ＧＮ
Ｄよりも２つのＮチャネルＭＯＳトランジスタのしきい
値電圧だけ上昇される。ヒューズ４０１〜４０３のうち
すべてが切断された場合、３つのＮチャネルＭＯＳトラ
ンジスタ１８１〜１８３のしきい値電圧だけＮチャネル
ＭＯＳトランジスタ１２４のソース電圧は接地電圧ＧＮ
Ｄよりも上昇される。
れない場合、ＮチャネルＭＯＳトランジスタ１２４のソ
ース電圧は接地電圧ＧＮＤになる。ヒューズ４０１〜４
０３のうち１つが切断された場合、ＮチャネルＭＯＳト
ランジスタ１２４のソース電圧は接地電圧ＧＮＤよりも
その切断されたヒューズに対応するＮチャネルＭＯＳト
ランジスタのしきい値電圧だけ上昇される。ヒューズ４
０１〜４０３のうち２つが切断された場合、Ｎチャネル
ＭＯＳトランジスタ１２４のソース電圧は接地電圧ＧＮ
Ｄよりも２つのＮチャネルＭＯＳトランジスタのしきい
値電圧だけ上昇される。ヒューズ４０１〜４０３のうち
すべてが切断された場合、３つのＮチャネルＭＯＳトラ
ンジスタ１８１〜１８３のしきい値電圧だけＮチャネル
ＭＯＳトランジスタ１２４のソース電圧は接地電圧ＧＮ
Ｄよりも上昇される。
【００３６】したがって、このパワーオンリセット回路
を採用する半導体集積回路装置の仕様に応じてヒューズ
４０１〜４０３を適宜切断することにより、パワーオン
リセット信号／ＰＯＲが発生されるレベルを自在に調整
することが可能になる。
を採用する半導体集積回路装置の仕様に応じてヒューズ
４０１〜４０３を適宜切断することにより、パワーオン
リセット信号／ＰＯＲが発生されるレベルを自在に調整
することが可能になる。
【００３７】ここでは、３つのＮチャネルＭＯＳトラン
ジスタ１８１〜１８３が挿入されているが、この数は特
に限定されない。また、すべてのＮチャネルＭＯＳトラ
ンジスタ１８１〜１８３と並列にヒューズ４０１〜４０
３を接続する必要はなく、少なくとも１つのＮチャネル
ＭＯＳトランジスタと並列にヒューズを接続すればよ
い。
ジスタ１８１〜１８３が挿入されているが、この数は特
に限定されない。また、すべてのＮチャネルＭＯＳトラ
ンジスタ１８１〜１８３と並列にヒューズ４０１〜４０
３を接続する必要はなく、少なくとも１つのＮチャネル
ＭＯＳトランジスタと並列にヒューズを接続すればよ
い。
【００３８】［実施の形態３］上記実施の形態２では電
源電圧に応じて人為的にパワーオンリセット信号／ＰＯ
Ｒが発生されるレベルを調整可能にしたが、このレベル
を電源電圧ＶＣＣに応じて自動的に調整可能にしてもよ
い。
源電圧に応じて人為的にパワーオンリセット信号／ＰＯ
Ｒが発生されるレベルを調整可能にしたが、このレベル
を電源電圧ＶＣＣに応じて自動的に調整可能にしてもよ
い。
【００３９】図４は、パワーオンリセット信号／ＰＯＲ
が活性化されるレベルを電源電圧ＶＣＣに応じて自動的
に調整可能にすることを目的とした実施の形態３による
パワーオンリセット回路の要部構成を示す回路図であ
る。図４を参照して、この実施の形態３においては、上
記実施の形態２におけるヒューズ４０１〜４０３に代え
てＮチャネルＭＯＳトランジスタ４１１〜４１３がスイ
ッチング素子として接続される。また、抵抗４３１〜４
３４が電源ノード１と接地ノード２との間に直列に接続
され、抵抗４３１〜４３４の接続ノードＮＤ１〜ＮＤ３
とＮチャネルＭＯＳトランジスタ４１１〜４１３のゲー
トとの間にそれぞれインバータ回路４２１〜４２３が接
続される。
が活性化されるレベルを電源電圧ＶＣＣに応じて自動的
に調整可能にすることを目的とした実施の形態３による
パワーオンリセット回路の要部構成を示す回路図であ
る。図４を参照して、この実施の形態３においては、上
記実施の形態２におけるヒューズ４０１〜４０３に代え
てＮチャネルＭＯＳトランジスタ４１１〜４１３がスイ
ッチング素子として接続される。また、抵抗４３１〜４
３４が電源ノード１と接地ノード２との間に直列に接続
され、抵抗４３１〜４３４の接続ノードＮＤ１〜ＮＤ３
とＮチャネルＭＯＳトランジスタ４１１〜４１３のゲー
トとの間にそれぞれインバータ回路４２１〜４２３が接
続される。
【００４０】相対的に低い低電源電圧ＶＣＣＬが用いら
れる場合、オンになるＮチャネルＭＯＳトランジスタ４
１１〜４１３の数は多くなり、そのため、パワーオンリ
セット信号／ＰＯＲが活性化されるレベルは低くなる。
他方、相対的に高い低電源電圧ＶＣＣＬが用いられる場
合、オンになるＮチャネルＭＯＳトランジスタ４１１〜
４１３の数は少なくなり、そのため、パワーオンリセッ
ト信号／ＰＯＲが活性化されるレベルは高くなる。
れる場合、オンになるＮチャネルＭＯＳトランジスタ４
１１〜４１３の数は多くなり、そのため、パワーオンリ
セット信号／ＰＯＲが活性化されるレベルは低くなる。
他方、相対的に高い低電源電圧ＶＣＣＬが用いられる場
合、オンになるＮチャネルＭＯＳトランジスタ４１１〜
４１３の数は少なくなり、そのため、パワーオンリセッ
ト信号／ＰＯＲが活性化されるレベルは高くなる。
【００４１】以上のようにこの実施の形態３によれば、
ＮチャネルＭＯＳトランジスタが電源電圧ＶＣＣに応じ
てオン／オフするように制御されるため、パワーオンリ
セット信号／ＰＯＲが活性化されるレベルを自動的に調
整することができる。
ＮチャネルＭＯＳトランジスタが電源電圧ＶＣＣに応じ
てオン／オフするように制御されるため、パワーオンリ
セット信号／ＰＯＲが活性化されるレベルを自動的に調
整することができる。
【００４２】
【発明の効果】この発明に従ったパワーオンリセット回
路は、ＣＭＯＳインバータ回路中のＮチャネルＭＯＳト
ランジスタのソース電圧を接地電圧よりも所定電圧だけ
上昇させているため、パワーオンリセット信号が活性化
されるレベルが高くなり、これにより電源電圧が高電源
電圧から低電源電圧に下降した場合であっても確実にパ
ワーオンリセット信号を活性化することができる。その
結果、このパワーオンリセット回路を採用した半導体集
積回路装置が低電源電圧モードに入った場合でもその内
部回路は確実にリセットされ得る。
路は、ＣＭＯＳインバータ回路中のＮチャネルＭＯＳト
ランジスタのソース電圧を接地電圧よりも所定電圧だけ
上昇させているため、パワーオンリセット信号が活性化
されるレベルが高くなり、これにより電源電圧が高電源
電圧から低電源電圧に下降した場合であっても確実にパ
ワーオンリセット信号を活性化することができる。その
結果、このパワーオンリセット回路を採用した半導体集
積回路装置が低電源電圧モードに入った場合でもその内
部回路は確実にリセットされ得る。
【００４３】また、上記ソース電圧を接地電圧よりも所
定電圧だけ上昇させるために上記ＮチャネルＭＯＳトラ
ンジスタのソースと接地ノードとの間にダイオード接続
されたトランジスタが挿入されるため、このパワーオン
リセット回路はレイアウト面積を大幅に増加させること
なく実現することができる。
定電圧だけ上昇させるために上記ＮチャネルＭＯＳトラ
ンジスタのソースと接地ノードとの間にダイオード接続
されたトランジスタが挿入されるため、このパワーオン
リセット回路はレイアウト面積を大幅に増加させること
なく実現することができる。
【００４４】また、上記ソース電圧を接地電圧よりも所
定電圧だけ上昇させるためにそのＮチャネルＭＯＳトラ
ンジスタのソースと接地ノードとの間に直列に接続され
かつダイオード接続された複数のトランジスタが挿入さ
れ、さらにこれらトランジスタのうち少なくとも１つに
並列にスイッチング素子が接続されているため、パワー
オンリセット信号が活性化されるレベルを自在に調整す
ることができる。
定電圧だけ上昇させるためにそのＮチャネルＭＯＳトラ
ンジスタのソースと接地ノードとの間に直列に接続され
かつダイオード接続された複数のトランジスタが挿入さ
れ、さらにこれらトランジスタのうち少なくとも１つに
並列にスイッチング素子が接続されているため、パワー
オンリセット信号が活性化されるレベルを自在に調整す
ることができる。
【００４５】また、上記スイッチング素子を電源電圧に
応じてオン／オフするように制御するため、用いられる
低電源電圧に応じてパワーオンリセット信号が活性化さ
れるレベルを自動的に調整することができる。
応じてオン／オフするように制御するため、用いられる
低電源電圧に応じてパワーオンリセット信号が活性化さ
れるレベルを自動的に調整することができる。
【図１】 この発明の実施の形態１によるパワーオンリ
セット回路の全体構成を示す回路図である。
セット回路の全体構成を示す回路図である。
【図２】 図１に示された実施の形態１によるパワーオ
ンリセット回路の動作を説明するための波形図である。
ンリセット回路の動作を説明するための波形図である。
【図３】 この発明の実施の形態２によるパワーオンリ
セット回路の要部構成を示す回路図である。
セット回路の要部構成を示す回路図である。
【図４】 この発明の実施の形態３によるパワーオンリ
セット回路の要部構成を示す回路図である。
セット回路の要部構成を示す回路図である。
１ 電源ノード、２ 接地ノード、１０，１２，２０〜
２５，３４ ＣＭＯＳインバータ回路、１４，１６ キ
ャパシタ、１８，１０４，１２４，１２６，１８１〜１
８３，４１１〜４１３ ＮチャネルＭＯＳトランジス
タ、１０２，１２２ ＰチャネルＭＯＳトランジスタ、
４０１〜４０３ ヒューズ、４２１〜４２３ インバー
タ回路、４３１〜４３４ 抵抗。
２５，３４ ＣＭＯＳインバータ回路、１４，１６ キ
ャパシタ、１８，１０４，１２４，１２６，１８１〜１
８３，４１１〜４１３ ＮチャネルＭＯＳトランジス
タ、１０２，１２２ ＰチャネルＭＯＳトランジスタ、
４０１〜４０３ ヒューズ、４２１〜４２３ インバー
タ回路、４３１〜４３４ 抵抗。
Claims (5)
- 【請求項１】 電源投入後所定期間パワーオンリセット
信号を発生するパワーオンリセット回路であって、 第１のＣＭＯＳインバータ回路と、 前記第１のＣＭＯＳインバータ回路の出力ノードに接続
された入力ノード、および前記第１のＣＭＯＳインバー
タ回路の入力ノードに接続された出力ノードを有する第
２のＣＭＯＳインバータ回路と、 電源ノードと前記第１のＣＭＯＳインバータ回路の入力
ノードとの間に接続されたキャパシタと、 前記第２のＣＭＯＳインバータ回路中のＮチャネルＭＯ
Ｓトランジスタのソース電圧を接地電圧よりも所定電圧
だけ上昇させる電圧上昇手段と、 前記第１のＣＭＯＳインバータ回路の出力ノードの電圧
に応答して前記パワーオンリセット信号を発生するバッ
ファ回路と備える、パワーオンリセット回路。 - 【請求項２】 前記電圧上昇手段は、前記ＮチャネルＭ
ＯＳトランジスタのソースと接地ノードとの間にダイオ
ード接続されたトランジスタを含む、請求項１に記載の
パワーオンリセット回路。 - 【請求項３】 前記電圧上昇手段は、 前記ＮチャネルＭＯＳトランジスタのソースと接地ノー
ドとの間に直列に接続され、各々がダイオード接続され
た複数のトランジスタと、 前記複数のトランジスタのうち少なくとも１つに並列に
接続されたスイッチング素子とを含む、請求項１に記載
のパワーオンリセット回路。 - 【請求項４】 前記電圧上昇手段はさらに、電源電圧に
応じて前記スイッチング素子をオン／オフするように制
御する制御手段を含む、請求項１に記載のパワーオンリ
セット回路。 - 【請求項５】 電源投入後所定期間パワーオンリセット
信号を発生するパワーオンリセット回路であって、 第１のノードと、 第２のノードと、 電源ノードと前記第１のノードとの間に接続されたキャ
パシタと、 前記第１のノードに接続されたゲート、電源ノードに接
続されたソース、および前記第２のノードに接続された
ドレインを有する第１のトランジスタと、 前記第１のノードに接続されたゲート、前記第２のノー
ドに接続されたドレイン、および接地ノードに接続され
たソースを有する第２のトランジスタと、 前記第２のノードに接続されたゲート、前記電源ノード
に接続されたソース、および前記第１のノードに接続さ
れたドレインを有する第３のトランジスタと、 前記第２のノードに接続されたゲートを有する第４のト
ランジスタと、 所定電圧を受けるゲート、前記第１のノードに接続され
たドレイン、および前記第４のトランジスタのドレイン
に接続されたソースを有する第５のトランジスタと、 前記第４のトランジスタのソースに接続されたゲート、
前記第４のトランジスタのソースに接続されたドレイ
ン、および前記接地ノードに接続されたソースを有する
第６のトランジスタと、 前記第２のノードの電圧に応答して前記パワーオンリセ
ット信号を発生するバッファ回路と備える、パワーオン
リセット回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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