JP4646434B2 - パワーオンリセット回路 - Google Patents
パワーオンリセット回路 Download PDFInfo
- Publication number
- JP4646434B2 JP4646434B2 JP2001139531A JP2001139531A JP4646434B2 JP 4646434 B2 JP4646434 B2 JP 4646434B2 JP 2001139531 A JP2001139531 A JP 2001139531A JP 2001139531 A JP2001139531 A JP 2001139531A JP 4646434 B2 JP4646434 B2 JP 4646434B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- capacitor
- voltage
- power supply
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、パワーオンリセット回路に関し、更に詳しく言えば、電源電圧の立ち上がりが緩やかな場合でも、十分なリセットパルスが出力されるようにする技術に関する。
【０００２】
【従来の技術】
従来のパワーオンリセット回路の構成について図面を参照しながら説明する。
【０００３】
ここで、上記パワーオンリセット回路は、電源投入時から一定期間、例えばメモリ内のデータをリセットするためのリセット信号を内部回路内に供給するためのものである。
【０００４】
図５において、電源電圧ＶDDと接地電圧ＶSSとの間にコンデンサＣ１とＮチャネル型ＭＯＳトランジスタＭ１が直列接続され、また、電源電圧ＶDDと接地電圧ＶSSとの間にＰチャネル型ＭＯＳトランジスタＭ２とコンデンサＣ２が直列接続され、更に、電源電圧ＶDDと接地電圧ＶSSとの間にインバータＩＶが接続され、前記ＭＯＳトランジスタＭ１のゲートは、前記コンデンサＣ１と前記ＭＯＳトランジスタＭ１との接続点と、前記ＭＯＳトランジスタＭ２のゲートに接続され、前記ＭＯＳトランジスタＭ２と前記コンデンサＣ２との接続点は、前記インバータＩＶに接続されて、当該インバータＩＶからの出力が不図示の内部回路（マイコン側）に伝達される構成となっている。
【０００５】
以下、上記パワーオンリセット回路の動作について説明すると、先ず電源が投入され、電源電圧ＶDDが印加されることで、インバータＩＶからＨレベルが出力され、内部回路にリセット信号が供給される。
【０００６】
そして、上記リセット信号の停止動作は以下のようになる。即ち、電源電圧ＶDDが印加された瞬間、図６に示すように、Ａの電圧（コンデンサＣ１の接地電圧ＶSS側の電圧）は前記Ｎチャネル型ＭＯＳトランジスタＭ１のしきい値電圧以下であり、当該ＭＯＳトランジスタＭ１はオフしている。やがて、Ａの電圧がしきい値電圧以上になると、前記ＭＯＳトランジスタＭ１がオンし、コンデンサＣ１の充電が開始される。
【０００７】
次に、電源電圧ＶDDとＡの電圧がＶtp（Ｐチャネル型ＭＯＳトランジスタＭ２のしきい値電圧）となると、当該ＭＯＳトランジスタＭ２がオンし、Ｂの電圧（コンデンサＣ２の電源電圧ＶDD側の電圧）が徐々に上昇する。
【０００８】
一方、Ｖt*（インバータの遷移電圧）は電源電圧ＶDDの１／２になるように設定されているため、電源電圧ＶDDと共に上昇する。そこで、Ｂの電圧がＶt*以上になるとインバータＩＶの出力はＬレベルとなり、内部回路へのリセット信号が停止される。
【０００９】
【発明が解決しようとする課題】
ここで、従来のパワーオンリセット回路は、電源電圧ＶDDが緩やかに立ち上がるような際に、図４に×印で示すように、マイコンにリセットをかけられる電圧（図４に矢印で指し示すＲＣ発振の発振開始電圧）以上のパルスを発生させることができない場合があった。
【００１０】
このような不具合を解消するためには、前記コンデンサＣ１，Ｃ２の容量を大きくし、前記ＭＯＳトランジスタＭ１，Ｍ２のインピーダンスを高くしておく必要があった。
【００１１】
しかしながら、上記コンデンサＣ１，Ｃ２の容量を大きくするか、上記ＭＯＳトランジスタＭ１，Ｍ２のインピーダンスを高くする場合、パターン面積が大きくなってしまうという問題がある。特に、コンデンサＣ１、ＭＯＳトランジスタＭ１のＲＣ時定数が問題となる。
【００１２】
【課題を解決するための手段】
そこで、上記課題に鑑み本発明のパワーオンリセット回路は、電源電圧と接地電圧との間に第１のコンデンサと第１のＭＯＳトランジスタが直列接続され、電源電圧と接地電圧との間に第２のＭＯＳトランジスタと第２のコンデンサが直列接続され、電源電圧と接地電圧との間にインバータが接続され、前記第１のＭＯＳトランジスタのゲートが、前記第１のコンデンサと当該第１のＭＯＳトランジスタとの接続点と前記第２のＭＯＳトランジスタのゲートに接続され、当該第２のＭＯＳトランジスタと前記第２のコンデンサとの接続点が、前記インバータに接続されて成るものにおいて、前記第１のＭＯＳトランジスタと前記第１のコンデンサとの間に第３のＭＯＳトランジスタを直列接続し、当該第３のＭＯＳトランジスタのゲートには電源電圧と接地電圧との間に直列接続された複数の抵抗の比から決まる分圧された電圧が印加されるように構成されたことを特徴とする。
【００１３】
また、前記インバータの出力が、前記電源電圧もしくは接地電圧との間に接続された抵抗との間に直列接続された第４のＭＯＳトランジスタのゲートに印加されるように構成されたことを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明のパワーオンリセット回路の一実施形態について図面を参照しながら説明する。尚、従来構成と同等な構成については、重複した説明を避けるため、同符号を付して説明を簡略化する。
【００１５】
ここで、本発明の特徴を為す回路構成は、図１に示すように第１のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ１と第１のコンデンサＣ１との間に第３のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ３を直列接続し、当該ＭＯＳトランジスタＭ３のゲートに印加されるゲート電圧を電源電圧ＶDDと接地電圧ＶSSとの間に直列接続された抵抗Ｒ１，Ｒ２の分圧で決めるようにしたことである。
【００１６】
即ち、図１において、電源電圧ＶDDと接地電圧ＶSSとの間に抵抗Ｒ１，Ｒ２、そして第４のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ４が直列接続されている。
【００１７】
また、電源電圧ＶDDと接地電圧ＶSSとの間に第１のコンデンサＣ１と第１の第１のＭＯＳトランジスタＭ１が直列接続され、かつ当該第１のコンデンサＣ１とＭＯＳトランジスタＭ１との間に第３のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ３が直列接続されている。尚、前記ＭＯＳトランジスタＭ３のゲートには、前記抵抗Ｒ１，Ｒ２の比により分圧された電圧が印加されている。
【００１８】
更に、電源電圧ＶDDと接地電圧ＶSSとの間に第２のＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）Ｍ２と第２のコンデンサＣ２が直列接続されている。尚、前記ＭＯＳトランジスタＭ２のゲートには、前記第１のコンデンサＣ１と第３のＭＯＳトランジスタＭ３の接続点が接続されている。
【００１９】
そして、電源電圧ＶDDと接地電圧ＶSSとの間にインバータＩＶが接続され、当該インバータＩＶからの出力が不図示の内部回路（マイコン側）に伝達され、メモリ内のデータの初期化が行われる構成となっている。
【００２０】
上述したように本発明回路と従来回路との相違点は、上記第３のＭＯＳトランジスタＭ３を準備したことである。そして、当該第３のＭＯＳトランジスタＭ３がオンするためには、図２及び図３に示すように、Ｃの電圧（第１のＭＯＳトランジスタＭ１のゲート電圧）とＤの電圧（抵抗Ｒ１−抵抗Ｒ２間の電圧）との電圧差が当該第３のＭＯＳトランジスタＭ３のしきい値電圧以上にならないとオンしない。
【００２１】
そのため、コンデンサＣ１の充電が開始される時間を遅らせることができる。
従って、図４に○印で示すように本発明回路では、従来回路に比してより高い電源電圧レベル（ＶDD1＜ＶDD2）を得ることができ、十分なリセットパルスを出力できる。
【００２２】
また、前記Ｄの電圧は抵抗Ｒ１，Ｒ２の抵抗比を変えることによって調整でき、それによって、コンデンサＣ１に充電が開始される時間を遅らせることができる。
【００２３】
更に、前記インバータＩＶからの出力は、前記第４のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ４のゲートにも入力されるように構成されており、インバータＩＶからのＬレベル出力により、当該第４のＭＯＳトランジスタＭ４はオフされる。
【００２４】
そして、上記したように本発明回路を実現するにあたって、従来の回路構成に抵抗Ｒ１，Ｒ２及びＭＯＳトランジスタＭ３，Ｍ４を追加するだけで可能となりいたずらにパターン面積が増大することはない。
【００２５】
このように本発明では、上記ＭＯＳトランジスタＭ３のインピーダンスをサイズだけでなく、上記抵抗Ｒ１，Ｒ２の比で変更可能にしたことで、電源電圧ＶDDの立ち上がりが緩やかな場合でも、十分なリセットパルスを出力することができる。そして、上記回路構成を採用することで、容易に高いインピーダンスのトランジスタをつくることができるようになり、いたずらにパターン面積の増大化を招くことがない。
【００２６】
また、リセットパルスが出ていない時には、前記接地電圧ＶSSと抵抗Ｒ２との間に直列接続され、インバータからのＬレベルの信号がゲート入力されるＭＯＳトランジスタＭ４がオフし、電流が流れないように構成している。
【００２７】
【発明の効果】
本発明によれば、電源電圧の立ち上がりが緩やかな場合でも、十分なリセットパルスを出力することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のパワーオンリセット回路を説明するための回路図である。
【図２】本発明の一実施形態のパワーオンリセット回路を説明するための特性図である。
【図３】本発明の一実施形態のパワーオンリセット回路を説明するための特性図である。
【図４】本発明の一実施形態のパワーオンリセット回路を説明するための特性図である。
【図５】従来のパワーオンリセット回路を説明するための回路図である。
【図６】従来のパワーオンリセット回路を説明するための特性図である。
【符号の説明】
Ｍ１ 第１のＭＯＳトランジスタ
Ｍ２ 第２のＭＯＳトランジスタ
Ｍ３ 第３のＭＯＳトランジスタ
Ｍ４ 第４のＭＯＳトランジスタ
Ｃ１ 第１のコンデンサ
Ｃ２ 第２のコンデンサ
Ｒ１ 第１の抵抗
Ｒ２ 第２の抵抗
ＩＶ インバータ
【発明の属する技術分野】
本発明は、パワーオンリセット回路に関し、更に詳しく言えば、電源電圧の立ち上がりが緩やかな場合でも、十分なリセットパルスが出力されるようにする技術に関する。
【０００２】
【従来の技術】
従来のパワーオンリセット回路の構成について図面を参照しながら説明する。
【０００３】
ここで、上記パワーオンリセット回路は、電源投入時から一定期間、例えばメモリ内のデータをリセットするためのリセット信号を内部回路内に供給するためのものである。
【０００４】
図５において、電源電圧ＶDDと接地電圧ＶSSとの間にコンデンサＣ１とＮチャネル型ＭＯＳトランジスタＭ１が直列接続され、また、電源電圧ＶDDと接地電圧ＶSSとの間にＰチャネル型ＭＯＳトランジスタＭ２とコンデンサＣ２が直列接続され、更に、電源電圧ＶDDと接地電圧ＶSSとの間にインバータＩＶが接続され、前記ＭＯＳトランジスタＭ１のゲートは、前記コンデンサＣ１と前記ＭＯＳトランジスタＭ１との接続点と、前記ＭＯＳトランジスタＭ２のゲートに接続され、前記ＭＯＳトランジスタＭ２と前記コンデンサＣ２との接続点は、前記インバータＩＶに接続されて、当該インバータＩＶからの出力が不図示の内部回路（マイコン側）に伝達される構成となっている。
【０００５】
以下、上記パワーオンリセット回路の動作について説明すると、先ず電源が投入され、電源電圧ＶDDが印加されることで、インバータＩＶからＨレベルが出力され、内部回路にリセット信号が供給される。
【０００６】
そして、上記リセット信号の停止動作は以下のようになる。即ち、電源電圧ＶDDが印加された瞬間、図６に示すように、Ａの電圧（コンデンサＣ１の接地電圧ＶSS側の電圧）は前記Ｎチャネル型ＭＯＳトランジスタＭ１のしきい値電圧以下であり、当該ＭＯＳトランジスタＭ１はオフしている。やがて、Ａの電圧がしきい値電圧以上になると、前記ＭＯＳトランジスタＭ１がオンし、コンデンサＣ１の充電が開始される。
【０００７】
次に、電源電圧ＶDDとＡの電圧がＶtp（Ｐチャネル型ＭＯＳトランジスタＭ２のしきい値電圧）となると、当該ＭＯＳトランジスタＭ２がオンし、Ｂの電圧（コンデンサＣ２の電源電圧ＶDD側の電圧）が徐々に上昇する。
【０００８】
一方、Ｖt*（インバータの遷移電圧）は電源電圧ＶDDの１／２になるように設定されているため、電源電圧ＶDDと共に上昇する。そこで、Ｂの電圧がＶt*以上になるとインバータＩＶの出力はＬレベルとなり、内部回路へのリセット信号が停止される。
【０００９】
【発明が解決しようとする課題】
ここで、従来のパワーオンリセット回路は、電源電圧ＶDDが緩やかに立ち上がるような際に、図４に×印で示すように、マイコンにリセットをかけられる電圧（図４に矢印で指し示すＲＣ発振の発振開始電圧）以上のパルスを発生させることができない場合があった。
【００１０】
このような不具合を解消するためには、前記コンデンサＣ１，Ｃ２の容量を大きくし、前記ＭＯＳトランジスタＭ１，Ｍ２のインピーダンスを高くしておく必要があった。
【００１１】
しかしながら、上記コンデンサＣ１，Ｃ２の容量を大きくするか、上記ＭＯＳトランジスタＭ１，Ｍ２のインピーダンスを高くする場合、パターン面積が大きくなってしまうという問題がある。特に、コンデンサＣ１、ＭＯＳトランジスタＭ１のＲＣ時定数が問題となる。
【００１２】
【課題を解決するための手段】
そこで、上記課題に鑑み本発明のパワーオンリセット回路は、電源電圧と接地電圧との間に第１のコンデンサと第１のＭＯＳトランジスタが直列接続され、電源電圧と接地電圧との間に第２のＭＯＳトランジスタと第２のコンデンサが直列接続され、電源電圧と接地電圧との間にインバータが接続され、前記第１のＭＯＳトランジスタのゲートが、前記第１のコンデンサと当該第１のＭＯＳトランジスタとの接続点と前記第２のＭＯＳトランジスタのゲートに接続され、当該第２のＭＯＳトランジスタと前記第２のコンデンサとの接続点が、前記インバータに接続されて成るものにおいて、前記第１のＭＯＳトランジスタと前記第１のコンデンサとの間に第３のＭＯＳトランジスタを直列接続し、当該第３のＭＯＳトランジスタのゲートには電源電圧と接地電圧との間に直列接続された複数の抵抗の比から決まる分圧された電圧が印加されるように構成されたことを特徴とする。
【００１３】
また、前記インバータの出力が、前記電源電圧もしくは接地電圧との間に接続された抵抗との間に直列接続された第４のＭＯＳトランジスタのゲートに印加されるように構成されたことを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明のパワーオンリセット回路の一実施形態について図面を参照しながら説明する。尚、従来構成と同等な構成については、重複した説明を避けるため、同符号を付して説明を簡略化する。
【００１５】
ここで、本発明の特徴を為す回路構成は、図１に示すように第１のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ１と第１のコンデンサＣ１との間に第３のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ３を直列接続し、当該ＭＯＳトランジスタＭ３のゲートに印加されるゲート電圧を電源電圧ＶDDと接地電圧ＶSSとの間に直列接続された抵抗Ｒ１，Ｒ２の分圧で決めるようにしたことである。
【００１６】
即ち、図１において、電源電圧ＶDDと接地電圧ＶSSとの間に抵抗Ｒ１，Ｒ２、そして第４のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ４が直列接続されている。
【００１７】
また、電源電圧ＶDDと接地電圧ＶSSとの間に第１のコンデンサＣ１と第１の第１のＭＯＳトランジスタＭ１が直列接続され、かつ当該第１のコンデンサＣ１とＭＯＳトランジスタＭ１との間に第３のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ３が直列接続されている。尚、前記ＭＯＳトランジスタＭ３のゲートには、前記抵抗Ｒ１，Ｒ２の比により分圧された電圧が印加されている。
【００１８】
更に、電源電圧ＶDDと接地電圧ＶSSとの間に第２のＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）Ｍ２と第２のコンデンサＣ２が直列接続されている。尚、前記ＭＯＳトランジスタＭ２のゲートには、前記第１のコンデンサＣ１と第３のＭＯＳトランジスタＭ３の接続点が接続されている。
【００１９】
そして、電源電圧ＶDDと接地電圧ＶSSとの間にインバータＩＶが接続され、当該インバータＩＶからの出力が不図示の内部回路（マイコン側）に伝達され、メモリ内のデータの初期化が行われる構成となっている。
【００２０】
上述したように本発明回路と従来回路との相違点は、上記第３のＭＯＳトランジスタＭ３を準備したことである。そして、当該第３のＭＯＳトランジスタＭ３がオンするためには、図２及び図３に示すように、Ｃの電圧（第１のＭＯＳトランジスタＭ１のゲート電圧）とＤの電圧（抵抗Ｒ１−抵抗Ｒ２間の電圧）との電圧差が当該第３のＭＯＳトランジスタＭ３のしきい値電圧以上にならないとオンしない。
【００２１】
そのため、コンデンサＣ１の充電が開始される時間を遅らせることができる。
従って、図４に○印で示すように本発明回路では、従来回路に比してより高い電源電圧レベル（ＶDD1＜ＶDD2）を得ることができ、十分なリセットパルスを出力できる。
【００２２】
また、前記Ｄの電圧は抵抗Ｒ１，Ｒ２の抵抗比を変えることによって調整でき、それによって、コンデンサＣ１に充電が開始される時間を遅らせることができる。
【００２３】
更に、前記インバータＩＶからの出力は、前記第４のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ４のゲートにも入力されるように構成されており、インバータＩＶからのＬレベル出力により、当該第４のＭＯＳトランジスタＭ４はオフされる。
【００２４】
そして、上記したように本発明回路を実現するにあたって、従来の回路構成に抵抗Ｒ１，Ｒ２及びＭＯＳトランジスタＭ３，Ｍ４を追加するだけで可能となりいたずらにパターン面積が増大することはない。
【００２５】
このように本発明では、上記ＭＯＳトランジスタＭ３のインピーダンスをサイズだけでなく、上記抵抗Ｒ１，Ｒ２の比で変更可能にしたことで、電源電圧ＶDDの立ち上がりが緩やかな場合でも、十分なリセットパルスを出力することができる。そして、上記回路構成を採用することで、容易に高いインピーダンスのトランジスタをつくることができるようになり、いたずらにパターン面積の増大化を招くことがない。
【００２６】
また、リセットパルスが出ていない時には、前記接地電圧ＶSSと抵抗Ｒ２との間に直列接続され、インバータからのＬレベルの信号がゲート入力されるＭＯＳトランジスタＭ４がオフし、電流が流れないように構成している。
【００２７】
【発明の効果】
本発明によれば、電源電圧の立ち上がりが緩やかな場合でも、十分なリセットパルスを出力することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のパワーオンリセット回路を説明するための回路図である。
【図２】本発明の一実施形態のパワーオンリセット回路を説明するための特性図である。
【図３】本発明の一実施形態のパワーオンリセット回路を説明するための特性図である。
【図４】本発明の一実施形態のパワーオンリセット回路を説明するための特性図である。
【図５】従来のパワーオンリセット回路を説明するための回路図である。
【図６】従来のパワーオンリセット回路を説明するための特性図である。
【符号の説明】
Ｍ１ 第１のＭＯＳトランジスタ
Ｍ２ 第２のＭＯＳトランジスタ
Ｍ３ 第３のＭＯＳトランジスタ
Ｍ４ 第４のＭＯＳトランジスタ
Ｃ１ 第１のコンデンサ
Ｃ２ 第２のコンデンサ
Ｒ１ 第１の抵抗
Ｒ２ 第２の抵抗
ＩＶ インバータ
Claims (1)
- 電源電圧と接地電圧との間に第１のコンデンサと第１のＭＯＳトランジスタが直列接続され、電源電圧と接地電圧との間に第２のＭＯＳトランジスタと第２のコンデンサが直列接続され、電源電圧と接地電圧との間にインバータが接続され、前記第１のＭＯＳトランジスタのゲートが、前記第１のコンデンサと当該第１のＭＯＳトランジスタとの接続点と前記第２のＭＯＳトランジスタのゲートに接続され、当該第２のＭＯＳトランジスタと前記第２のコンデンサとの接続点が、前記インバータに接続されて成るパワーオンリセット回路において、
前記第１のＭＯＳトランジスタと前記第１のコンデンサとの間に第３のＭＯＳトランジスタを直列接続し、当該第３のＭＯＳトランジスタのゲートには電源電圧と接地電圧との間に直列接続された複数の抵抗の比から決まる分圧された電圧が印加され、
かつ、前記インバータの出力が、前記電源電圧もしくは接地電圧との間に接続された抵抗との間に直列接続された第４のＭＯＳトランジスタのゲートに印加されるように構成したことを特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139531A JP4646434B2 (ja) | 2001-05-10 | 2001-05-10 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139531A JP4646434B2 (ja) | 2001-05-10 | 2001-05-10 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002335148A JP2002335148A (ja) | 2002-11-22 |
| JP4646434B2 true JP4646434B2 (ja) | 2011-03-09 |
Family
ID=18986293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001139531A Expired - Fee Related JP4646434B2 (ja) | 2001-05-10 | 2001-05-10 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4646434B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105634453A (zh) * | 2014-11-03 | 2016-06-01 | 上海华虹宏力半导体制造有限公司 | 上电复位电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437940B2 (ja) * | 1974-12-13 | 1979-11-17 | ||
| JPS6273634U (ja) * | 1985-10-29 | 1987-05-12 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722155B2 (ja) * | 1985-09-26 | 1995-03-08 | ソニー株式会社 | 半導体装置の製造方法 |
| JPS6444618A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Reset signal generating circuit |
-
2001
- 2001-05-10 JP JP2001139531A patent/JP4646434B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437940B2 (ja) * | 1974-12-13 | 1979-11-17 | ||
| JPS6273634U (ja) * | 1985-10-29 | 1987-05-12 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105634453A (zh) * | 2014-11-03 | 2016-06-01 | 上海华虹宏力半导体制造有限公司 | 上电复位电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002335148A (ja) | 2002-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6744291B2 (en) | Power-on reset circuit | |
| US7583123B2 (en) | High-speed flip-flop circuit | |
| US6459322B1 (en) | Level adjustment circuit and data output circuit thereof | |
| JP3756961B2 (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| JPH07230331A (ja) | 起動回路を有する基準電圧発生回路 | |
| JPH11308088A (ja) | 出力バッファ回路 | |
| US5237212A (en) | Level converting circuit | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| US4963774A (en) | Intermediate potential setting circuit | |
| KR100275396B1 (ko) | 파워 온 리세트 신호를 확실하게 발생할 수 있는 파워 온 리세트 회로 | |
| US20040051391A1 (en) | Adaptive, self-calibrating, low noise output driver | |
| JP4646434B2 (ja) | パワーオンリセット回路 | |
| US6346835B1 (en) | Power-on reset signal preparing circuit | |
| US6650154B2 (en) | Starter circuit | |
| JP7465200B2 (ja) | 遅延回路 | |
| JP3053062B2 (ja) | 電圧オンリセット回路 | |
| JP3278764B2 (ja) | 遅延回路 | |
| JPH07231252A (ja) | レベルシフト回路 | |
| JPH04357710A (ja) | 論理回路 | |
| US8151123B2 (en) | Circuit and method for generating an internal power supply voltage | |
| JP4552304B2 (ja) | 電圧切換回路 | |
| JP3233069B2 (ja) | 高耐圧レベル検出回路 | |
| KR20020022919A (ko) | 씨모스 버퍼회로 | |
| JP2944618B1 (ja) | 電流制御回路 | |
| JPH05315921A (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100830 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101020 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101109 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101207 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |