JP2002335148A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JP2002335148A JP2002335148A JP2001139531A JP2001139531A JP2002335148A JP 2002335148 A JP2002335148 A JP 2002335148A JP 2001139531 A JP2001139531 A JP 2001139531A JP 2001139531 A JP2001139531 A JP 2001139531A JP 2002335148 A JP2002335148 A JP 2002335148A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- capacitor
- voltage
- power supply
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 安定したリセットパルスを出力する。
【解決手段】 電源電圧と接地電圧との間にコンデンサ
Ｃ１とトランジスタＭ１が直列接続され、電源電圧と接
地電圧との間にトランジスタＭ２とコンデンサＣ２が直
列接続され、電源電圧と接地電圧との間にインバータＩ
Ｖが接続され、前記トランジスタＭ１のゲートが、前記
コンデンサＣ１と当該トランジスタＭ１との接続点と前
記トランジスタＭ２のゲートに接続され、当該トランジ
スタＭ２と前記コンデンサＣ２との接続点が、前記イン
バータＩＶに接続されて成るパワーオンリセット回路に
おいて、前記トランジスタＭ１と前記コンデンサＣ１と
の間にトランジスタＭ３を直列接続し、当該トランジス
タＭ３のゲートには電源電圧と接地電圧との間に直列接
続された複数の抵抗Ｒ１，Ｒ２の比から決まる分圧され
た電圧が印加されるように構成したことを特徴とする。
Ｃ１とトランジスタＭ１が直列接続され、電源電圧と接
地電圧との間にトランジスタＭ２とコンデンサＣ２が直
列接続され、電源電圧と接地電圧との間にインバータＩ
Ｖが接続され、前記トランジスタＭ１のゲートが、前記
コンデンサＣ１と当該トランジスタＭ１との接続点と前
記トランジスタＭ２のゲートに接続され、当該トランジ
スタＭ２と前記コンデンサＣ２との接続点が、前記イン
バータＩＶに接続されて成るパワーオンリセット回路に
おいて、前記トランジスタＭ１と前記コンデンサＣ１と
の間にトランジスタＭ３を直列接続し、当該トランジス
タＭ３のゲートには電源電圧と接地電圧との間に直列接
続された複数の抵抗Ｒ１，Ｒ２の比から決まる分圧され
た電圧が印加されるように構成したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーオンリセッ
ト回路に関し、更に詳しく言えば、電源電圧の立ち上が
りが緩やかな場合でも、十分なリセットパルスが出力さ
れるようにする技術に関する。
ト回路に関し、更に詳しく言えば、電源電圧の立ち上が
りが緩やかな場合でも、十分なリセットパルスが出力さ
れるようにする技術に関する。
【０００２】
【従来の技術】従来のパワーオンリセット回路の構成に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【０００３】ここで、上記パワーオンリセット回路は、
電源投入時から一定期間、例えばメモリ内のデータをリ
セットするためのリセット信号を内部回路内に供給する
ためのものである。
電源投入時から一定期間、例えばメモリ内のデータをリ
セットするためのリセット信号を内部回路内に供給する
ためのものである。
【０００４】図５において、電源電圧ＶDDと接地電圧Ｖ
SSとの間にコンデンサＣ１とＮチャネル型ＭＯＳトラン
ジスタＭ１が直列接続され、また、電源電圧ＶDDと接地
電圧ＶSSとの間にＰチャネル型ＭＯＳトランジスタＭ２
とコンデンサＣ２が直列接続され、更に、電源電圧ＶDD
と接地電圧ＶSSとの間にインバータＩＶが接続され、前
記ＭＯＳトランジスタＭ１のゲートは、前記コンデンサ
Ｃ１と前記ＭＯＳトランジスタＭ１との接続点と、前記
ＭＯＳトランジスタＭ２のゲートに接続され、前記ＭＯ
ＳトランジスタＭ２と前記コンデンサＣ２との接続点
は、前記インバータＩＶに接続されて、当該インバータ
ＩＶからの出力が不図示の内部回路（マイコン側）に伝
達される構成となっている。
SSとの間にコンデンサＣ１とＮチャネル型ＭＯＳトラン
ジスタＭ１が直列接続され、また、電源電圧ＶDDと接地
電圧ＶSSとの間にＰチャネル型ＭＯＳトランジスタＭ２
とコンデンサＣ２が直列接続され、更に、電源電圧ＶDD
と接地電圧ＶSSとの間にインバータＩＶが接続され、前
記ＭＯＳトランジスタＭ１のゲートは、前記コンデンサ
Ｃ１と前記ＭＯＳトランジスタＭ１との接続点と、前記
ＭＯＳトランジスタＭ２のゲートに接続され、前記ＭＯ
ＳトランジスタＭ２と前記コンデンサＣ２との接続点
は、前記インバータＩＶに接続されて、当該インバータ
ＩＶからの出力が不図示の内部回路（マイコン側）に伝
達される構成となっている。
【０００５】以下、上記パワーオンリセット回路の動作
について説明すると、先ず電源が投入され、電源電圧Ｖ
DDが印加されることで、インバータＩＶからＨレベルが
出力され、内部回路にリセット信号が供給される。
について説明すると、先ず電源が投入され、電源電圧Ｖ
DDが印加されることで、インバータＩＶからＨレベルが
出力され、内部回路にリセット信号が供給される。
【０００６】そして、上記リセット信号の停止動作は以
下のようになる。即ち、電源電圧ＶDDが印加された瞬
間、図６に示すように、Ａの電圧（コンデンサＣ１の接
地電圧ＶSS側の電圧）は前記Ｎチャネル型ＭＯＳトラン
ジスタＭ１のしきい値電圧以下であり、当該ＭＯＳトラ
ンジスタＭ１はオフしている。やがて、Ａの電圧がしき
い値電圧以上になると、前記ＭＯＳトランジスタＭ１が
オンし、コンデンサＣ１の充電が開始される。
下のようになる。即ち、電源電圧ＶDDが印加された瞬
間、図６に示すように、Ａの電圧（コンデンサＣ１の接
地電圧ＶSS側の電圧）は前記Ｎチャネル型ＭＯＳトラン
ジスタＭ１のしきい値電圧以下であり、当該ＭＯＳトラ
ンジスタＭ１はオフしている。やがて、Ａの電圧がしき
い値電圧以上になると、前記ＭＯＳトランジスタＭ１が
オンし、コンデンサＣ１の充電が開始される。
【０００７】次に、電源電圧ＶDDとＡの電圧がＶtp（Ｐ
チャネル型ＭＯＳトランジスタＭ２のしきい値電圧）と
なると、当該ＭＯＳトランジスタＭ２がオンし、Ｂの電
圧（コンデンサＣ２の電源電圧ＶDD側の電圧）が徐々に
上昇する。
チャネル型ＭＯＳトランジスタＭ２のしきい値電圧）と
なると、当該ＭＯＳトランジスタＭ２がオンし、Ｂの電
圧（コンデンサＣ２の電源電圧ＶDD側の電圧）が徐々に
上昇する。
【０００８】一方、Ｖt*（インバータの遷移電圧）は電
源電圧ＶDDの１／２になるように設定されているため、
電源電圧ＶDDと共に上昇する。そこで、Ｂの電圧がＶt*
以上になるとインバータＩＶの出力はＬレベルとなり、
内部回路へのリセット信号が停止される。
源電圧ＶDDの１／２になるように設定されているため、
電源電圧ＶDDと共に上昇する。そこで、Ｂの電圧がＶt*
以上になるとインバータＩＶの出力はＬレベルとなり、
内部回路へのリセット信号が停止される。
【０００９】
【発明が解決しようとする課題】ここで、従来のパワー
オンリセット回路は、電源電圧ＶDDが緩やかに立ち上が
るような際に、図４に×印で示すように、マイコンにリ
セットをかけられる電圧（図４に矢印で指し示すＲＣ発
振の発振開始電圧）以上のパルスを発生させることがで
きない場合があった。
オンリセット回路は、電源電圧ＶDDが緩やかに立ち上が
るような際に、図４に×印で示すように、マイコンにリ
セットをかけられる電圧（図４に矢印で指し示すＲＣ発
振の発振開始電圧）以上のパルスを発生させることがで
きない場合があった。
【００１０】このような不具合を解消するためには、前
記コンデンサＣ１，Ｃ２の容量を大きくし、前記ＭＯＳ
トランジスタＭ１，Ｍ２のインピーダンスを高くしてお
く必要があった。
記コンデンサＣ１，Ｃ２の容量を大きくし、前記ＭＯＳ
トランジスタＭ１，Ｍ２のインピーダンスを高くしてお
く必要があった。
【００１１】しかしながら、上記コンデンサＣ１，Ｃ２
の容量を大きくするか、上記ＭＯＳトランジスタＭ１，
Ｍ２のインピーダンスを高くする場合、パターン面積が
大きくなってしまうという問題がある。特に、コンデン
サＣ１、ＭＯＳトランジスタＭ１のＲＣ時定数が問題と
なる。
の容量を大きくするか、上記ＭＯＳトランジスタＭ１，
Ｍ２のインピーダンスを高くする場合、パターン面積が
大きくなってしまうという問題がある。特に、コンデン
サＣ１、ＭＯＳトランジスタＭ１のＲＣ時定数が問題と
なる。
【００１２】
【課題を解決するための手段】そこで、上記課題に鑑み
本発明のパワーオンリセット回路は、電源電圧と接地電
圧との間に第１のコンデンサと第１のＭＯＳトランジス
タが直列接続され、電源電圧と接地電圧との間に第２の
ＭＯＳトランジスタと第２のコンデンサが直列接続さ
れ、電源電圧と接地電圧との間にインバータが接続さ
れ、前記第１のＭＯＳトランジスタのゲートが、前記第
１のコンデンサと当該第１のＭＯＳトランジスタとの接
続点と前記第２のＭＯＳトランジスタのゲートに接続さ
れ、当該第２のＭＯＳトランジスタと前記第２のコンデ
ンサとの接続点が、前記インバータに接続されて成るも
のにおいて、前記第１のＭＯＳトランジスタと前記第１
のコンデンサとの間に第３のＭＯＳトランジスタを直列
接続し、当該第３のＭＯＳトランジスタのゲートには電
源電圧と接地電圧との間に直列接続された複数の抵抗の
比から決まる分圧された電圧が印加されるように構成さ
れたことを特徴とする。
本発明のパワーオンリセット回路は、電源電圧と接地電
圧との間に第１のコンデンサと第１のＭＯＳトランジス
タが直列接続され、電源電圧と接地電圧との間に第２の
ＭＯＳトランジスタと第２のコンデンサが直列接続さ
れ、電源電圧と接地電圧との間にインバータが接続さ
れ、前記第１のＭＯＳトランジスタのゲートが、前記第
１のコンデンサと当該第１のＭＯＳトランジスタとの接
続点と前記第２のＭＯＳトランジスタのゲートに接続さ
れ、当該第２のＭＯＳトランジスタと前記第２のコンデ
ンサとの接続点が、前記インバータに接続されて成るも
のにおいて、前記第１のＭＯＳトランジスタと前記第１
のコンデンサとの間に第３のＭＯＳトランジスタを直列
接続し、当該第３のＭＯＳトランジスタのゲートには電
源電圧と接地電圧との間に直列接続された複数の抵抗の
比から決まる分圧された電圧が印加されるように構成さ
れたことを特徴とする。
【００１３】また、前記インバータの出力が、前記電源
電圧もしくは接地電圧との間に接続された抵抗との間に
直列接続された第４のＭＯＳトランジスタのゲートに印
加されるように構成されたことを特徴とする。
電圧もしくは接地電圧との間に接続された抵抗との間に
直列接続された第４のＭＯＳトランジスタのゲートに印
加されるように構成されたことを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明のパワーオンリセッ
ト回路の一実施形態について図面を参照しながら説明す
る。尚、従来構成と同等な構成については、重複した説
明を避けるため、同符号を付して説明を簡略化する。
ト回路の一実施形態について図面を参照しながら説明す
る。尚、従来構成と同等な構成については、重複した説
明を避けるため、同符号を付して説明を簡略化する。
【００１５】ここで、本発明の特徴を為す回路構成は、
図１に示すように第１のＭＯＳトランジスタ（Ｎチャネ
ル型ＭＯＳトランジスタ）Ｍ１と第１のコンデンサＣ１
との間に第３のＭＯＳトランジスタ（Ｎチャネル型ＭＯ
Ｓトランジスタ）Ｍ３を直列接続し、当該ＭＯＳトラン
ジスタＭ３のゲートに印加されるゲート電圧を電源電圧
ＶDDと接地電圧ＶSSとの間に直列接続された抵抗Ｒ１，
Ｒ２の分圧で決めるようにしたことである。
図１に示すように第１のＭＯＳトランジスタ（Ｎチャネ
ル型ＭＯＳトランジスタ）Ｍ１と第１のコンデンサＣ１
との間に第３のＭＯＳトランジスタ（Ｎチャネル型ＭＯ
Ｓトランジスタ）Ｍ３を直列接続し、当該ＭＯＳトラン
ジスタＭ３のゲートに印加されるゲート電圧を電源電圧
ＶDDと接地電圧ＶSSとの間に直列接続された抵抗Ｒ１，
Ｒ２の分圧で決めるようにしたことである。
【００１６】即ち、図１において、電源電圧ＶDDと接地
電圧ＶSSとの間に抵抗Ｒ１，Ｒ２、そして第４のＭＯＳ
トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ４
が直列接続されている。
電圧ＶSSとの間に抵抗Ｒ１，Ｒ２、そして第４のＭＯＳ
トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ４
が直列接続されている。
【００１７】また、電源電圧ＶDDと接地電圧ＶSSとの間
に第１のコンデンサＣ１と第１の第１のＭＯＳトランジ
スタＭ１が直列接続され、かつ当該第１のコンデンサＣ
１とＭＯＳトランジスタＭ１との間に第３のＭＯＳトラ
ンジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ３が直
列接続されている。尚、前記ＭＯＳトランジスタＭ３の
ゲートには、前記抵抗Ｒ１，Ｒ２の比により分圧された
電圧が印加されている。
に第１のコンデンサＣ１と第１の第１のＭＯＳトランジ
スタＭ１が直列接続され、かつ当該第１のコンデンサＣ
１とＭＯＳトランジスタＭ１との間に第３のＭＯＳトラ
ンジスタ（Ｎチャネル型ＭＯＳトランジスタ）Ｍ３が直
列接続されている。尚、前記ＭＯＳトランジスタＭ３の
ゲートには、前記抵抗Ｒ１，Ｒ２の比により分圧された
電圧が印加されている。
【００１８】更に、電源電圧ＶDDと接地電圧ＶSSとの間
に第２のＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトラ
ンジスタ）Ｍ２と第２のコンデンサＣ２が直列接続され
ている。尚、前記ＭＯＳトランジスタＭ２のゲートに
は、前記第１のコンデンサＣ１と第３のＭＯＳトランジ
スタＭ３の接続点が接続されている。
に第２のＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトラ
ンジスタ）Ｍ２と第２のコンデンサＣ２が直列接続され
ている。尚、前記ＭＯＳトランジスタＭ２のゲートに
は、前記第１のコンデンサＣ１と第３のＭＯＳトランジ
スタＭ３の接続点が接続されている。
【００１９】そして、電源電圧ＶDDと接地電圧ＶSSとの
間にインバータＩＶが接続され、当該インバータＩＶか
らの出力が不図示の内部回路（マイコン側）に伝達さ
れ、メモリ内のデータの初期化が行われる構成となって
いる。
間にインバータＩＶが接続され、当該インバータＩＶか
らの出力が不図示の内部回路（マイコン側）に伝達さ
れ、メモリ内のデータの初期化が行われる構成となって
いる。
【００２０】上述したように本発明回路と従来回路との
相違点は、上記第３のＭＯＳトランジスタＭ３を準備し
たことである。そして、当該第３のＭＯＳトランジスタ
Ｍ３がオンするためには、図２及び図３に示すように、
Ｃの電圧（第１のＭＯＳトランジスタＭ１のゲート電
圧）とＤの電圧（抵抗Ｒ１−抵抗Ｒ２間の電圧）との電
圧差が当該第３のＭＯＳトランジスタＭ３のしきい値電
圧以上にならないとオンしない。
相違点は、上記第３のＭＯＳトランジスタＭ３を準備し
たことである。そして、当該第３のＭＯＳトランジスタ
Ｍ３がオンするためには、図２及び図３に示すように、
Ｃの電圧（第１のＭＯＳトランジスタＭ１のゲート電
圧）とＤの電圧（抵抗Ｒ１−抵抗Ｒ２間の電圧）との電
圧差が当該第３のＭＯＳトランジスタＭ３のしきい値電
圧以上にならないとオンしない。
【００２１】そのため、コンデンサＣ１の充電が開始さ
れる時間を遅らせることができる。従って、図４に○印
で示すように本発明回路では、従来回路に比してより高
い電源電圧レベル（ＶDD1＜ＶDD2）を得ることができ、
十分なリセットパルスを出力できる。
れる時間を遅らせることができる。従って、図４に○印
で示すように本発明回路では、従来回路に比してより高
い電源電圧レベル（ＶDD1＜ＶDD2）を得ることができ、
十分なリセットパルスを出力できる。
【００２２】また、前記Ｄの電圧は抵抗Ｒ１，Ｒ２の抵
抗比を変えることによって調整でき、それによって、コ
ンデンサＣ１に充電が開始される時間を遅らせることが
できる。
抗比を変えることによって調整でき、それによって、コ
ンデンサＣ１に充電が開始される時間を遅らせることが
できる。
【００２３】更に、前記インバータＩＶからの出力は、
前記第４のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳト
ランジスタ）Ｍ４のゲートにも入力されるように構成さ
れており、インバータＩＶからのＬレベル出力により、
当該第４のＭＯＳトランジスタＭ４はオフされる。
前記第４のＭＯＳトランジスタ（Ｎチャネル型ＭＯＳト
ランジスタ）Ｍ４のゲートにも入力されるように構成さ
れており、インバータＩＶからのＬレベル出力により、
当該第４のＭＯＳトランジスタＭ４はオフされる。
【００２４】そして、上記したように本発明回路を実現
するにあたって、従来の回路構成に抵抗Ｒ１，Ｒ２及び
ＭＯＳトランジスタＭ３，Ｍ４を追加するだけで可能と
なりいたずらにパターン面積が増大することはない。
するにあたって、従来の回路構成に抵抗Ｒ１，Ｒ２及び
ＭＯＳトランジスタＭ３，Ｍ４を追加するだけで可能と
なりいたずらにパターン面積が増大することはない。
【００２５】このように本発明では、上記ＭＯＳトラン
ジスタＭ３のインピーダンスをサイズだけでなく、上記
抵抗Ｒ１，Ｒ２の比で変更可能にしたことで、電源電圧
ＶDDの立ち上がりが緩やかな場合でも、十分なリセット
パルスを出力することができる。そして、上記回路構成
を採用することで、容易に高いインピーダンスのトラン
ジスタをつくることができるようになり、いたずらにパ
ターン面積の増大化を招くことがない。
ジスタＭ３のインピーダンスをサイズだけでなく、上記
抵抗Ｒ１，Ｒ２の比で変更可能にしたことで、電源電圧
ＶDDの立ち上がりが緩やかな場合でも、十分なリセット
パルスを出力することができる。そして、上記回路構成
を採用することで、容易に高いインピーダンスのトラン
ジスタをつくることができるようになり、いたずらにパ
ターン面積の増大化を招くことがない。
【００２６】また、リセットパルスが出ていない時に
は、前記接地電圧ＶSSと抵抗Ｒ２との間に直列接続さ
れ、インバータからのＬレベルの信号がゲート入力され
るＭＯＳトランジスタＭ４がオフし、電流が流れないよ
うに構成している。
は、前記接地電圧ＶSSと抵抗Ｒ２との間に直列接続さ
れ、インバータからのＬレベルの信号がゲート入力され
るＭＯＳトランジスタＭ４がオフし、電流が流れないよ
うに構成している。
【００２７】
【発明の効果】本発明によれば、電源電圧の立ち上がり
が緩やかな場合でも、十分なリセットパルスを出力する
ことができる。
が緩やかな場合でも、十分なリセットパルスを出力する
ことができる。
【図１】本発明の一実施形態のパワーオンリセット回路
を説明するための回路図である。
を説明するための回路図である。
【図２】本発明の一実施形態のパワーオンリセット回路
を説明するための特性図である。
を説明するための特性図である。
【図３】本発明の一実施形態のパワーオンリセット回路
を説明するための特性図である。
を説明するための特性図である。
【図４】本発明の一実施形態のパワーオンリセット回路
を説明するための特性図である。
を説明するための特性図である。
【図５】従来のパワーオンリセット回路を説明するため
の回路図である。
の回路図である。
【図６】従来のパワーオンリセット回路を説明するため
の特性図である。
の特性図である。
Ｍ１ 第１のＭＯＳトランジスタ Ｍ２ 第２のＭＯＳトランジスタ Ｍ３ 第３のＭＯＳトランジスタ Ｍ４ 第４のＭＯＳトランジスタ Ｃ１ 第１のコンデンサ Ｃ２ 第２のコンデンサ Ｒ１ 第１の抵抗 Ｒ２ 第２の抵抗 ＩＶ インバータ
Claims (2)
- 【請求項１】 電源電圧と接地電圧との間に第１のコン
デンサと第１のＭＯＳトランジスタが直列接続され、電
源電圧と接地電圧との間に第２のＭＯＳトランジスタと
第２のコンデンサが直列接続され、電源電圧と接地電圧
との間にインバータが接続され、前記第１のＭＯＳトラ
ンジスタのゲートが、前記第１のコンデンサと当該第１
のＭＯＳトランジスタとの接続点と前記第２のＭＯＳト
ランジスタのゲートに接続され、当該第２のＭＯＳトラ
ンジスタと前記第２のコンデンサとの接続点が、前記イ
ンバータに接続されて成るパワーオンリセット回路にお
いて、 前記第１のＭＯＳトランジスタと前記第１のコンデンサ
との間に第３のＭＯＳトランジスタを直列接続し、当該
第３のＭＯＳトランジスタのゲートには電源電圧と接地
電圧との間に直列接続された複数の抵抗の比から決まる
分圧された電圧が印加されるように構成したことを特徴
とするパワーオンリセット回路。 - 【請求項２】 前記インバータの出力が、前記電源電圧
もしくは接地電圧との間に接続された抵抗との間に直列
接続された第４のＭＯＳトランジスタのゲートに印加さ
れるように構成されたことを特徴とする請求項２に記載
のパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139531A JP4646434B2 (ja) | 2001-05-10 | 2001-05-10 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139531A JP4646434B2 (ja) | 2001-05-10 | 2001-05-10 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002335148A true JP2002335148A (ja) | 2002-11-22 |
| JP4646434B2 JP4646434B2 (ja) | 2011-03-09 |
Family
ID=18986293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001139531A Expired - Fee Related JP4646434B2 (ja) | 2001-05-10 | 2001-05-10 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4646434B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105634453A (zh) * | 2014-11-03 | 2016-06-01 | 上海华虹宏力半导体制造有限公司 | 上电复位电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273634A (ja) * | 1985-09-26 | 1987-04-04 | Sony Corp | 半導体装置の製造方法 |
| JPS6444618A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Reset signal generating circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5169326A (ja) * | 1974-12-13 | 1976-06-15 | Sanyo Electric Co | Shokisetsuteihoho |
| JPS6273634U (ja) * | 1985-10-29 | 1987-05-12 |
-
2001
- 2001-05-10 JP JP2001139531A patent/JP4646434B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273634A (ja) * | 1985-09-26 | 1987-04-04 | Sony Corp | 半導体装置の製造方法 |
| JPS6444618A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Reset signal generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4646434B2 (ja) | 2011-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6469552B2 (en) | Power on reset circuit | |
| US7583123B2 (en) | High-speed flip-flop circuit | |
| US20040041601A1 (en) | Power-on reset circuit | |
| JPH07230331A (ja) | 起動回路を有する基準電圧発生回路 | |
| JPH11261400A (ja) | 電力消費抑止回路 | |
| US5877635A (en) | Full-swing buffer circuit with charge pump | |
| US9136827B2 (en) | Power-on reset circuit | |
| JP2001274676A (ja) | レベルシフト回路および画像表示装置 | |
| US4963774A (en) | Intermediate potential setting circuit | |
| US20040051391A1 (en) | Adaptive, self-calibrating, low noise output driver | |
| US20030189452A1 (en) | Delay circuit and semiconductor device using the same | |
| US6650154B2 (en) | Starter circuit | |
| JP7465200B2 (ja) | 遅延回路 | |
| JP2002335148A (ja) | パワーオンリセット回路 | |
| JP3053062B2 (ja) | 電圧オンリセット回路 | |
| US20050140413A1 (en) | Driving device using CMOS inverter | |
| KR100630977B1 (ko) | 파워온 리셋 회로 | |
| JP3935266B2 (ja) | 電圧検知回路 | |
| JP2000194432A (ja) | Ｃｍｏｓロジック用電源回路 | |
| US8151123B2 (en) | Circuit and method for generating an internal power supply voltage | |
| JP3397803B2 (ja) | レベルシフト回路 | |
| KR100384833B1 (ko) | 면적 소모가 적은 레벨 쉬프터 | |
| JP4205392B2 (ja) | 信号生成回路及び信号生成回路を備えた半導体装置 | |
| JP4552304B2 (ja) | 電圧切換回路 | |
| JPH09181597A (ja) | レベルシフト回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100830 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101020 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101109 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101207 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |