JP2001274676A - レベルシフト回路および画像表示装置 - Google Patents

レベルシフト回路および画像表示装置

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JP2001274676A
JP2001274676A JP2000348672A JP2000348672A JP2001274676A JP 2001274676 A JP2001274676 A JP 2001274676A JP 2000348672 A JP2000348672 A JP 2000348672A JP 2000348672 A JP2000348672 A JP 2000348672A JP 2001274676 A JP2001274676 A JP 2001274676A
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level shift
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Tamotsu Sakai
保 酒井
Yasuyuki Ogawa
康行 小川
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Sharp Corp
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    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches

Abstract

(57)【要約】 【課題】 簡単な回路構成により入力端子数の低減およ
び低消費電力化を実現するレベルシフト回路を提供す
る。 【解決手段】 レベルシフタ部１に入力する反転入力信
号をインバータ部２で生成する際に、該インバータ部の
ハイレベルの出力電圧を与える電圧ＶＨＬを、分圧部３
において電源電圧ＶＨＨ，ＶＬＬから抵抗分割によって
生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、レベルシフト回路
に関するものであり、特に入力信号と、反転入力信号と
によって作動するレベルシフト回路に関するものであ
る。
【０００２】
【従来の技術】図７に、従来のレベルシフト回路の構成
例を示す。上記レベルシフト回路におけるレベルシフタ
部１０１は、４つのＭＯＳトランジスタ、すなわち、Ｐ
ＭＯＳトランジスタＰ８１及びＰ８２、ＮＭＯＳトラン
ジスタＮ８１及びＮ８２で構成されている。
【０００３】ＰＭＯＳトランジスタＰ８１とＮＭＯＳト
ランジスタＮ８１とは、電源電圧ＶＨＨ，ＶＬＬ間にお
いて反転出力信号ＯＵＴ Ｂの端子を介して直列接続さ
れている。また、同様にＰＭＯＳトランジスタＰ８２お
よびＮＭＯＳトランジスタＮ８２も、電源電圧ＶＨＨ，
ＶＬＬ間に出力信号ＯＵＴの端子を介して直列接続され
ている。また、上記出力信号ＯＵＴはＰＭＯＳトランジ
スタＰ８１のゲートへの入力にもなり、反転出力信号Ｏ
ＵＴ ＢはＰＭＯＳトランジスタＰ８２のゲートへの入
力にもなっている。
【０００４】ＮＭＯＳトランジスタＮ８１のゲートに
は、入力信号ＩＮが入力される。一方、ＮＭＯＳトラン
ジスタＮ８２のゲートには、上記入力信号ＩＮをインバ
ータ部１０２によって反転した反転入力信号ＩＮ Ｂが
入力される。上記インバータ部１０２は、ＰＭＯＳトラ
ンジスタＰ８３およびＮＭＯＳトランジスタＮ８３が、
電源電圧ＶＨＬ及びＶＬＬの間で直列に接続されてなる
構成である。
【０００５】上記構成のレベルシフト回路において、入
力信号ＩＮとしてローレベル（電圧ＶＬ）の信号が入っ
てきた時、ＮＭＯＳトランジスタＮ８１はターンオフす
る。また、上記入力信号ＩＮは、インバータ部１０２の
ＰＭＯＳトランジスタＰ８３およびＮＭＯＳトランジス
タＮ８３のゲートにも印加され、これによってＰＭＯＳ
トランジスタＰ８３がターンオンし、ＮＭＯＳトランジ
スタＮ８３はターンオフする。すなわち、インバータ部
１０２からの出力は、ＰＭＯＳトランジスタＰ８３のみ
がターンオンすることにより、ＶＨＬの出力電圧とな
る。
【０００６】これにより、ＮＭＯＳトランジスタＮ８２
には、上記入力信号ＩＮが反転されたハイレベル（電圧
ＶＨＬ）の反転入力信号ＩＮ Ｂ信号が入力されてター
ンオンする。このため、上記ＮＭＯＳトランジスタＮ８
２のドレイン側では出力信号ＯＵＴのレベルがＶＬＬレ
ベルとなる。この出力信号ＯＵＴがゲートに接続された
ＰＭＯＳトランジスタＰ８１は、ゲートレベルがＶＬＬ
となるためターンオンし、そのドレイン側では反転出力
信号ＯＵＴ ＢのレベルがＶＨＨレベルとなる。このＶ
ＨＨレベルの反転出力信号ＯＵＴ Ｂがゲート入力とな
るＰＭＯＳトランジスタＰ８２はターンオフする。
【０００７】このように、上記レベルシフト回路では、
ローレベル（電圧ＶＬ）の入力信号ＩＮが入力された場
合、出力信号ＯＵＴがＶＬＬレベル、反転出力信号ＯＵ
ＴＢがＶＨＨレベルで安定する。逆に、入力信号ＩＮが
ハイレベル（電圧ＶＨ）となった場合は、出力信号ＯＵ
ＴがＶＨＨレベル、反転出力信号ＯＵＴ ＢがＶＬＬレ
ベルで安定する。
【０００８】尚、上記図７の構成では、ＮＭＯＳトラン
ジスタＮ８２のゲートに入力される反転入力信号ＩＮ
Ｂを得るためにインバータ部１０２を用いているが、図
８に示すように、該インバータ部１０２を取り除き、外
部からＩＮ Ｂを入力することにより同様のレベルシフ
ト動作を行なうことも可能である。
【０００９】
【発明が解決しようとする課題】ところが、図７に示し
た上記従来のレベルシフト回路では、レベルシフト後の
回路用の電源電圧（ＶＨＨ，ＶＬＬ）に加え、さらにレ
ベルシフト前の反転入力信号を生成するインバータ部１
０２用の電源電圧（ＶＨＬ）が必要となる。これらの電
源は、上記レベルシフト回路に対して外部から入力され
る必要があり、回路の端子数の増加に繋がる。
【００１０】さらに、図８に示したレベルシフト回路で
は、反転入力信号ＩＮ Ｂが外部回路によって生成され
該レベルシフト回路に入力されるが、この場合、外部か
ら入力する必要のある信号の大部分に該信号の反転信号
が必要となるため、端子数の増加に繋がる。
【００１１】本発明は、上記の問題点を解決するために
なされたもので、その目的は、簡単な回路構成により入
力端子数の低減および低消費電力化を実現するレベルシ
フト回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のレベルシフト回
路は、上記の課題を解決するために、入力信号と、該入
力信号のハイ／ローを反転させた反転入力信号とが入力
されると共に、高電源電圧である第１の電圧および低電
源電圧である第２の電圧に接続され、入力信号および反
転入力信号のハイ／ローに基づいて、第１の電圧および
第２の電圧を切り替えて出力するレベルシフタ手段と、
上記入力信号と上記第１の電圧および第２の電圧の何れ
か一方と上記反転入力信号のローレベルまたはハイレベ
ルの出力レベルを与える第３の電圧とが入力されて、上
記入力信号のハイ／ローに基づいて出力電圧レベルを切
り替えることにより、上記入力信号を反転させた反転入
力信号を生成する反転入力信号生成手段と、上記第３の
電圧を、上記第１および第２の電圧間で分圧して抽出す
る分圧手段とを備えていることを特徴としている。
【００１３】レベルシフタ手段の入力として、入力信号
と、これを反転させた反転入力信号を必要とする場合、
出力信号のハイレベルおよびローレベルを与える第１お
よび第２の電圧以外に、反転入力信号のローレベルまた
はハイレベルの出力レベルを与える第３の電圧を必要と
する。
【００１４】この第３の電圧は、従来では、レベルシフ
ト回路の外部から電源電圧として供給されており、その
ための端子を必要としていたが、上記構成では、上記第
３の電圧は、分圧手段において第１および第２の電圧か
らの分圧によって生成される。このため、第３の電圧を
入力するための端子が不要となり、レベルシフト回路に
おける端子数の削減が実現できる。
【００１５】また、上記レベルシフト回路では、上記分
圧手段は、上記第１および第２の電圧間に直列に接続さ
れたＰチャネルトランジスタを有し、各Ｐチャネルトラ
ンジスタのゲートには入力信号が接続される構成とする
ことができる。
【００１６】上記構成によれば、上記Ｐチャネルトラン
ジスタの各ゲートにローレベルの入力信号が入力される
場合には、これらのＰチャネルトランジスタはターンオ
ンし、上記分圧手段では、第３の電圧が分圧によって抽
出される。また、入力信号がハイレベルの時には、各々
のトランジスタのゲート−ソース間にかかる電圧がロー
レベル時よりも小さくなり、ソース−ドレイン間の抵抗
が高くなり電源ＶＨＨから電源ＶＬＬへ流れる電流が小
さくなるため、電流を制御でき、低消費電力化を実現で
きる。
【００１７】あるいは、上記レベルシフト回路では、上
記分圧手段は、上記第１および第２の電圧間に直列に接
続された抵抗により構成されていてもよい。
【００１８】また、上記レベルシフト回路において、そ
の構成要素となるトランジスタの半導体、または抵抗
は、ポリシリコン薄膜で形成されている構成とすること
が好ましい。
【００１９】上記構成によれば、特に分圧手段において
形成されるトランジスタまたは抵抗を、レベルシフタ手
段および反転入力信号生成手段と同一の基板上に作成す
ることが可能である。すなわち、上記レベルシフト回路
全体を同一基板状に作成でき、外部から抵抗などを用い
て分圧することも無く、より簡単な構成でレベルシフト
回路を製造することができる。
【００２０】また、上記分圧手段を抵抗にて構成する場
合には、レイアウトによっては、配線パターンの下に抵
抗を配置することによって、レイアウトの縮小化が図れ
る場合もある。
【００２１】また、上記レベルシフト回路では、上記分
圧手段によって抽出される第３の電圧が、上記トランジ
スタの閾値の設計値における駆動マージンの範囲内に設
定されている構成とすることが好ましい。
【００２２】また、上記レベルシフト回路では、上記分
圧手段によって抽出される第３の電圧が、上記トランジ
スタの閾値の設計値における駆動マージンの中間値に設
定されている構成とすることが好ましい。
【００２３】ここで、上記レベルシフト回路において、
その構成要素となるトランジスタの半導体がポリシリコ
ン薄膜で形成される場合（すなわち、ポリシリコントラ
ンジスタが用いられる場合）、該ポリシリコントランジ
スタは閾値のばらつきが大きく、閾値の設計値に対して
２〜３Ｖ程度の範囲でばらつきが生じる。このため、ポ
リシリコントランジスタにより構成されるレベルシフト
回路では、ロット間で生じる該ポリシリコントランジス
タの閾値のばらつきに対し、その入力となる第３の電圧
を適切に指定することでレベルシフト回路の実用範囲を
広くとることが望まれる。
【００２４】上記構成によれば、第３の電圧がトランジ
スタの閾値の設計値における駆動マージンの中間値に設
定されることにより、製造されたレベルシフト回路にお
けるトランジスタの閾値が設計値よりずれた場合であっ
ても、上記第３の電圧の設定値は、上記トランジスタの
閾値（設計値よりずれた値の場合を含む）における駆動
マージン内に存在する可能性が高くなり、上記レベルシ
フト回路の動作を安定させることができる。
【００２５】また、上記レベルシフト回路では、上記分
圧手段における抵抗値の総和が、レベルシフト回路の動
作可能な周波数の範囲内で、より大きな値に設定されて
いる構成とすることが好ましい。
【００２６】ここで、上記分圧手段における抵抗値の総
和（分圧抵抗値）が小さければ、レベルシフト回路が動
作可能となる動作周波数は広範囲にわたるが、分圧抵抗
値が大きくなるほど該レベルシフト回路が動作可能とな
る動作周波数は小さくなる傾向にある。
【００２７】上記構成によれば、上記分圧手段における
抵抗値の総和が、レベルシフト回路の動作可能な周波数
の範囲内で、より大きな値に設定されることにより、上
記分圧手段を流れる電流を低減することができ、該レベ
ルシフト回路の低消費電力化を実現できる。
【００２８】また、本発明のレベルシフト回路は、外部
から入力される入力信号に対して、その反転信号である
反転入力信号を内部で生成し、入力信号および反転入力
信号のハイ／ローに基づいて、入力信号レベルをシフト
して出力するレベルシフト回路において、上記反転入力
信号のローレベルまたはハイレベルの出力レベルを与え
る電圧を、レベルシフトされた後の出力信号の出力レベ
ルを与える電源電圧から抵抗分割により生成することを
特徴としている。
【００２９】従来のレベルシフト回路において、入力信
号と反転入力信号とが用いられる場合では、反転入力信
号については、入力信号と同様に外部から入力される場
合と、内部で生成される場合とが考えられる。上記反転
入力信号が外部から入力される場合には、レベルシフト
回路においてそのための入力端子が必要となる。また、
反転入力信号を内部で生成する場合であっても、レベル
シフトされた後の出力信号の出力レベルを与える電源電
圧以外に、該反転入力信号のローレベルまたはハイレベ
ルの出力レベルを与える電圧が必要となり、この電圧を
与えるための端子が必要となる。
【００３０】これに対し、本発明のレベルシフト回路の
構成では、反転入力信号のローレベルまたはハイレベル
の出力レベルを与える電圧は、レベルシフトされた後の
出力信号の出力レベルを与える電源電圧から抵抗分割に
より生成される。すなわち、上記レベルシフト回路にお
いては、レベルシフトされた後の出力信号の出力レベル
を与える電源電圧を入力するための端子のみでよいこと
となり、端子数の削減を図ることができる。
【００３１】また、本発明の画像表示装置は、表示を行
う画素がマトリクス状に設けられたアクティブ・マトリ
クス型の画像表示装置であって、データ信号駆動回路及
び走査信号駆動回路が、上述のレベルシフト回路を有し
ていることを特徴としている。
【００３２】上記画像表示装置では、データ信号駆動回
路及び走査信号駆動回路における端子数の削減を図るこ
とができる。
【００３３】
【発明の実施の形態】本発明の実施の一形態について図
１ないし図４に基づいて説明すれば、以下の通りであ
る。
【００３４】図１に、本実施の形態に係るレベルシフト
回路の構成例を示す。上記レベルシフト回路におけるレ
ベルシフタ部（レベルシフタ手段）１は、４つのＭＯＳ
トランジスタ、すなわち、ＰＭＯＳトランジスタＰ１１
及びＰ１２、ＮＭＯＳトランジスタＮ１１及びＮ１２で
構成されている。
【００３５】ＰＭＯＳトランジスタＰ１１とＮＭＯＳト
ランジスタＮ１１とは、電源電圧ＶＨＨ，ＶＬＬ間にお
いて反転出力信号ＯＵＴ Ｂの端子を介して直列接続さ
れている。同様にＰＭＯＳトランジスタＰ１２およびＮ
ＭＯＳトランジスタＮ１２も、電源電圧ＶＨＨ，ＶＬＬ
間に出力信号ＯＵＴの端子を介して直列接続されてい
る。また、上記出力信号ＯＵＴはＰＭＯＳトランジスタ
Ｐ１１のゲートへの入力にもなり、反転出力信号ＯＵＴ
ＢはＰＭＯＳトランジスタＰ１２のゲートへの入力に
もなっている。
【００３６】ＮＭＯＳトランジスタＮ１１のゲートに
は、入力信号ＩＮが入力される。一方、ＮＭＯＳトラン
ジスタＮ１２のゲートには、上記入力信号ＩＮをインバ
ータ部（反転入力信号生成手段）２によって反転した反
転入力信号ＩＮ Ｂが入力される。上記インバータ部２
は、ＰＭＯＳトランジスタＰ１３およびＮＭＯＳトラン
ジスタＮ１３が、電源電圧ＶＨＬ及びＶＬＬの間で直列
に接続されてなる構成である。
【００３７】上記構成のレベルシフト回路において、入
力信号ＩＮとしてローレベル（電圧ＶＬ）の信号が入っ
てきた時、ＮＭＯＳトランジスタＮ１１はターンオフす
る。また、上記入力信号ＩＮは、インバータ部２のＰＭ
ＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ
１３のゲートにも印加され、これによってＰＭＯＳトラ
ンジスタＰ１３がターンオンし、ＮＭＯＳトランジスタ
Ｎ１３はターンオフする。すなわち、インバータ部２か
らの出力は、ＰＭＯＳトランジスタＰ１３のみがターン
オンすることにより、ＶＨＬの出力電圧となる。
【００３８】これにより、ＮＭＯＳトランジスタＮ１２
には、上記入力信号ＩＮが反転されたハイレベル（電圧
ＶＨＬ）の反転入力信号ＩＮ Ｂ信号が入力されてター
ンオンする。上記ＮＭＯＳトランジスタＮ１２のドレイ
ンでは、出力信号ＯＵＴのレベルがＶＬＬレベルとな
る。この出力信号ＯＵＴがゲートに接続されたＰＭＯＳ
トランジスタＰ１１は、ゲートレベルがＶＬＬとなるた
めターンオンし、そのドレインでは反転出力信号ＯＵＴ
ＢのレベルがＶＨＨレベルとなる。このＶＨＨレベル
の反転出力信号ＯＵＴ Ｂがゲート入力となるＰＭＯＳ
トランジスタＰ１２はターンオフする。尚、本実施の形
態における説明では、ＮＭＯＳトランジスタについて
は、低電圧側をソース、高電圧側をドレインとし、ＰＭ
ＯＳトランジスタについては、高電圧側をソース、低電
圧側をドレインとする。
【００３９】このように、上記レベルシフト回路では、
ローレベル（電圧ＶＬ）の入力信号ＩＮが入力された場
合、出力信号ＯＵＴがＶＬＬレベル、反転出力信号ＯＵ
ＴＢがＶＨＨレベルで安定する。逆に、入力信号ＩＮが
ハイレベル（電圧ＶＨ）となった場合は、出力信号ＯＵ
ＴがＶＨＨレベル、反転出力信号ＯＵＴ ＢがＶＬＬレ
ベルで安定する。通常、上記入力信号ＩＮにおいて、ハ
イレベルの電圧ＶＨは電圧ＶＨＬと同電位であり、ロー
レベルの電圧ＶＬは電圧ＶＬＬと同電位である。
【００４０】ここで、ＰＭＯＳトランジスタＰ１３及び
ＮＭＯＳトランジスタＮ１３により構成されるインバー
タ部２において、ハイレベル側の出力を与える電圧ＶＨ
Ｌ（第３の電圧）は、電源電圧ＶＨＨ（第１の電圧）お
よびＶＬＬ（第２の電圧）を分圧部（分圧手段）３によ
って分圧することによって生成される。上記分圧部３
は、電源電圧ＶＨＨ及びＶＬＬ間に抵抗Ｒ１１及びＲ１
２を直列に接続し、これらの抵抗間の電圧を取り出すこ
とにより上記電圧ＶＨＨおよびＶＬＬを分圧して電圧Ｖ
ＨＬを生成する。
【００４１】抵抗分圧により生成される電圧ＶＨＬは、
入力信号ＩＮのハイレベル電圧ＶＨとほぼ同等のレベル
となっているが、レベルシフタ部１が動作する電圧であ
れば、ＶＨと異なる電圧値であってもよい。具体的に
は、上記ＶＨＬの値は、これがゲート入力となるＮＭＯ
ＳトランジスタＮ１２の閾値電圧によって決定されるも
のである。
【００４２】上記ＶＨＬの値は抵抗Ｒ１１，Ｒ１２の抵
抗値の比率によって決まるが、この時の定常電流の値は
抵抗値の合計によって決まり、この値は各信号の動作ス
ピードに応じて変更可能である。上記レベルシフト回路
が高周波の信号で動作する場合には、入力信号ＩＮがロ
ーレベルの電圧ＶＬであれば反転入力信号ＩＮ Ｂはハ
イレベルの電圧ＶＨＬとなり、短時間でＶＨＬレベルを
出力できるだけの電流が必要になるため、抵抗Ｒ１１，
Ｒ１２の合計抵抗値を下げれば良い。
【００４３】逆に、低周波数で信号のタイミングにあま
り影響しない信号を扱う場合、Ｒ１１，Ｒ１２の合計抵
抗値を上げる事により、定常電流を大幅に少なくするこ
とができる。このため、低周波数の信号を扱う場合に
は、本実施の形態に係るレベルシフト回路は、入力端子
数を減らすことが可能となるだけでなく、低消費電力化
にも大きく貢献できる。
【００４４】上記分圧部３における抵抗Ｒ１１，Ｒ１２
は、半導体素子によって構成することが好適であり、こ
の場合、小規模の面積で高抵抗を安定して作ることがで
きる。また、面積が大きくなってもメタル配線の下、も
しくは上に重ねて作ることができるため、配線部などの
空きスペースを有効に利用でき、回路の小スペース化が
図れる。上記半導体素子は、ｎ形半導体（例えば、ドナ
ーとしてリンをドープしたシリコン）により構成するこ
とも、ｐ形半導体（例えば、アクセプタとしてボロンを
ドープしたシリコン）により構成することも可能であ
る。
【００４５】また、上記分圧部３における各抵抗は、Ｍ
ＯＳトランジスタによって構成されていてもよい。図２
（ａ）はＮＭＯＳトランジスタを用いた例であるが、こ
の場合、チャネル長が同じＮＭＯＳトランジスタＮ２
１，Ｎ２２，Ｎ２３を電源ＶＨＨとＶＬＬの間に直列に
接続し、各ＮＭＯＳトランジスタＮ２１，Ｎ２２，Ｎ２
３のゲートを電源電圧ＶＨＨに接続している。そして、
出力電圧ＶＨＬは、ＮＭＯＳトランジスタＮ２２及びＮ
２３の接続部より抽出されている。
【００４６】また、各ＮＭＯＳトランジスタのチャネル
長を異なるサイズにし、所望の電圧が得られるようにし
ても良い。
【００４７】ここで、上記ＮＭＯＳトランジスタの数お
よび出力電源抽出箇所は特に限定されるものではなく、
所望の電圧および電流を得るために、トランジスタの特
性によって調整される必要がある。また、図２（ｂ）に
示すようにＮＭＯＳトランジスタの代わりにＰＭＯＳト
ランジスタで構成しても良い。この場合は各ＰＭＯＳト
ランジスタＰ３１，Ｐ３２，Ｐ３３のゲートは電源電圧
ＶＬＬに接続する。
【００４８】また、上記図２（ａ）に示した分圧部３の
構成では、電源電圧ＶＨＨおよびＶＬＬの間に直列に接
続された各ＮＭＯＳトランジスタのゲートは全て高電源
電圧ＶＨＨに接続されていたが、各ＮＭＯＳトランジス
タのゲートを自トランジスタのドレインと接続してもよ
い。すなわち、図３（ａ）に示すように、ＮＭＯＳトラ
ンジスタＮ４１のゲートを電源ＶＨＨに、ＮＭＯＳトラ
ンジスタＮ４２のゲートをｘ４２に、ＮＭＯＳトランジ
スタＮ４３のゲートを分圧部３の出力電圧ＶＨＬに接続
する構成でも良い。
【００４９】また、図３（ｂ）に示すように、ＮＭＯＳ
トランジスタの代わりにＰＭＯＳトランジスタを用いる
場合であっても、各ＰＭＯＳトランジスタのゲートを自
トランジスタのドレインと接続する構成としてもよい。
この場合は、ＰＭＯＳトランジスタＰ５１のゲートをｘ
５１に、ＰＭＯＳトランジスタＰ５２のゲートを出力電
圧ＶＨＬに、ＰＭＯＳトランジスタＰ５３のゲートを低
電源電圧ＶＬＬに接続する構成となる。
【００５０】また、分圧部３において、電源ＶＨＨとＶ
ＬＬとの間に直列に接続される抵抗としてＰＭＯＳトラ
ンジスタを用いる場合には、図４に示すように、これら
のＰＭＯＳトランジスタＰ６１、Ｐ６２、Ｐ６３のゲー
トに入力信号ＩＮを接続する構成とすることも可能であ
る。この場合、入力信号ＩＮがローレベル（ＶＬ）の時
には、ＰＭＯＳトランジスタＰ６１、Ｐ６２、Ｐ６３が
ターンオンし、インバータ部２のハイ電源側（ＶＨＬ）
には、電圧ＶＨＬが供給される。
【００５１】一方、上記構成で入力信号ＩＮがハイレベ
ル（ＶＨ）の時には、各々のトランジスタのゲート−ソ
ース間にかかる電圧がローレベル時よりも小さくなり、
ソース−ドレイン間の抵抗が高くなり電源ＶＨＨから電
源ＶＬＬへ流れる電流が小さくなるため、電流を制御で
き、低消費電力化を実現できる。
【００５２】また、上記分圧部３における各抵抗は、上
述した各抵抗生成方法の組み合わせとすることも可能で
ある。
【００５３】また、上述の説明におけるレベルシフト回
路は、ハイレベルの入力信号ＩＮが入力された時に、よ
りハイレベルの出力信号ＯＵＴを出力する、すなわち入
力信号ＩＮをハイレベルにシフトする構成であるが、ロ
ーレベルにシフトするレベルシフト回路であっても、分
圧部における出力電圧を調整することにより実現可能で
ある。このようなローレベルのシフトを行うレベルシフ
ト回路の構成例を図５に示す。
【００５４】ローレベルにシフトする構成のレベルシフ
ト回路の場合、入力信号ＩＮの入力を受けて反転入力信
号ＩＮ Ｂをレベルシフタ部１’に出力するインバータ
部２’において、ＮＭＯＳトランジスタＮ７３のソース
側に分圧部３’による分圧後の電圧ＶＨＬを入力し、Ｐ
ＭＯＳトランジスタＰ７３のソース側に高電圧側の電源
電圧ＶＨＨを接続することで、ローレベルにシフトする
レベルシフト回路にも使用可能である。
【００５５】本実施の形態に係るレベルシフト回路は、
レベルシフタ部（レベルシフタ部１またはレベルシフタ
部１’）およびインバータ部（インバータ部２またはイ
ンバータ部２’）がポリシリコン膜で形成されたＭＯＳ
トランジスタにより構成されていると共に、分圧部（分
圧部３または分圧部３’）もポリシリコンで形成された
ｎ形半導体、ｐ形半導体、ＮＭＯＳトランジスタ、ＰＭ
ＯＳトランジスタの何れかで形成され、レベルシフタ部
およびインバータ部を構成するポリシリコン膜と同じ膜
により構成される。
【００５６】このように、分圧部をレベルシフタ部およ
びインバータ部と同じくポリシリコン膜で形成すること
により、上記レベルシフト回路全体を同一基板状に作成
でき、外部から抵抗などを用いて分圧することも無く、
より簡単な構成でレベルシフト回路を製造することがで
きる。
【００５７】しかしながら、ポリシリコン膜にて形成さ
れるＭＯＳトランジスタは、閾値のばらつきが大きく、
その動作可能な範囲も限られてくるため、分圧された電
圧ＶＨＬの指定を行う必要がある。具体的には、ポリシ
リコン膜にて形成されるＭＯＳトランジスタでは、閾値
の設計値に対して２〜３Ｖ程度の範囲でばらつきが生
じ、ＮＭＯＳトランジスタでは設計値を３Ｖとすると０
〜６Ｖ程度、ＰＭＯＳトランジスタでは設計値を−３Ｖ
とすると−６〜０Ｖ程度のばらつきが生じる。
【００５８】このため、上記特性のポリシリコントラン
ジスタにより構成されるレベルシフト回路では、ロット
間で生じる該ポリシリコントランジスタの閾値のばらつ
きに対し、電圧ＶＨＬを適切に指定することでレベルシ
フト回路の実用範囲を広くとることが望まれる。
【００５９】入力された電圧をハイレベルにシフトさせ
る図１の構成のレベルシフト回路において、ＶＨＨ−Ｖ
ＬＬ間電圧を１０〜２０Ｖ程度、入力電圧をＶＬＬとＶ
ＬＬ＋５Ｖとの範囲で切り替える入力条件とした場合の
ＰＭＯＳトランジスタＰ１３の動作範囲を図９（ａ）に
示す。同図においては、横軸には、ＰＭＯＳトランジス
タの閾値を示し、縦軸には、電源電圧ＶＨＨおよびＶＬ
Ｌより抵抗分割によって生成された電圧ＶＨＬを、電圧
ＶＬＬとの差をとってＶＨＬ−ＶＬＬ間電圧として示し
ている。
【００６０】図１の構成のレベルシフト回路では、分圧
部３により生成される電圧ＶＨＬがＰＭＯＳトランジス
タＰ１３のソースに接続されており、ＰＭＯＳトランジ
スタＰ１３の閾値と電圧ＶＨＬとの関係により該ＰＭＯ
ＳトランジスタＰ１３の動作範囲が限られてくる。具体
的には、上記ＰＭＯＳトランジスタＰ１３では、（ゲー
ト入力電圧）−（ソース入力電圧）＜（閾値）の場合に
ＯＮとなり、（ゲート入力電圧）−（ソース入力電圧）
＞（閾値）の場合にＯＦＦとなる。
【００６１】ここで、閾値が−３Ｖの場合を例にとる
と、入力ＩＮがローレベル（ＶＬＬ）である時には、Ｐ
ＭＯＳトランジスタＰ１３のゲートには電圧ＶＬＬが印
加される。この時、上記ＰＭＯＳトランジスタＰ１３が
ローレベルの入力によってＯＮするためには、ソース入
力電圧、すなわち電圧ＶＨＬはＶＬＬ＋３Ｖより大きい
ことが必要となる。実際には、より確実にＯＮとするた
めに１Ｖの余裕をみて、電圧ＶＨＬはＶＬＬ＋４Ｖ以上
である必要がある。
【００６２】一方、入力ＩＮがハイレベル（ＶＬＬ＋５
Ｖ）である時には、ＰＭＯＳトランジスタＰ１３のゲー
トには電圧ＶＬＬ＋５Ｖが印加される。この時、上記Ｐ
ＭＯＳトランジスタＰ１３がハイレベルの入力によって
ＯＦＦするためには、電圧ＶＨＬはＶＬＬ＋５＋３Ｖ以
下であることが必要となる。尚、トランジスタのＯＦＦ
時には、ゲート電圧が閾値以下であれば電流はほとんど
流れないため、ＯＮ時の場合のようなマージン（１Ｖの
余裕）は必要ない。
【００６３】このため、図１の構成のレベルシフト回路
において、ＰＭＯＳトランジスタＰ１３の閾値が−３Ｖ
であれば、電圧ＶＨＬはＶＬＬ＋４ＶからＶＬＬ＋８Ｖ
の間の電圧となり、よってＶＨＬ−ＶＬＬ間電圧は４〜
８Ｖ程度の駆動マージンを有することとなる。
【００６４】この時、ＮＭＯＳトランジスタの閾値電圧
は、レベルシフタが動作する電圧であれば特に指定する
必要はない。具体的には、入力のハイレベルとローレベ
ル間の電圧−１Ｖ程度以下であれば動作可能である。
【００６５】また、上記ＰＭＯＳトランジスタＰ１３の
閾値が−３Ｖ以外の値を取る場合であっても、ＶＨＬ−
ＶＬＬ間電圧の駆動マージンは、図９（ａ）に示すよう
に、その範囲は異なるものの閾値−３Ｖの場合と同じ電
圧幅の駆動マージンを有する。よって、上記ＰＭＯＳト
ランジスタＰ１３は図中斜線ハッチングで示す動作可能
範囲を示すこととなる。
【００６６】ここで、上述したように、閾値の設計値が
−３ＶであるＰＭＯＳトランジスタＰ１３では、その閾
値がロット間でばらつき、−６〜０Ｖの範囲でのばらつ
きを有するが、そのばらつきは均等ではなく、設計値で
ある−３Ｖの閾値となる頻度が最も高い。そして、上記
閾値の設計値（−３Ｖ）との差が大きくなる閾値ほど発
生頻度は低くなる。
【００６７】上記ＰＭＯＳトランジスタＰ１３の閾値の
ばらつきに対し、上記レベルシフト回路を安定して駆動
させるためには、ＰＭＯＳトランジスタＰ１３のソース
入力となる電圧ＶＨＬを、上動作可能範囲のより広い範
囲で、且つ、−３Ｖの設計値に近い範囲でカバーできる
値に指定することが好ましい。
【００６８】図９（ａ）を例にとってより具体的に説明
すると以下の通りである。すなわち、設計通りの−３Ｖ
の閾値を有するＰＭＯＳトランジスタＰ１３に対して
は、ＶＨＬ−ＶＬＬ間電圧を４〜８Ｖの値の任意の値と
した時に安定した動作をさせることができる。しかしな
がら、ＶＨＬ−ＶＬＬ間電圧を４Ｖまたは８Ｖに指定し
た場合には、図９（ａ）から明らかなように、上記ＰＭ
ＯＳトランジスタＰ１３が安定して動作するためには、
その閾値が−６〜−３Ｖまたは−３〜０Ｖの範囲となる
必要が有り、該ＰＭＯＳトランジスタＰ１３において許
容される閾値範囲の幅は３Ｖである。
【００６９】一方、ＶＨＬ−ＶＬＬ間電圧を５Ｖ，６
Ｖ，７Ｖの何れかに指定した場合には、ＰＭＯＳトラン
ジスタＰ１３が安定して動作するためには、その閾値が
−６〜−２Ｖ，−５〜−１Ｖまたは−４〜０Ｖの範囲と
なる必要が有り、該ＰＭＯＳトランジスタＰ１３におい
て許容される閾値範囲の幅は４Ｖである。このように、
ＶＨＬ−ＶＬＬ間電圧の指定（すなわち、電圧ＶＨＬの
指定）により、ＰＭＯＳトランジスタＰ１３において許
容される閾値範囲を広げることができる。
【００７０】また、ＶＨＬ−ＶＬＬ間電圧を５Ｖ，６
Ｖ，７Ｖの何れかに指定した場合、ＰＭＯＳトランジス
タＰ１３において許容される閾値範囲の幅は何れも４Ｖ
であるが、その閾値範囲が閾値の設計値−３Ｖに最も近
くなるのは、ＶＨＬ−ＶＬＬ間電圧を６Ｖに指定した場
合である。すなわち、ＶＨＬ−ＶＬＬ間電圧を６Ｖに指
定した場合には、ＰＭＯＳトランジスタＰ１３におい
て、許容される閾値範囲内の閾値の発生頻度が最も高く
なり、安定した動作を得ることのできるレベルシフト回
路の歩留りが向上するため、最も好適であると言える。
【００７１】尚、以上の説明は、図９（ａ）のグラフに
基づく具体例を示したものであるが、上記考察より、電
圧ＶＨＬの指定値は、ＰＭＯＳトランジスタの閾値の
（最も発生頻度が高いと予想される）設計値における駆
動マージンの中間値に設定されることが好ましいと言え
る。上記例では、ＰＭＯＳトランジスタＰ１３の閾値の
設計値における駆動マージンはＶＨＬ−ＶＬＬ間電圧が
４〜８Ｖであり、その中間値である６Ｖが最も好適であ
るとの結果が得られている。
【００７２】また、ＰＭＯＳトランジスタＰ１３のゲー
トへの入力電圧のハイレベルは、上述のようにＶＬＬ＋
５Ｖに特定するものではなく、ＶＬＬ＋５Ｖ以上として
も良い。入力電圧のハイレベルのＶＬＬ＋５Ｖ以上とす
るとＰＭＯＳトランジスタ閾値電圧に対する電圧ＶＨＬ
の動作マージンは大きくなる。具体的には、図９（ｂ）
に示すように、入力電圧のハイレベルがＶＬＬ＋６Ｖと
１Ｖ上げることにより電圧ＶＨＬの上限のマージンが１
Ｖ大きくなり、同様に２Ｖ上げると電圧ＶＨＬのマージ
ンが２Ｖ大きくなる。このように、ハイレベルの入力電
圧の増加量に比例して電圧ＶＨＬの上限のマージンを確
保できる。
【００７３】このように、上記ＰＭＯＳトランジスタＰ
１３のゲート入力電圧のハイレベルを上げることによ
り、電圧ＶＨＬとＰＭＯＳトランジスタＰ１３との関係
に影響を及ぼし、電圧ＶＨＬの上限の電圧マージンが大
きくなる。この時、ローレベルの入力電圧を変更しなけ
れば下限の電圧マージンは変わらず、全体の閾値に対す
る駆動マージンが大きくなる。
【００７４】上記図９（ｂ）に示した例の場合では、上
記ＰＭＯＳトランジスタＰ１３の閾値の設計値は−３Ｖ
であり、−３Ｖの閾値を有するＰＭＯＳトランジスタＰ
１３の駆動マージンは、ＶＨＬ−ＶＬＬ間電圧で４〜９
Ｖである。この時、上記駆動マージンの中間値は６．５
Ｖであり、電圧ＶＨＬはＶＬＬ＋６．５Ｖに指定され
る。また、この場合、電圧ＶＨＬをＶＬＬ＋６．５Ｖに
指定すると、ＰＭＯＳトランジスタＰ１３において許容
される閾値範囲は−０．５〜−５．５Ｖと、５Ｖの幅を
有しており、図９（ａ）に示した例の場合に比べ、許容
される閾値範囲の幅が１Ｖ広くなっていることが分か
る。
【００７５】以上の説明では、入力された電圧をハイレ
ベルにシフトさせる図１の構成のレベルシフト回路にお
ける例を説明したが、入力された電圧をローレベルにシ
フトさせる構成のレベルシフト回路においても、ロット
間で生じるポリシリコントランジスタ（ローレベルにシ
フトさせる構成のレベルシフト回路では、ＮＭＯＳトラ
ンジスタ）の閾値のばらつきに対し、電圧ＶＨＬを適切
に指定することでレベルシフト回路の実用範囲を広くと
ることが可能である。
【００７６】入力された電圧をローレベルにシフトさせ
る図５の構成のレベルシフト回路において、ＶＨＨ−Ｖ
ＬＬ間電圧を１０〜２０Ｖ程度、入力電圧をＶＬＬ−５
ＶとＶＬＬとの範囲で切り替える入力条件とした場合の
ＮＭＯＳトランジスタＮ７３の動作範囲を図１０（ａ）
に示す。同図においては、横軸には、ＮＭＯＳトランジ
スタの閾値を示し、縦軸には、電源電圧ＶＨＨおよびＶ
ＬＬより抵抗分割によって生成された電圧ＶＨＬを、電
圧ＶＨＨとの差をとってＶＨＨ−ＶＨＬ間電圧として示
している。
【００７７】図５の構成のレベルシフト回路では、分圧
部３’により生成される電圧ＶＨＬがＮＭＯＳトランジ
スタＮ７３のソースに接続されており、ＮＭＯＳトラン
ジスタＮ７３の閾値と電圧ＶＨＬとの関係により該ＮＭ
ＯＳトランジスタＮ７３の動作範囲が限られてくる。
【００７８】ここで、閾値が３Ｖの場合を例にとると、
入力ＩＮがローレベル（ＶＨＨ−５Ｖ）である時には、
ＮＭＯＳトランジスタＮ７３のゲートには電圧ＶＨＨ−
５Ｖが印加される。この時、上記ＮＭＯＳトランジスタ
Ｎ７３がローレベルの入力によってＯＦＦするために
は、ソース入力電圧、すなわち電圧ＶＨＬはＶＨＨ−５
−３Ｖ（すなわち、ＶＨＨ−８Ｖ以上）である必要があ
る。
【００７９】一方、入力ＩＮがハイレベル（ＶＨＨ）で
ある時には、ＮＭＯＳトランジスタＮ７３のゲートには
電圧ＶＨＨが印加される。この時、上記ＮＭＯＳトラン
ジスタＮ７３がハイレベルの入力によってＯＮするため
には、電圧ＶＨＬはＶＨＨ−３Ｖ以下であることが必要
となる。実際には、より確実にＯＮとするために、電圧
ＶＨＬはＶＨＨ−４Ｖ以下である必要がある。
【００８０】このため、図５の構成のレベルシフト回路
において、ＮＭＯＳトランジスタＮ７３の閾値が３Ｖで
あれば、電圧ＶＨＬはＶＨＨ−４ＶからＶＨＨ−８Ｖの
間の電圧となり、よってＶＨＨ−ＶＨＬ間電圧は４〜８
Ｖ程度の駆動マージンを有することとなる。
【００８１】この時、ＰＭＯＳトランジスタの閾値電圧
は、レベルシフタが動作する電圧であれば特に指定する
必要はない。具体的には、ＰＭＯＳトランジスタの閾値
の絶対値が、入力のハイレベルとローレベル間の電圧−
１Ｖ程度以下であれば動作可能である。
【００８２】また、上記ＮＭＯＳトランジスタＮ７３の
閾値が３Ｖ以外の値を取る場合であっても、ＶＨＨ−Ｖ
ＨＬ間電圧の駆動マージンは、図１０（ａ）に示すよう
に、その範囲は異なるものの閾値３Ｖの場合と同じ電圧
幅の駆動マージンを有する。よって、上記ＮＭＯＳトラ
ンジスタＮ７３は図中斜線ハッチングで示す動作可能範
囲を示すこととなる。
【００８３】尚、入力された電圧をローレベルにシフト
させる構成のレベルシフト回路においても、電圧ＶＨＬ
の指定値は、ＮＭＯＳトランジスタの閾値の（最も発生
頻度が高いと予想される）設計値における駆動マージン
の中間値に設定されることが好ましい。したがって、図
１０（ａ）のグラフに基づく例では、ＮＭＯＳトランジ
スタＮ７３の閾値の設計値（ここでは３Ｖ）における駆
動マージンはＶＨＨ−ＶＨＬ間電圧が４〜８Ｖであり、
その中間値である６Ｖが最も好適である。
【００８４】また、ＮＭＯＳトランジスタＮ７３のゲー
トへの入力電圧のローレベルは、上述のようにＶＨＨ−
５Ｖに特定するものではなく、ＶＨＨ−５Ｖ以下として
も良い。入力電圧のローレベルをＶＨＨ−５Ｖ以上とす
るとＮＭＯＳトランジスタ閾値電圧に対する電圧ＶＨＬ
の動作マージンは大きくなる。具体的には、図１０
（ｂ）に示すように、入力電圧のローレベルがＶＨＨ−
６Ｖと１Ｖ下げることにより電圧ＶＨＬの上限のマージ
ンが１Ｖ大きくなり、同様に２Ｖ下げると電圧ＶＨＬの
マージンが２Ｖ大きくなる。このように、ローレベルの
入力電圧の増加量に比例して電圧ＶＨＬの上限のマージ
ンを確保できる。
【００８５】このように、上記ＮＭＯＳトランジスタＮ
７３のゲート入力電圧のローレベルを下げることによ
り、電圧ＶＨＬとＮＭＯＳトランジスタＮ７３との関係
に影響を及ぼし、電圧ＶＨＬの上限の電圧マージンが大
きくなる。この時、ハイレベルの入力電圧を変更しなけ
れば下限の電圧マージンは変わらず、全体の閾値に対す
る駆動マージンが大きくなる。
【００８６】上記図１０（ｂ）に示した例の場合では、
上記ＮＭＯＳトランジスタＮ７３の閾値の設計値は３Ｖ
であり、３Ｖの閾値を有するＮＭＯＳトランジスタＮ７
３の駆動マージンは、ＶＨＨ−ＶＨＬ間電圧で４〜９Ｖ
である。この時、上記駆動マージンの中間値は６．５Ｖ
であり、電圧ＶＨＬはＶＨＨ−６．５Ｖに指定される。
また、この場合、電圧ＶＨＬをＶＨＨ−６．５Ｖに指定
すると、ＮＭＯＳトランジスタＮ７３において許容され
る閾値範囲は０．５〜５．５Ｖと、５Ｖの幅を有してお
り、図１０（ａ）に示した例の場合に比べ、許容される
閾値範囲の幅が１Ｖ広くなっていることが分かる。
【００８７】また、本実施の形態に係る上記レベルシフ
ト回路では、分圧部（３または３’）の抵抗の総抵抗値
（以下、分圧抵抗値）により動作可能な周波数特性を決
定できる。図１１に分圧抵抗値とレベルシフト回路の動
作可能周波数との関係を示す。同図では、斜線ハッチン
グにて示している領域がレベルシフト回路の動作可能領
域である。同図より明らかなように、分圧抵抗値が小さ
ければ、レベルシフト回路が動作可能となる動作周波数
は広範囲にわたるが、分圧抵抗値が大きくなるほど該レ
ベルシフト回路が動作可能となる動作周波数は小さくな
ることがわかる。
【００８８】このため、本発明のレベルシフト回路は、
特に動作周波数に依存しないＤＣ電位を切り替える場合
に特に有効であり、できるだけ抵抗値を上げることによ
り低消費電力化を実現できる。
【００８９】上記レベルシフト回路の実際の使用用途の
例として、アクティブマトリクス型の画像表示装置にお
いて、データ信号駆動回路もしくは走査信号駆動回路の
駆動方式を切り替えるモード切替えなどの、ＤＣによる
切替えを行なう信号に使用する。このため、分圧部にお
ける分圧抵抗値はできるだけ大きくすることが可能であ
り、より低消費電力化を実現できる。
【００９０】本発明において、レベルシフタ部１または
１’の構成は特定されるものでなく、入力信号ＩＮと反
転入力信号ＩＮ Ｂとを必要とするものであればよい。
【００９１】さらに、レベルシフト回路全体の抵抗値を
上げることにより、定常電流値を低く抑えることがで
き、特にスピードを必要としないＤＣ系のレベルシフタ
に有効である。
【００９２】以上のように、本実施の形態に係るレベル
シフト回路は、入力信号ＩＮと該入力信号のハイ／ロー
を反転させた反転入力信号ＩＮ Ｂとが入力されると共
に、高電源電圧であるＶＨＨおよび低電源電圧であるＶ
ＬＬに接続され、入力信号ＩＮおよび反転入力信号ＩＮ
Ｂのハイ／ローに基づいて、ＶＨＨおよびＶＬＬを切
り替えて出力するレベルシフタ部１と、上記入力信号Ｉ
Ｎと電源電圧ＶＬＬと上記反転入力信号ＩＮ Ｂのハイ
レベルの出力レベルを与える電圧ＶＨＬとが入力され
て、上記入力信号ＩＮのハイ／ローに基づいて出力電圧
レベルを切り替えることにより、上記入力信号ＩＮを反
転させた反転入力信号ＩＮ Ｂを生成するインバータ部
２と、上記電圧ＶＨＬを、上記電源電圧ＶＨＨおよびＶ
ＬＬ間で分圧して抽出する分圧部３とを備えている。
【００９３】レベルシフタ部１の入力として、入力信号
ＩＮと、これを反転させた反転入力信号ＩＮ Ｂを必要
とする場合、出力信号のハイレベルおよびローレベルを
与える電源電圧ＶＨＨおよびＶＬＬ以外に、反転入力信
号ＩＮ Ｂのローレベルまたはハイレベルの出力レベル
を与える電圧ＶＨＬを必要とする。
【００９４】この電圧ＶＨＬは、従来では、レベルシフ
ト回路の外部から電源電圧として供給されており、その
ための端子を必要としていたが、上記構成では、上記電
圧ＶＨＬは、分圧部３において電源電圧ＶＨＨおよびＶ
ＬＬからの分圧によって生成される。このため、電圧Ｖ
ＨＬを入力するための端子が不要となり、レベルシフト
回路における端子数の削減が実現できる。
【００９５】また、上記レベルシフト回路では、上記分
圧部３は、上記電源電圧ＶＨＨおよびＶＬＬ間にＰＭＯ
ＳトランジスタＰ６１〜Ｐ６３を直列に接続し、これら
のＰＭＯＳトランジスタＰ６１〜Ｐ６３の各ゲートに入
力信号ＩＮが接続される構成とすることができる。
【００９６】上記構成によれば、上記ＰＭＯＳトランジ
スタＰ６１〜Ｐ６３の各ゲートにローレベルの入力信号
ＩＮが入力される場合には、これらのＰＭＯＳトランジ
スタＰ６１〜Ｐ６３はターンオンし、上記分圧部３で
は、電圧ＶＨＬが分圧によって抽出される。また、入力
信号ＩＮがハイレベルの時には、各々のトランジスタの
ゲート−ソース間にかかる電圧がローレベル時よりも小
さくなり、ソース−ドレイン間の抵抗が高くなり電源Ｖ
ＨＨから電源ＶＬＬへ流れる電流が小さくなるため、電
流を制御でき、低消費電力化を実現できる。
【００９７】あるいは、上記レベルシフト回路では、上
記分圧部３は、上記電源電圧ＶＨＨおよびＶＬＬ間に直
列に接続された抵抗により構成されていてもよい。
【００９８】また、上記レベルシフト回路において、そ
の構成要素となる各トランジスタの半導体、または抵抗
は、ポリシリコン薄膜で形成されている構成とすること
が好ましい。
【００９９】上記構成によれば、特に分圧部３において
形成されるトランジスタまたは抵抗を、レベルシフタ部
１およびインバータ部２と同一の基板上に作成すること
が可能である。すなわち、上記レベルシフト回路全体を
同一基板状に作成でき、外部から抵抗などを用いて分圧
することも無く、より簡単な構成でレベルシフト回路を
製造することができる。また、上記分圧部３を抵抗にて
構成する場合には、レイアウトによっては、配線パター
ンの下に抵抗を配置することによって、レイアウトの縮
小化が図れる場合もある。
【０１００】また、上記レベルシフト回路では、上記分
圧部３によって抽出される電圧ＶＨＬが、トランジスタ
（本実施の形態においては、図１の構成では上記電圧Ｖ
ＨＬがソース入力となるＰＭＯＳトランジスタＰ１３、
図５の構成では上記電圧ＶＨＬがソース入力となるＮＭ
ＯＳトランジスタＮ７３）の閾値の設計値における駆動
マージンの範囲内に設定されている構成とすることが好
ましい。
【０１０１】また、上記レベルシフト回路では、上記分
圧部３によって抽出される電圧ＶＨＬが、トランジスタ
の閾値の設計値における駆動マージンの中間値に設定さ
れている構成とすることが好ましい。
【０１０２】上記構成によれば、電圧ＶＨＬがトランジ
スタの閾値の設計値における駆動マージンの中間値に設
定されることにより、製造されたレベルシフト回路にお
けるトランジスタの閾値が設計値よりずれた場合であっ
ても、上記電圧ＶＨＬの設定値は、上記トランジスタの
閾値（設計値よりずれた値の場合を含む）における駆動
マージン内に存在する可能性が高くなり、上記レベルシ
フト回路の動作を安定させることができる。
【０１０３】また、上記レベルシフト回路では、上記分
圧部３における抵抗値の総和が、レベルシフト回路の動
作可能な周波数の範囲内で、より大きな値に設定されて
いる構成とすることが好ましい。
【０１０４】上記構成によれば、上記分圧部３における
抵抗値の総和が、レベルシフト回路の動作可能な周波数
の範囲内で、より大きな値に設定されることにより、上
記分圧手段を流れる電流を低減することができ、該レベ
ルシフト回路の低消費電力化を実現できる。
【０１０５】また、本実施の形態に係るレベルシフト回
路は、外部から入力される入力信号ＩＮ Ｂに対して、
その反転信号である反転入力信号ＩＮ Ｂを内部で生成
し、入力信号および反転入力信号のハイ／ローに基づい
て、入力信号レベルをシフトして出力するものであっ
て、上記反転入力信号ＩＮ Ｂのハイレベルの出力レベ
ルを与える電圧ＶＨＬを、レベルシフトされた後の出力
信号の出力レベルを与える電源電圧ＶＨＨおよびＶＬＬ
から抵抗分割により生成している。
【０１０６】従来のレベルシフト回路において、入力信
号ＩＮと反転入力信号ＩＮ Ｂとが用いられる場合で
は、反転入力信号ＩＮ Ｂについては、入力信号ＩＮと
同様に外部から入力される場合と内部で生成される場合
とが考えられる。上記反転入力信号ＩＮ Ｂが外部から
入力される場合には、レベルシフト回路においてそのた
めの入力端子が必要となる。また、反転入力信号ＩＮ
Ｂを内部で生成する場合であっても、レベルシフトされ
た後の出力信号の出力レベルを与える電源電圧ＶＨＨお
よびＶＬＬ以外に、該反転入力信号ＩＮ Ｂのハイレベ
ル（またはローレベル）の出力レベルを与える電圧ＶＨ
Ｌが必要となり、この電圧ＶＨＬを与えるための端子が
必要となる。
【０１０７】これに対し、本実施の形態に係るレベルシ
フト回路の構成では、反転入力信号ＩＮ Ｂのハイレベ
ル（またはローレベル）の出力レベルを与える電圧ＶＨ
Ｌは、レベルシフトされた後の出力信号の出力レベルを
与える電源電圧ＶＨＨおよびＶＬＬから抵抗分割により
生成される。すなわち、上記レベルシフト回路において
は、レベルシフトされた後の出力信号の出力レベルを与
える電源電圧ＶＨＨおよびＶＬＬを入力するための端子
のみでよいこととなり、端子数の削減を図ることができ
る。
【０１０８】また、上記レベルシフト回路において、分
圧部３において用いられる抵抗は、例えば、ドナーをド
ープされたシリコンや、アクセプタをドープされたシリ
コンにより形成することができる。
【０１０９】また、上記レベルシフト回路において、分
圧部３において用いられる抵抗は、ＮＭＯＳトランジス
タを直列に接続して、各トランジスタのゲート電極を高
電源電圧ＶＨＨに接続し生成することができる。あるい
は、ＰＭＯＳトランジスタを直列に接続して、各トラン
ジスタのゲート電極を低電源電圧ＶＬＬに接続し生成す
ることもできる。
【０１１０】また、上記レベルシフト回路において、分
圧部３において用いられる抵抗は、ＮＭＯＳトランジス
タを直列に接続して、各トランジスタのゲート電極を自
トランジスタのドレインに接続し生成することができ
る。あるいは、ＰＭＯＳトランジスタを直列に接続し
て、各トランジスタのゲート電極を自トランジスタのド
レインに接続し生成することもできる。
【０１１１】また、上記レベルシフト回路は、入力信号
ＩＮをプラス側にシフトした出力信号ＯＵＴを出力する
構成とすることもでき、入力信号ＩＮをマイナス側にシ
フトした出力信号ＯＵＴを出力する構成とすることもで
きる。
【０１１２】また、上記レベルシフト回路では、該レベ
ルシフト回路を構成する素子が薄膜トランジスタである
ことが好ましい。
【０１１３】また、本実施の形態に係る画像表示装置
は、表示を行う画素がマトリクス状に設けられたアクテ
ィブ・マトリクス型の画像表示装置であって、データ信
号駆動回路及び走査信号駆動回路が、上述のレベルシフ
ト回路を有している。
【０１１４】すなわち、上記画像表示は、図６に示すよ
うに、入力端子から低電圧の制御信号が入力され、本発
明のレベルシフト回路によりデータ信号駆動回路及び走
査信号駆動回路に必要な電圧までレベルシフトを行い、
該データ信号駆動回路及び走査信号駆動回路により画像
表示を行う構成となる。
【０１１５】上記画像表示装置では、データ信号駆動回
路及び走査信号駆動回路における端子数の削減を図るこ
とができる。
【０１１６】上記画像表示装置においては、少なくとも
上記画素、及び前記データ信号駆動回路が、絶縁基板上
に形成された非晶質シリコン薄膜、多結晶シリコン薄
膜、又は単結晶シリコン薄膜上に構成されていることが
好ましい。
【０１１７】
【発明の効果】本発明のレベルシフト回路は、以上のよ
うに、入力信号と、該入力信号のハイ／ローを反転させ
た反転入力信号とが入力されると共に、高電源電圧であ
る第１の電圧および低電源電圧である第２の電圧に接続
され、入力信号および反転入力信号のハイ／ローに基づ
いて、第１の電圧および第２の電圧を切り替えて出力す
るレベルシフタ手段と、上記入力信号と上記第１の電圧
および第２の電圧の何れか一方と上記反転入力信号のロ
ーレベルまたはハイレベルの出力レベルを与える第３の
電圧とが入力されて、上記入力信号のハイ／ローに基づ
いて出力電圧レベルを切り替えることにより、上記入力
信号を反転させた反転入力信号を生成する反転入力信号
生成手段と、上記第３の電圧を、上記第１および第２の
電圧間で分圧して抽出する分圧手段とを備えている構成
である。
【０１１８】この第３の電圧は、従来では、レベルシフ
ト回路の外部から電源電圧として供給されており、その
ための端子を必要としていたが、上記構成では、上記第
３の電圧は、分圧手段において第１および第２の電圧か
らの分圧によって生成される。このため、第３の電圧を
入力するための端子が不要となり、レベルシフト回路に
おける端子数の削減が実現できるという効果を奏する。
【０１１９】また、上記レベルシフト回路では、上記分
圧手段は、上記第１および第２の電圧間に直列に接続さ
れたＰチャネルトランジスタを有し、各Ｐチャネルトラ
ンジスタのゲートには入力信号が接続される構成とする
ことができる。
【０１２０】それゆえ、上記Ｐチャネルトランジスタの
各ゲートにローレベルの入力信号が入力される場合に
は、これらのＰチャネルトランジスタはターンオンし、
第３の電圧が分圧によって抽出される。また、入力信号
がハイレベルの時には、各々のトランジスタのゲート−
ソース間にかかる電圧がローレベル時よりも小さくな
り、ソース−ドレイン間の抵抗が高くなり電源ＶＨＨか
ら電源ＶＬＬへ流れる電流が小さくなるため、電流を制
御でき、低消費電力化を実現できるという効果を奏す
る。
【０１２１】あるいは、上記レベルシフト回路では、上
記分圧手段は、上記第１および第２の電圧間に直列に接
続された抵抗により構成されていてもよい。
【０１２２】また、上記レベルシフト回路において、そ
の構成要素となるトランジスタの半導体、または抵抗
は、ポリシリコン薄膜で形成されている構成とすること
ができる。これにより、上記レベルシフト回路全体を同
一基板状に作成でき、外部から抵抗などを用いて分圧す
ることも無く、より簡単な構成でレベルシフト回路を製
造することができるという効果を奏する。
【０１２３】また、上記レベルシフト回路では、上記分
圧手段によって抽出される第３の電圧が、上記トランジ
スタの閾値の設計値における駆動マージンの範囲内に設
定されている構成とすることができる。
【０１２４】また、上記レベルシフト回路では、上記分
圧手段によって抽出される第３の電圧が、上記トランジ
スタの閾値の設計値における駆動マージンの中間値に設
定されている構成とすることができる。
【０１２５】これにより、製造されたレベルシフト回路
におけるトランジスタの閾値が設計値よりずれた場合で
あっても、上記第３の電圧の設定値は、上記トランジス
タの閾値（設計値よりずれた値の場合を含む）における
駆動マージン内に存在する可能性が高くなる。このた
め、上記トランジスタの閾値特性にロット間でのばらつ
きが生じた場合であっても、上記レベルシフト回路の動
作を安定させることができるという効果を奏する。
【０１２６】また、上記レベルシフト回路では、上記分
圧手段における抵抗値の総和が、レベルシフト回路の動
作可能な周波数の範囲内で、より大きな値に設定されて
いる構成とすることができる。
【０１２７】これにより、上記分圧手段における抵抗値
の総和が、レベルシフト回路の動作可能な周波数の範囲
内で、より大きな値に設定され、上記分圧手段を流れる
電流を低減することができ、該レベルシフト回路の低消
費電力化を実現できるという効果を奏する。
【０１２８】また、本発明のレベルシフト回路は、外部
から入力される入力信号に対して、その反転信号である
反転入力信号を内部で生成し、入力信号および反転入力
信号のハイ／ローに基づいて、入力信号レベルをシフト
して出力するレベルシフト回路において、上記反転入力
信号のローレベルまたはハイレベルの出力レベルを与え
る電圧を、レベルシフトされた後の出力信号の出力レベ
ルを与える電源電圧から抵抗分割により生成する構成で
ある。
【０１２９】それゆえ、反転入力信号のローレベルまた
はハイレベルの出力レベルを与える電圧は、レベルシフ
トされた後の出力信号の出力レベルを与える電源電圧か
ら抵抗分割により生成されるため、上記レベルシフト回
路においては、レベルシフトされた後の出力信号の出力
レベルを与える電源電圧を入力するための端子のみでよ
いこととなり、端子数の削減を図ることができるという
効果を奏する。
【０１３０】また、本発明の画像表示装置は、表示を行
う画素がマトリクス状に設けられたアクティブ・マトリ
クス型の画像表示装置であって、データ信号駆動回路及
び走査信号駆動回路が、上述のレベルシフト回路を有し
ている構成である。
【０１３１】それゆえ、上記画像表示装置では、データ
信号駆動回路及び走査信号駆動回路における端子数の削
減を図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、レベル
シフト回路の構成を示す回路図である。
【図２】上記レベルシフト回路の分圧部をトランジスタ
で構成した場合の構成例を示す回路図であり、（ａ）は
ＮＭＯＳトランジスタを用いた例、（ｂ）はＰＭＯＳト
ランジスタを用いた例である。
【図３】上記レベルシフト回路の分圧部をトランジスタ
で構成した場合の他の構成例を示す回路図であり、
（ａ）はＮＭＯＳトランジスタを用いた例、（ｂ）はＰ
ＭＯＳトランジスタを用いた例である。
【図４】上記レベルシフト回路の分圧部をトランジスタ
で構成した場合のさらに他の構成例を示す回路図であ
る。
【図５】本発明に係るレベルシフト回路の変形例を示す
ものであり、ローレベルのシフトを行うレベルシフト回
路の構成を示す回路図である。
【図６】上記レベルシフト回路を用いた画像表示装置の
構成例を示す説明図である。
【図７】従来のレベルシフト回路の構成を示す回路図で
ある。
【図８】従来のレベルシフト回路の構成を示す回路図で
ある。
【図９】ＰＭＯＳトランジスタであるポリシリコントラ
ンジスタの閾値−分圧電位の関係を示すグラフであり、
（ａ）はゲート電圧の入力をＶＬＬ（ローレベル）とＶ
ＬＬ＋５Ｖ（ハイレベル）の間で切り替えた場合、
（ｂ）はゲート電圧の入力をＶＬＬ（ローレベル）とＶ
ＬＬ＋６Ｖ（ハイレベル）の間で切り替えた場合を示
す。
【図１０】ＮＭＯＳトランジスタであるポリシリコント
ランジスタの閾値−分圧電位の関係を示すグラフであ
り、（ａ）はゲート電圧の入力をＶＨＨ（ハイレベル）
とＶＨＨ−５Ｖ（ローレベル）の間で切り替えた場合、
（ｂ）はゲート電圧の入力をＶＨＨ（ハイレベル）とＶ
ＨＨ−６Ｖ（ローレベル）の間で切り替えた場合を示
す。
【図１１】分圧部における抵抗の総抵抗値（分圧抵抗
値）とレベルシフト回路の動作周波数との関係を示すグ
ラフである。
【符号の説明】
１ レベルシフタ部（レベルシフタ手段） ２ インバータ部（反転入力信号生成手段） ３ 分圧部（分圧手段） ＩＮ 入力信号 ＩＮ Ｂ 反転入力信号 ＶＨＨ 電源電圧（第１の電圧） ＶＬＬ 電源電圧（第２の電圧） ＶＨＬ 電圧（第３の電圧）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C006 AA11 AC24 AF42 AF43 BB11 BF34 FA42 FA47 5C058 AA08 BA01 BB17 BB25 5C080 AA06 AA10 BB05 DD22 DD26 FF07 JJ02 JJ03 JJ05 5J056 AA00 AA11 BB17 BB53 CC04 CC21 DD13 DD28 DD59 EE07 FF06 FF08

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】入力信号と、該入力信号のハイ／ローを反
    転させた反転入力信号とが入力されると共に、高電源電
    圧である第１の電圧および低電源電圧である第２の電圧
    に接続され、入力信号および反転入力信号のハイ／ロー
    に基づいて、第１の電圧および第２の電圧を切り替えて
    出力するレベルシフタ手段と、 上記入力信号と、上記第１の電圧および第２の電圧の何
    れか一方と、上記反転入力信号のローレベルまたはハイ
    レベルの出力レベルを与える第３の電圧とが入力され
    て、上記入力信号のハイ／ローに基づいて出力電圧レベ
    ルを切り替えることにより、上記入力信号を反転させた
    反転入力信号を生成する反転入力信号生成手段と、 上記第３の電圧を、上記第１および第２の電圧間で分圧
    して抽出する分圧手段とを備えていることを特徴とする
    レベルシフト回路。
  2. 【請求項２】上記分圧手段は、上記第１および第２の電
    圧間に直列に接続されたＰチャネルトランジスタを有
    し、各Ｐチャネルトランジスタのゲートには入力信号が
    接続されるようになっていることを特徴とする請求項１
    に記載のレベルシフト回路。
  3. 【請求項３】上記分圧手段は、上記第１および第２の電
    圧間に直列に接続された抵抗により構成されていること
    を特徴とする請求項１に記載のレベルシフト回路。
  4. 【請求項４】レベルシフト回路の構成要素となるトラン
    ジスタの半導体が、ポリシリコン薄膜で形成されている
    ことを特徴とする請求項１ないし３の何れかに記載のレ
    ベルシフト回路。
  5. 【請求項５】レベルシフト回路の構成要素となる抵抗
    が、ポリシリコン薄膜で形成されていることを特徴とす
    る請求項３に記載のレベルシフト回路。
  6. 【請求項６】上記分圧手段によって抽出される第３の電
    圧が、上記トランジスタの閾値の設計値における駆動マ
    ージンの範囲内に設定されていることを特徴とする請求
    項４または５に記載のレベルシフト回路。
  7. 【請求項７】上記分圧手段によって抽出される第３の電
    圧が、上記トランジスタの閾値の設計値における駆動マ
    ージンの中間値に設定されていることを特徴とする請求
    項４または５に記載のレベルシフト回路。
  8. 【請求項８】上記分圧手段における抵抗値の総和が、レ
    ベルシフト回路の動作可能な周波数の範囲内で、より大
    きな値に設定されていることを特徴とする請求項６また
    は７に記載のレベルシフト回路。
  9. 【請求項９】外部から入力される入力信号に対して、そ
    の反転信号である反転入力信号を内部で生成し、入力信
    号および反転入力信号のハイ／ローに基づいて、入力信
    号レベルをシフトして出力するレベルシフト回路におい
    て、 上記反転入力信号のローレベルまたはハイレベルの出力
    レベルを与える電圧を、レベルシフトされた後の出力信
    号の出力レベルを与える電源電圧から抵抗分割により生
    成するようになっていることを特徴とするレベルシフト
    回路。
  10. 【請求項１０】表示を行う画素がマトリクス状に設けら
    れたアクティブ・マトリクス型の画像表示装置におい
    て、 データ信号駆動回路及び走査信号駆動回路が、請求項１
    ないし９の何れかに記載のレベルシフト回路を有してい
    ることを特徴とする画像表示装置。
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