JPH01109824A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH01109824A JPH01109824A JP62267794A JP26779487A JPH01109824A JP H01109824 A JPH01109824 A JP H01109824A JP 62267794 A JP62267794 A JP 62267794A JP 26779487 A JP26779487 A JP 26779487A JP H01109824 A JPH01109824 A JP H01109824A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- signal
- potential power
- pair circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同一チップ内に正電位電源及び負電位電源を混
在させた半導体集積回路の、特にレベル変換回路に関す
るものである。
在させた半導体集積回路の、特にレベル変換回路に関す
るものである。
ＭＯＳＦＥＴとバイポーラトランジスタとを同一チップ
上に集積させた所謂Ｂ ｉ Ｍ ＯＳ半導体論理集積回
路は、その低消費電力と高速・高駆動能力により従来の
ＴＴＬ論理回路の領域はもとより、ＥＣＬ論理回路の領
域をも包含しつつある。
上に集積させた所謂Ｂ ｉ Ｍ ＯＳ半導体論理集積回
路は、その低消費電力と高速・高駆動能力により従来の
ＴＴＬ論理回路の領域はもとより、ＥＣＬ論理回路の領
域をも包含しつつある。
この様な観点から見ると、従来のＢｉＭＯ３論理回路で
用いられていた正電位電源（＋ ５．ＯＶ）によるＡＬ
Ｓ−ＴＴＬレベルのみではなく、負電位ｔ［（−４，５
Ｖ、−５，２Ｖ等）によるＥＣＬ−１０ＫＨ，−１００
にレベル出力も取り扱える事が必須となる。さらに、Ｔ
ＴＬ論理回路との互換性をも考えれば同一チップ内にＡ
ＬＳ−ＴＴＬレベル出力とＥＣＬ−１０ＫＨ，−１００
にレベル出力を混在できる事が望ましい。これらを実現
させる上で、正電位電源−接地電位間で構成される回路
と負電位電源−接地電位間で構成される回路間で信号の
変換ができる様なレベル変換回路が必要となる。
用いられていた正電位電源（＋ ５．ＯＶ）によるＡＬ
Ｓ−ＴＴＬレベルのみではなく、負電位ｔ［（−４，５
Ｖ、−５，２Ｖ等）によるＥＣＬ−１０ＫＨ，−１００
にレベル出力も取り扱える事が必須となる。さらに、Ｔ
ＴＬ論理回路との互換性をも考えれば同一チップ内にＡ
ＬＳ−ＴＴＬレベル出力とＥＣＬ−１０ＫＨ，−１００
にレベル出力を混在できる事が望ましい。これらを実現
させる上で、正電位電源−接地電位間で構成される回路
と負電位電源−接地電位間で構成される回路間で信号の
変換ができる様なレベル変換回路が必要となる。
ここで、負電位電源−接地電位間に構成される回路から
正電位電源−接地電位間に構成される回路へのレベル変
換回路としては、第４図の様な例が考えられる。すなわ
ち、１ケの差動増幅回路を正電位電源（Ｖｃｃ）−接地
電位（ＧＮＤ）で構成されているＴＴＬ系（ＣＭＯ３系
）回路と負電位電源（ＶＥＲ）−接地電位間で構成され
ているＥＣＬ系回路との間に挿入し、ＶＲとしてＥＣＬ
系回路のスレッシュホルド電圧を与える事により負電位
電源−接地電位間における信号の振幅に変換するという
ものである。
正電位電源−接地電位間に構成される回路へのレベル変
換回路としては、第４図の様な例が考えられる。すなわ
ち、１ケの差動増幅回路を正電位電源（Ｖｃｃ）−接地
電位（ＧＮＤ）で構成されているＴＴＬ系（ＣＭＯ３系
）回路と負電位電源（ＶＥＲ）−接地電位間で構成され
ているＥＣＬ系回路との間に挿入し、ＶＲとしてＥＣＬ
系回路のスレッシュホルド電圧を与える事により負電位
電源−接地電位間における信号の振幅に変換するという
ものである。
以上述べた様な従来例には次の様な欠点があった。すな
わち、第４図に示す様な差動増幅回路では、バイポーラ
トランジスタＸに“Ｈ”レベル（＞ＶＲ）が入力される
と、定電流源の電流Ｉ。
わち、第４図に示す様な差動増幅回路では、バイポーラ
トランジスタＸに“Ｈ”レベル（＞ＶＲ）が入力される
と、定電流源の電流Ｉ。
と抵抗ＲＬによる電圧降下で出力Ｙには正電位電源−接
地電位間に“Ｌ １１レベルを、又、同じくバイポーラ
トランジスタＸに“Ｌ Ｉ＋レベル（くＶＲ）が入力さ
れるとバイポーラトランジスタＸはオフ状態になり、Ｖ
Ｒ側に電流が流れるため、出力Ｙには“Ｈ”レベル（”
Ｖｃｃ）がそれぞれ出力されるが、この方式では正電位
電源ｖｃｃと負電位電源ｖＥＥの電位差に電流ＩＯが定
常的に流れるなめ、消費電力が極めて大きくなるという
問題があった。
地電位間に“Ｌ １１レベルを、又、同じくバイポーラ
トランジスタＸに“Ｌ Ｉ＋レベル（くＶＲ）が入力さ
れるとバイポーラトランジスタＸはオフ状態になり、Ｖ
Ｒ側に電流が流れるため、出力Ｙには“Ｈ”レベル（”
Ｖｃｃ）がそれぞれ出力されるが、この方式では正電位
電源ｖｃｃと負電位電源ｖＥＥの電位差に電流ＩＯが定
常的に流れるなめ、消費電力が極めて大きくなるという
問題があった。
本発明の目的は、上述した従来の実施例に対し、ＢｉＭ
Ｏ３論理回路の利点を生かし、例えば、第４図における
差動増幅回路のかわりに正電位電源−負電位電源間にＮ
チャネルＭＯＳＦＥＴとＰチャネルＭＯ３ＦＥＴとを直
列に接続したＰチャネル−Ｎチャネルペア回路を用いて
論理変化時のみ過度的に電流を流す事により、高速且つ
低消費電力なレベル変換回路を構成できるようにするこ
とである。
Ｏ３論理回路の利点を生かし、例えば、第４図における
差動増幅回路のかわりに正電位電源−負電位電源間にＮ
チャネルＭＯＳＦＥＴとＰチャネルＭＯ３ＦＥＴとを直
列に接続したＰチャネル−Ｎチャネルペア回路を用いて
論理変化時のみ過度的に電流を流す事により、高速且つ
低消費電力なレベル変換回路を構成できるようにするこ
とである。
本発明の構成は、同一チップ上に正電位電源及び負電位
電源を混在させた半導体集積回路において、前記正電位
電源及び負電位電源の間にＰチャネルＭＯＳ Ｆ ＥＴ
とＮチャネルＭＯＳＦＥＴとを直列に接続した２組のＰ
チャネル−Ｎチャネルペア回路の第１のＰチャネル−Ｎ
チャネルペア回路のＮチャネルＭＯＳ Ｆ ＥＴのゲー
トに前記負電位電源−接地電位間に振幅をもつ信号が入
力され、また第２のＰチャネル−Ｎチャネルペア回路の
ＮチャネルＭＯＳＦＥＴのゲートに前記第１のＰチャネ
ル−Ｎチャネルペア回路のＮチャネルＭＯＳＦＥＴのゲ
ートに入力された信号と逆相の信号とが入力されること
、及び前記第１のＰチャネル−Ｎチャネルペア回路のＰ
チャネルＭＯＳＦＥＴのゲートが前記第２のＰチャネル
−Ｎチャネルペア回路のドレインに、又前記第２のＰチ
ャネル−Ｎチャネルペア回路のＰチャネルＭＯＳＦＥＴ
のゲートが前記第１のＰチャネル−Ｎチャネルペア回路
のドレインにそれぞれ接続されることにより負電位電源
−接地電位間に振幅を持つ信号を負電位電源−正電位電
源間に振幅を持つ信号に変換する、という特徴を有する
ものである。
電源を混在させた半導体集積回路において、前記正電位
電源及び負電位電源の間にＰチャネルＭＯＳ Ｆ ＥＴ
とＮチャネルＭＯＳＦＥＴとを直列に接続した２組のＰ
チャネル−Ｎチャネルペア回路の第１のＰチャネル−Ｎ
チャネルペア回路のＮチャネルＭＯＳ Ｆ ＥＴのゲー
トに前記負電位電源−接地電位間に振幅をもつ信号が入
力され、また第２のＰチャネル−Ｎチャネルペア回路の
ＮチャネルＭＯＳＦＥＴのゲートに前記第１のＰチャネ
ル−Ｎチャネルペア回路のＮチャネルＭＯＳＦＥＴのゲ
ートに入力された信号と逆相の信号とが入力されること
、及び前記第１のＰチャネル−Ｎチャネルペア回路のＰ
チャネルＭＯＳＦＥＴのゲートが前記第２のＰチャネル
−Ｎチャネルペア回路のドレインに、又前記第２のＰチ
ャネル−Ｎチャネルペア回路のＰチャネルＭＯＳＦＥＴ
のゲートが前記第１のＰチャネル−Ｎチャネルペア回路
のドレインにそれぞれ接続されることにより負電位電源
−接地電位間に振幅を持つ信号を負電位電源−正電位電
源間に振幅を持つ信号に変換する、という特徴を有する
ものである。
なお、前記第１のＰチャネル−Ｎチャネルペア回路のＰ
チャネルＭＯＳＦＥＴのゲートに正電位電源−接地電位
間に振幅を持つ信号が入力され、又第２のＰチャネル−
Ｎチャネルペア回路のＰチャネルＭＯＳＦＥＴのゲート
に前記第１のＰチャネル−Ｎチャネルペア回路のＰチャ
ネルＭ ＯＳ Ｆ−ＥＴのゲートに入力された信号と逆
相の信号が入力されること、及び前記第１のＰチャネル
−Ｎチャネルペア回路のＮチャネルＭＯＳＦＥＴのゲー
トが前記第２のＰチャネル−Ｎチャネルペア回路のドレ
インに、又前記第２のＰチャネル−Ｎチャネルペア回路
のＮチャネルＭＯＳＦＥＴのゲートが前記第１のＰチャ
ネル−Ｎチャネルペア回路のドレインに、それぞれ接続
することにより正電位電源接地電位間に振幅をもつ信号
を正電位電源−負電位電源間に振幅を持つ信号に変換す
る、という特徴もあわせ持っている。
チャネルＭＯＳＦＥＴのゲートに正電位電源−接地電位
間に振幅を持つ信号が入力され、又第２のＰチャネル−
Ｎチャネルペア回路のＰチャネルＭＯＳＦＥＴのゲート
に前記第１のＰチャネル−Ｎチャネルペア回路のＰチャ
ネルＭ ＯＳ Ｆ−ＥＴのゲートに入力された信号と逆
相の信号が入力されること、及び前記第１のＰチャネル
−Ｎチャネルペア回路のＮチャネルＭＯＳＦＥＴのゲー
トが前記第２のＰチャネル−Ｎチャネルペア回路のドレ
インに、又前記第２のＰチャネル−Ｎチャネルペア回路
のＮチャネルＭＯＳＦＥＴのゲートが前記第１のＰチャ
ネル−Ｎチャネルペア回路のドレインに、それぞれ接続
することにより正電位電源接地電位間に振幅をもつ信号
を正電位電源−負電位電源間に振幅を持つ信号に変換す
る、という特徴もあわせ持っている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。第１図
では、正電位電源ｖｃｃと負電位電源ＶＢＢとの間にＰ
チャ、ネルＭＯ３ＦＥＴとＮチャネルＭＯＳＦＥＴを直
列に接続した２組のＰチャネル−Ｎチャネルペア回路に
おいて、第１のＰチャネル−Ｎチャネルベア回路ＡのＰ
チャネルＭＯＳＦＥＴ１のゲートを第２のＰチャネル−
Ｎチャネルペア回路Ｂのドレイン２′に、第２のＰチャ
ネル−Ｎチャネルベア回路ＢのＰチャネルＭＯ３ＦＥＴ
Ｉ’のゲートを第１のＰチャネル−Ｎチャネルペア回路
Ａのドレイン２に、それぞれ接続し、また、第１のＰチ
ャネル−Ｎチャネルペア回路ＡのＮチャネルＭＯＳＦＥ
Ｔ３のゲートに負電位電源−接地電位間に振幅を持つ信
号５が入力され、且つ、第２のＰチャネル−Ｎチャネル
ペア回路ＢのＮチャネルＭＯＳＦＥＴ４のゲートに信号
５と逆相の信号６を入力している。
では、正電位電源ｖｃｃと負電位電源ＶＢＢとの間にＰ
チャ、ネルＭＯ３ＦＥＴとＮチャネルＭＯＳＦＥＴを直
列に接続した２組のＰチャネル−Ｎチャネルペア回路に
おいて、第１のＰチャネル−Ｎチャネルベア回路ＡのＰ
チャネルＭＯＳＦＥＴ１のゲートを第２のＰチャネル−
Ｎチャネルペア回路Ｂのドレイン２′に、第２のＰチャ
ネル−Ｎチャネルベア回路ＢのＰチャネルＭＯ３ＦＥＴ
Ｉ’のゲートを第１のＰチャネル−Ｎチャネルペア回路
Ａのドレイン２に、それぞれ接続し、また、第１のＰチ
ャネル−Ｎチャネルペア回路ＡのＮチャネルＭＯＳＦＥ
Ｔ３のゲートに負電位電源−接地電位間に振幅を持つ信
号５が入力され、且つ、第２のＰチャネル−Ｎチャネル
ペア回路ＢのＮチャネルＭＯＳＦＥＴ４のゲートに信号
５と逆相の信号６を入力している。
ここで、第１図において、例えば、信号５のレベルが“
Ｌｏ” （ＶＥＲ）の場合、ＮチャネルＭＯＳＦＥＴ３
はオフ状態になり、ＮチャネルＭＯＳＦＥＴ３’はオン
状態になるので、第２のＰチャネル−Ｎチャネルベア回
路Ｂのドレイン２′は“Ｌ” （ＶＥＥ）となり、こ
れによってＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ １はオン
状態になり、第１のＰチャネル−Ｎ°チャネルペア回路
Ａのドレイン２は“Ｈｕ（Ｖｃｃ）となる。従って、Ｐ
チャネルＭＯ３ＦＥＴｌ’はオフ状態となり、結局ドレ
イン２は“Ｈ′′（Ｖｃｃ） 、 トＬ／イン２′は
゛”Ｌ” （ＶＥＩりとなり定常状態となる。
Ｌｏ” （ＶＥＲ）の場合、ＮチャネルＭＯＳＦＥＴ３
はオフ状態になり、ＮチャネルＭＯＳＦＥＴ３’はオン
状態になるので、第２のＰチャネル−Ｎチャネルベア回
路Ｂのドレイン２′は“Ｌ” （ＶＥＥ）となり、こ
れによってＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ １はオン
状態になり、第１のＰチャネル−Ｎ°チャネルペア回路
Ａのドレイン２は“Ｈｕ（Ｖｃｃ）となる。従って、Ｐ
チャネルＭＯ３ＦＥＴｌ’はオフ状態となり、結局ドレ
イン２は“Ｈ′′（Ｖｃｃ） 、 トＬ／イン２′は
゛”Ｌ” （ＶＥＩりとなり定常状態となる。
次に、信号５のレベルが“Ｈ” （ＧＮＤ）になると、
ＮチャネルＭＯＳＦＥＴ３はオン状態になり、Ｎチャネ
ルＭＯＳＦＥＴ３’はオフ状態となるので、第１のＰチ
ャネル−Ｎチャネルペア回路Ａのドレイン２は°“Ｌ”
（ＶＥＲ）となり、これによってＰチャネルＭＯ３
ＦＥＴＩ’はオン状態になり、第２のＰチャネル−Ｎチ
ャンネルペア回路Ｂのドレイン２′は“Ｈ“ （Ｖｃｃ
）となる。従って、ＰチャネルＭＯ３ＦＥＴＩはオフ状
態となり、結局ドレイン２′は“Ｈ′（Ｖｃｃ）、
ドレイン２は°“Ｌ” （ＶＥＲ）となり定常状態と
なる。
ＮチャネルＭＯＳＦＥＴ３はオン状態になり、Ｎチャネ
ルＭＯＳＦＥＴ３’はオフ状態となるので、第１のＰチ
ャネル−Ｎチャネルペア回路Ａのドレイン２は°“Ｌ”
（ＶＥＲ）となり、これによってＰチャネルＭＯ３
ＦＥＴＩ’はオン状態になり、第２のＰチャネル−Ｎチ
ャンネルペア回路Ｂのドレイン２′は“Ｈ“ （Ｖｃｃ
）となる。従って、ＰチャネルＭＯ３ＦＥＴＩはオフ状
態となり、結局ドレイン２′は“Ｈ′（Ｖｃｃ）、
ドレイン２は°“Ｌ” （ＶＥＲ）となり定常状態と
なる。
これらにより、ドレイン２及びドレイン２′には、負電
位電源−接地電位間に振幅をもつ信号が負電位電源−正
電位電源に振幅を持つ信号に変換されて出力されること
になる。この時、この変換回路系に電流が流れるのは論
理が変化する過渡状態のみであり、第２図に示した例に
較べて大幅に消費電力が減らせるものである。さらに、
例えば、ドレイン２′を後段の正電位電源−接地電位間
に構成されたＣＭＯＳインバータ回路７で受ければ、正
電位電源−接地電位間に振幅を持つ信号が得ら°れる。
位電源−接地電位間に振幅をもつ信号が負電位電源−正
電位電源に振幅を持つ信号に変換されて出力されること
になる。この時、この変換回路系に電流が流れるのは論
理が変化する過渡状態のみであり、第２図に示した例に
較べて大幅に消費電力が減らせるものである。さらに、
例えば、ドレイン２′を後段の正電位電源−接地電位間
に構成されたＣＭＯＳインバータ回路７で受ければ、正
電位電源−接地電位間に振幅を持つ信号が得ら°れる。
また、ＭＯＳ Ｆ ＥＴのソース・ドレイン間アバラン
シェ電圧が低い場合、第４図の様な方法によりＭＯＳＦ
ＥＴのソース・ドレイン間アバランシェ電圧２段分で保
障することも可能である。
シェ電圧が低い場合、第４図の様な方法によりＭＯＳＦ
ＥＴのソース・ドレイン間アバランシェ電圧２段分で保
障することも可能である。
次に、第３図に本発明の第２の実施例を示す。
第２図では正電位電源ＶＣＣと負電位電源■ＥＥとの間
のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴと
を直列に接続した２組のＰチャネル−Ｎチャネルペア回
路において、第１のＰチャネル−Ｎチャネル回路ＣのＮ
チャネルＭＯ３ＦＥ’ｊ１３のゲートを第２のＰチャネ
ル−Ｎチャネルペア回路りのドレイン１２′に、第２の
Ｐチャネル−Ｎチャネルペア回路りのＮチャネルＭＯＳ
ＦＥＴ１３′のゲートを第１のＰチャネル−Ｎチャネル
ペア回路のドレイン１２にそれぞれ接続し、また第１の
Ｐチャネル−Ｎチャネルペア回路ＣのＰチャネルＭＯ３
ＦＥＴＩ １のゲートに正電位電源−接地電位間に振幅
を持つ信号１５が入力され、且つ、第２のＰチャネル−
Ｎチャネルペア回路りのＰチャネルＭＯＳＦＥＴのゲー
トに信号１５と逆相の信号１６を入れる。
のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴと
を直列に接続した２組のＰチャネル−Ｎチャネルペア回
路において、第１のＰチャネル−Ｎチャネル回路ＣのＮ
チャネルＭＯ３ＦＥ’ｊ１３のゲートを第２のＰチャネ
ル−Ｎチャネルペア回路りのドレイン１２′に、第２の
Ｐチャネル−Ｎチャネルペア回路りのＮチャネルＭＯＳ
ＦＥＴ１３′のゲートを第１のＰチャネル−Ｎチャネル
ペア回路のドレイン１２にそれぞれ接続し、また第１の
Ｐチャネル−Ｎチャネルペア回路ＣのＰチャネルＭＯ３
ＦＥＴＩ １のゲートに正電位電源−接地電位間に振幅
を持つ信号１５が入力され、且つ、第２のＰチャネル−
Ｎチャネルペア回路りのＰチャネルＭＯＳＦＥＴのゲー
トに信号１５と逆相の信号１６を入れる。
ここで、第３図において、例えば、信号１５のレベルが
Ｌ′′ （ＧＮＤ）の場合、ＰチャネルＭＯ３ＦＥＴＩ
１はオン状態になり、ＰチャネルＭ ＯＳ Ｆ Ｅ
Ｔ １１ ’はオフ状態となるので、第１のＰチャネル
−Ｎチャネルペア回路Ｃのドレイン１２は“Ｈ” （
Ｖ ｃｃ）となり、これによってＮチャネルＭＯＳＦＥ
Ｔ１３’はオン状態となり、第２のＰチャネル−Ｎチャ
ネルペア回路りのドレイン１２′は’Ｌ” （Ｖｉｇ）
となる。従って、ＮチャネルＭＯＳＦＥＴ１３はオフ状
態となって、結局ドレイン１２′は’Ｌ” （ＶＥＥ
） 、ドレイン１２は°’ Ｈ” （Ｖ ｃｃ）とな
り定常状態となる。次に、信号１５のレベルが“Ｈ”
（Ｖ ｃｃ）になると、ＰチャネルＭＯ３ＦＥＴＩ
１はオフ状態となり、ＰチャネルＭＯ３ＦＥＴＩ １’
はオフ状態になるので、第２のＰチャネル−Ｎチャネル
ペア回路りのドレイン１２′は°’ Ｈ” （Ｖ ｃ
ｃ）となり、これによってＮチャネルＭＯＳＦＥＴ１３
はオン状態となって、第１のＰチャネル−Ｎチャネルペ
ア回路のドレイン１２は“”Ｌ” （Ｖｌ！りとなる
。
Ｌ′′ （ＧＮＤ）の場合、ＰチャネルＭＯ３ＦＥＴＩ
１はオン状態になり、ＰチャネルＭ ＯＳ Ｆ Ｅ
Ｔ １１ ’はオフ状態となるので、第１のＰチャネル
−Ｎチャネルペア回路Ｃのドレイン１２は“Ｈ” （
Ｖ ｃｃ）となり、これによってＮチャネルＭＯＳＦＥ
Ｔ１３’はオン状態となり、第２のＰチャネル−Ｎチャ
ネルペア回路りのドレイン１２′は’Ｌ” （Ｖｉｇ）
となる。従って、ＮチャネルＭＯＳＦＥＴ１３はオフ状
態となって、結局ドレイン１２′は’Ｌ” （ＶＥＥ
） 、ドレイン１２は°’ Ｈ” （Ｖ ｃｃ）とな
り定常状態となる。次に、信号１５のレベルが“Ｈ”
（Ｖ ｃｃ）になると、ＰチャネルＭＯ３ＦＥＴＩ
１はオフ状態となり、ＰチャネルＭＯ３ＦＥＴＩ １’
はオフ状態になるので、第２のＰチャネル−Ｎチャネル
ペア回路りのドレイン１２′は°’ Ｈ” （Ｖ ｃ
ｃ）となり、これによってＮチャネルＭＯＳＦＥＴ１３
はオン状態となって、第１のＰチャネル−Ｎチャネルペ
ア回路のドレイン１２は“”Ｌ” （Ｖｌ！りとなる
。
従って、ＮチャネルＭＯＳＦＥＴ１３’はオフ状態とな
って結局ドレイン１２は“Ｌ” （ＶＥＥ）、ドレイ
ン１２′は“Ｉ ＨＩ″ （Ｖｃｃ）となり定常状態と
なる。これらにより、ドレイン１２及びドレイン１２′
には正電位電源−接地電位間に振幅をもつ信号が正電位
電源−負電位電源に振幅を持つ信号に変換されて出力さ
れることになる。さらに、例えば、第１の実施例と同様
にドレイン１２′を後段の負電位電源−接地電位間に振
幅を持つ信号が得られる。
って結局ドレイン１２は“Ｌ” （ＶＥＥ）、ドレイ
ン１２′は“Ｉ ＨＩ″ （Ｖｃｃ）となり定常状態と
なる。これらにより、ドレイン１２及びドレイン１２′
には正電位電源−接地電位間に振幅をもつ信号が正電位
電源−負電位電源に振幅を持つ信号に変換されて出力さ
れることになる。さらに、例えば、第１の実施例と同様
にドレイン１２′を後段の負電位電源−接地電位間に振
幅を持つ信号が得られる。
以上説明した様に本発明を用いることにより、正電位電
源及び負電位電源の２種類の電源を同一チップ内に混在
させた回路形式において、負電位電源−接地電位間に振
幅をもつ信号を正電位電源−負電位電源間或いは正電位
電源−接地電位間に振幅をもつ信号に変換する場合、及
びその逆の変換を行なう場合に、従来の方法よりも大幅
に消費電力を低減させる事が可能となるという効果があ
る。
源及び負電位電源の２種類の電源を同一チップ内に混在
させた回路形式において、負電位電源−接地電位間に振
幅をもつ信号を正電位電源−負電位電源間或いは正電位
電源−接地電位間に振幅をもつ信号に変換する場合、及
びその逆の変換を行なう場合に、従来の方法よりも大幅
に消費電力を低減させる事が可能となるという効果があ
る。
第１図および第２図は本発明の第１および第２の実施例
のレベル変換回路の回路図、第３図は本発明によるレベ
ル変換回路のソース・ドレイン間アバランシェ電圧が低
い場合の回路図、第４図は従来のレベル変換回路の回路
図である。 Ａ、Ｃ・・・第１のＰチャネル−Ｎチャネルペア回路、
Ｂ、Ｄ・・・第２のＰチャネル−Ｎチャネルペア回路、
１．１’、１１．１１’・・・ＰチャネルＭＯＳＦＥＴ
、２．２’ 、１２．１２’・・・Ｐチャネル−Ｎチャ
ネルペア回路のドレイン、３．３’、１２ 、 １２’
−ＮチャネルＭＯＳＦＥＴ、４．１４・・・インバータ
、５・・・負電位電源−接地電位間に振幅を持つ信号、
１５・・・正電位電源−接地電位間に振幅を持つ信号、
６・・・インバータ４によって変換された５の逆相の信
号、１６・・・インバータ１４によって変換された１５
の逆相の信号、７・・・正電位電源−接地電位間に構成
されたＣＭＯＳインバー夕、１７・・・負電位電源−接
地電位間に構成されたＣＭＯＳインバータ。
のレベル変換回路の回路図、第３図は本発明によるレベ
ル変換回路のソース・ドレイン間アバランシェ電圧が低
い場合の回路図、第４図は従来のレベル変換回路の回路
図である。 Ａ、Ｃ・・・第１のＰチャネル−Ｎチャネルペア回路、
Ｂ、Ｄ・・・第２のＰチャネル−Ｎチャネルペア回路、
１．１’、１１．１１’・・・ＰチャネルＭＯＳＦＥＴ
、２．２’ 、１２．１２’・・・Ｐチャネル−Ｎチャ
ネルペア回路のドレイン、３．３’、１２ 、 １２’
−ＮチャネルＭＯＳＦＥＴ、４．１４・・・インバータ
、５・・・負電位電源−接地電位間に振幅を持つ信号、
１５・・・正電位電源−接地電位間に振幅を持つ信号、
６・・・インバータ４によって変換された５の逆相の信
号、１６・・・インバータ１４によって変換された１５
の逆相の信号、７・・・正電位電源−接地電位間に構成
されたＣＭＯＳインバー夕、１７・・・負電位電源−接
地電位間に構成されたＣＭＯＳインバータ。
Claims (1)
- 【特許請求の範囲】 １、同一チップ上に正電位電源及び負電位電源を混在さ
せた半導体集積回路において、前記正電位電源及び負電
位電源の間にＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴとを直列に接続した２組のＰチャネル−Ｎチャ
ネルペア回路の第１のＰチャネル−Ｎチャネルペア回路
のＮチャネルＭＯＳＦＥＴのゲートに前記負電位電源−
接地電位間に振幅をもつ信号が入力され、また第２のＰ
チャネル−Ｎチャネルペア回路のＮチャネルＭＯＳＦＥ
Ｔのゲートに前記第１のＰチャネル−Ｎチャネルペア回
路のＮチャネルＭＯＳＦＥＴのゲートに入力された信号
と逆相の信号とが入力されること、及び前記第１のＰチ
ャネル−Ｎチャネルペア回路のＰチャネルＭＯＳＦＥＴ
のゲートが前記第２のＰチャネル−Ｎチャネルペア回路
のドレインに、又前記第２のＰチャネル−Ｎチャネルペ
ア回路のＰチャネルＭＯＳＦＥＴのゲートが前記第１の
Ｐチャネル−Ｎチャネルペア回路のドレインにそれぞれ
接続されることにより負電位電源−接地電位間に振幅を
持つ信号を負電位電源−正電位電源間に振幅を持つ信号
に変換することを特徴とする半導体集積回路。 ２、特許請求の範囲第１項記載のＰチャネル−Ｎチャネ
ルペア回路において、第１のＰチャネル−Ｎチャネルペ
ア回路のＰチャネルＭＯＳＦＥＴのゲートに正電位電源
−接地電位間に振幅を持つ信号が入力され、又第２のＰ
チャネル−Ｎチャネルペア回路のＰチャネルＭＯＳＦＥ
Ｔのゲートに前記第１のＰチャネル−Ｎチャネルペア回
路のＰチャネルＭＯＳＦＥＴのゲートに入力された信号
と逆相の信号とが入力されること、及び前記第１のＰチ
ャネル−Ｎチャネルペア回路のＮチャネルＭＯＳＦＥＴ
のゲートが前記第２のＰチャネル−Ｎチャネルペア回路
のドレインに、又前記第２のＰチャネル−Ｎチャネルペ
ア回路のＮチャネルＭＯＳＦＥＴのゲートが前記第１の
Ｐチャネル−Ｎチャネルペア回路のドレインに、それぞ
れ接続されることにより正電位電源−接地電位間に振幅
を持つ信号を正電位電源−負電位電源間に振幅をもつ信
号に変換する事を特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267794A JPH01109824A (ja) | 1987-10-22 | 1987-10-22 | レベル変換回路 |
| US07/261,634 US4920284A (en) | 1987-10-22 | 1988-10-24 | CMOS level converter circuit with reduced power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267794A JPH01109824A (ja) | 1987-10-22 | 1987-10-22 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109824A true JPH01109824A (ja) | 1989-04-26 |
Family
ID=17449683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267794A Pending JPH01109824A (ja) | 1987-10-22 | 1987-10-22 | レベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4920284A (ja) |
| JP (1) | JPH01109824A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09223956A (ja) * | 1995-05-10 | 1997-08-26 | Micron Technol Inc | 低電力高速レベル・シフタ |
| US5936428A (en) * | 1995-05-10 | 1999-08-10 | Micron Technology, Inc. | Low power, high speed level shifter |
| WO2004077674A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体装置 |
| KR100696231B1 (ko) * | 2005-03-31 | 2007-03-21 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5015888A (en) * | 1989-10-19 | 1991-05-14 | Texas Instruments Incorporated | Circuit and method of generating logic output signals from an ECL gate to drive a non-ECL gate |
| US5266848A (en) * | 1990-03-28 | 1993-11-30 | Hitachi, Ltd. | CMOS circuit with reduced signal swing |
| US5087837A (en) * | 1990-08-06 | 1992-02-11 | North American Philips Corp., Signetics Div. | Electronic circuit with capacitively enhanced switching |
| JPH04277920A (ja) * | 1991-03-06 | 1992-10-02 | Nec Corp | レベルシフト回路 |
| ATE134802T1 (de) * | 1991-03-22 | 1996-03-15 | Siemens Ag | Pegelumsetzschaltung |
| US5214315A (en) * | 1991-04-23 | 1993-05-25 | Cornell Research Foundation, Inc. | Nanosecond RF switch driver |
| US5153451A (en) * | 1991-08-19 | 1992-10-06 | Motorola, Inc. | Fail safe level shifter |
| US5204557A (en) * | 1991-10-15 | 1993-04-20 | National Semiconductor Corporation | Digital signal level translator |
| JP2752839B2 (ja) * | 1992-04-14 | 1998-05-18 | シャープ株式会社 | 複合論理回路 |
| US5287517A (en) * | 1992-04-24 | 1994-02-15 | Digital Equipment Corporation | Self-compensating voltage level shifting circuit |
| FR2693327B1 (fr) * | 1992-07-06 | 1994-08-26 | Sgs Thomson Microelectronics | Circuit de commutation de haute tension. |
| US5321324A (en) * | 1993-01-28 | 1994-06-14 | United Memories, Inc. | Low-to-high voltage translator with latch-up immunity |
| JP3335700B2 (ja) * | 1993-03-30 | 2002-10-21 | 富士通株式会社 | レベルコンバータ及び半導体集積回路 |
| JP3227932B2 (ja) * | 1993-09-27 | 2001-11-12 | ソニー株式会社 | レベル変換回路 |
| DE69319910T2 (de) * | 1993-10-29 | 1998-12-10 | Sgs Thomson Microelectronics | Eingangs-/Ausgangsschnittstellenschaltung für analoge und digitale Signale |
| US5399920A (en) * | 1993-11-09 | 1995-03-21 | Texas Instruments Incorporated | CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET |
| US5814845A (en) * | 1995-01-10 | 1998-09-29 | Carnegie Mellon University | Four rail circuit architecture for ultra-low power and voltage CMOS circuit design |
| US5585764A (en) * | 1995-06-13 | 1996-12-17 | Advanced Micro Devices, Inc. | High-speed voltage controlled oscillator which is insensitive to changes in power supply voltage |
| US5894227A (en) * | 1996-03-15 | 1999-04-13 | Translogic Technology, Inc. | Level restoration circuit for pass logic devices |
| JP3012572B2 (ja) * | 1997-09-29 | 2000-02-21 | 三菱電機株式会社 | 低消費電力化電源スイッチ装置 |
| US6604202B1 (en) * | 1998-11-20 | 2003-08-05 | Hitachi, Ltd. | Low power processor |
| US6366061B1 (en) | 1999-01-13 | 2002-04-02 | Carnegie Mellon University | Multiple power supply circuit architecture |
| US6300796B1 (en) * | 1999-02-19 | 2001-10-09 | Zilog, Inc. | High voltage PMOS level shifter |
| JP4357698B2 (ja) * | 1999-04-28 | 2009-11-04 | セイコーインスツル株式会社 | リセット回路及び電源装置 |
| JP2001274676A (ja) * | 2000-01-19 | 2001-10-05 | Sharp Corp | レベルシフト回路および画像表示装置 |
| US6965408B2 (en) | 2000-02-28 | 2005-11-15 | Canon Kabushiki Kaisha | Solid-state image pickup device having a photoelectric conversion unit and a punch-through current suppression circuit |
| US6426658B1 (en) * | 2000-09-29 | 2002-07-30 | Infineon Technologies Ag | Buffers with reduced voltage input/output signals |
| US7259589B1 (en) | 2005-09-16 | 2007-08-21 | Pericom Semiconductor Corp. | Visual or multimedia interface bus switch with level-shifted ground and input protection against non-compliant transmission-minimized differential signaling (TMDS) transmitter |
| US20100321083A1 (en) * | 2009-06-22 | 2010-12-23 | International Business Machines Corporation | Voltage Level Translating Circuit |
| JP2012134690A (ja) * | 2010-12-21 | 2012-07-12 | Mitsumi Electric Co Ltd | レベルシフト回路およびスイッチング電源装置 |
| WO2019190507A1 (en) * | 2018-03-28 | 2019-10-03 | Intel IP Corporation | Techniques for multiple signal fan-out |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238852A (en) * | 1975-09-22 | 1977-03-25 | Seiko Instr & Electronics Ltd | Level shift circuit |
| US4150308A (en) * | 1977-10-25 | 1979-04-17 | Motorola, Inc. | CMOS level shifter |
| US4437171A (en) * | 1982-01-07 | 1984-03-13 | Intel Corporation | ECL Compatible CMOS memory |
| US4532436A (en) * | 1983-09-30 | 1985-07-30 | Rca Corporation | Fast switching circuit |
| US4703199A (en) * | 1985-04-03 | 1987-10-27 | Intersil, Inc. | Non-restricted level shifter |
-
1987
- 1987-10-22 JP JP62267794A patent/JPH01109824A/ja active Pending
-
1988
- 1988-10-24 US US07/261,634 patent/US4920284A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09223956A (ja) * | 1995-05-10 | 1997-08-26 | Micron Technol Inc | 低電力高速レベル・シフタ |
| US5936428A (en) * | 1995-05-10 | 1999-08-10 | Micron Technology, Inc. | Low power, high speed level shifter |
| US6191616B1 (en) | 1995-05-10 | 2001-02-20 | Micron Technology, Inc. | Low power, high speed level shifter |
| US6307398B2 (en) | 1995-05-10 | 2001-10-23 | Micron Technology, Inc. | Low power, high speed level shifter |
| WO2004077674A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体装置 |
| KR100696231B1 (ko) * | 2005-03-31 | 2007-03-21 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4920284A (en) | 1990-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01109824A (ja) | レベル変換回路 | |
| JPS6269719A (ja) | レベル変換論理回路 | |
| IE861394L (en) | Input buffer | |
| JP3240042B2 (ja) | 半導体出力回路 | |
| JPH0435224A (ja) | 半導体装置 | |
| JP3070373B2 (ja) | レベルシフタ回路 | |
| JPH06177744A (ja) | レベル変換回路 | |
| JPH01195719A (ja) | 半導体集積回路 | |
| JP4048232B2 (ja) | レベルシフト回路 | |
| JP2944373B2 (ja) | 半導体集積回路 | |
| JPH01159897A (ja) | センスアンプ | |
| JPH0529847A (ja) | 能動負荷回路及びそれを用いた差動増幅器 | |
| JPS60136417A (ja) | レベル変換回路 | |
| JPS63302622A (ja) | インタフエ−ス回路 | |
| JPS6162230A (ja) | インタ−フエ−ス回路 | |
| JPH0290723A (ja) | レベル変換回路 | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JPS5834956A (ja) | 入力回路 | |
| JPH09326687A (ja) | 半導体集積回路 | |
| JPH02105621A (ja) | レベル変換回路 | |
| KR100233381B1 (ko) | 입력버퍼회로 | |
| JPH0537343A (ja) | 双方向バツフア | |
| KR0171028B1 (ko) | 고속 저전력형 soi 버퍼회로 | |
| JPS59205818A (ja) | 出力回路 | |
| JPH0774556A (ja) | 差動形ｃｍｏｓ論理回路 |