JPH0290723A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0290723A JPH0290723A JP63241913A JP24191388A JPH0290723A JP H0290723 A JPH0290723 A JP H0290723A JP 63241913 A JP63241913 A JP 63241913A JP 24191388 A JP24191388 A JP 24191388A JP H0290723 A JPH0290723 A JP H0290723A
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- 238000006243 chemical reaction Methods 0.000 title claims description 9
- 230000005540 biological transmission Effects 0.000 claims abstract description 23
- 230000005669 field effect Effects 0.000 claims abstract description 15
- 230000000295 complement effect Effects 0.000 claims description 6
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 5
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路に関し、ＣＭＯ５集積回路のレ
ベルをＥＣＬレベルにインターフェイスするレベル変換
回路に関する。
ベルをＥＣＬレベルにインターフェイスするレベル変換
回路に関する。
［従来の技術］
従来の技術としてはＩＥＥＥ ＪＯＵＲＮＡＬＯＦ
５ＯＬＩＤ−５ＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯ
Ｌ、２３．Ｎｏ、１．ＦＥＢＲＵＡＲＹ１９８８がある
。第３図において高レベル出力の時、出力は標準５０Ω
のＥＣＬ負荷の接続されたノード３１に、３■のツェナ
ー・ダイオード３２を通して、約２０ｍＡの電流を供給
する。この子ンプはＶＣＣ＝＋５Ｖて使用するため、チ
ップの出力電圧は常に正でありレベルシフトとしてツェ
ナー・ダイオード３２を必要とする。
５ＯＬＩＤ−５ＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯ
Ｌ、２３．Ｎｏ、１．ＦＥＢＲＵＡＲＹ１９８８がある
。第３図において高レベル出力の時、出力は標準５０Ω
のＥＣＬ負荷の接続されたノード３１に、３■のツェナ
ー・ダイオード３２を通して、約２０ｍＡの電流を供給
する。この子ンプはＶＣＣ＝＋５Ｖて使用するため、チ
ップの出力電圧は常に正でありレベルシフトとしてツェ
ナー・ダイオード３２を必要とする。
そして高レベル出力の時の電流は電界効果トランジスタ
（以下、ＭＯＳＦＥＴ）Ｐ １〜Ｐ８とＮ１〜Ｎ６とか
らなるカレント・ミラー回路によって制御され、ＭＯＳ
ＦＥＴ Ｐ９．ＰＩＯによって供給される。
（以下、ＭＯＳＦＥＴ）Ｐ １〜Ｐ８とＮ１〜Ｎ６とか
らなるカレント・ミラー回路によって制御され、ＭＯＳ
ＦＥＴ Ｐ９．ＰＩＯによって供給される。
［発明が解決しようとする問題点］
しかしながら、従来のレベル変換回路はスイッチングＦ
ＥＴとして、ＮチャンネルＭＯ５ＦＥＴの約３分の１の
速度のＰチャンネルＭＯＳ Ｆ Ｅ Ｔを使用しており
、しかも、レベルシフトにスイッチング特性の悪いツェ
ナー・ダイオードを使用しているので、スイッチング特
性が悪くなるという問題があった。
ＥＴとして、ＮチャンネルＭＯ５ＦＥＴの約３分の１の
速度のＰチャンネルＭＯＳ Ｆ Ｅ Ｔを使用しており
、しかも、レベルシフトにスイッチング特性の悪いツェ
ナー・ダイオードを使用しているので、スイッチング特
性が悪くなるという問題があった。
［問題点を解決するための手段］
本発明の要旨はＮチャンネル型の第１電界効果トランジ
スタとＮチャンネル型の第２電界効果トランジスタとを
含むコンパレータと、第１伝送線路と、第２伝送線路と
を備え相補型ＭＯＳトランジスタの動作電圧レベルをエ
ミッタカップルロジックの動作電圧レベルに変換するレ
ベル変換回路にして、上記第１電界効果トランジスタの
ソースは定電流源の一端に、該定電流源の多端は第１電
源にそれぞれ接続され、上記第１電界効果トランジスタ
のゲート及びドレインを上記相補型ＭＯＳトランジスタ
の動作電圧レベル入力端子と、上記第１伝送線路とにそ
れぞれ接続し、上記第２電界効果トランジスタのソース
とゲートとドレインとは上記定電流源の一端と相補型Ｍ
Ｏ９）ランジスタのしきい値電圧に相当電圧を出力する
参照定電圧源と第２伝送線路とにそれぞれ接続され、上
記第１及び第２伝送線路は共にエミッタカップルロジッ
クの動作電圧レノスルの高レベル値に相当する電圧を出
力する第２電源で整合終端され、上記第１及び第２伝送
線路と終端抵抗との接続点からエミッタカップルロジッ
クの動作電圧レベルをそれぞれ出力端子に供給すること
である。
スタとＮチャンネル型の第２電界効果トランジスタとを
含むコンパレータと、第１伝送線路と、第２伝送線路と
を備え相補型ＭＯＳトランジスタの動作電圧レベルをエ
ミッタカップルロジックの動作電圧レベルに変換するレ
ベル変換回路にして、上記第１電界効果トランジスタの
ソースは定電流源の一端に、該定電流源の多端は第１電
源にそれぞれ接続され、上記第１電界効果トランジスタ
のゲート及びドレインを上記相補型ＭＯＳトランジスタ
の動作電圧レベル入力端子と、上記第１伝送線路とにそ
れぞれ接続し、上記第２電界効果トランジスタのソース
とゲートとドレインとは上記定電流源の一端と相補型Ｍ
Ｏ９）ランジスタのしきい値電圧に相当電圧を出力する
参照定電圧源と第２伝送線路とにそれぞれ接続され、上
記第１及び第２伝送線路は共にエミッタカップルロジッ
クの動作電圧レノスルの高レベル値に相当する電圧を出
力する第２電源で整合終端され、上記第１及び第２伝送
線路と終端抵抗との接続点からエミッタカップルロジッ
クの動作電圧レベルをそれぞれ出力端子に供給すること
である。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
Ｎチャンネル型ＭＯ５電界効果トランジスタ（以下、Ｆ
ＥＴ）２と６とを使用し、コンパレータを構成し、ＦＥ
Ｔ２のソース４とＦＥＴ６のソース８とを接続し、そこ
に定電流源ＩＲＥＦＩＯの一端を接続し、その定電流源
の多端を電源ＶＥＥ １１に接続する。
ＥＴ）２と６とを使用し、コンパレータを構成し、ＦＥ
Ｔ２のソース４とＦＥＴ６のソース８とを接続し、そこ
に定電流源ＩＲＥＦＩＯの一端を接続し、その定電流源
の多端を電源ＶＥＥ １１に接続する。
またＦＥＴ２のゲー１−３をＣＭＯＳレベル入力端子１
とし、ＦＥＴ６のゲート７を定電圧源Ｖ ＲＥＦ１２の
一端に接続し、その定電圧源の多端を接地する。ざらに
ＦＥＴ２のドレイン５を伝送線路１４に接続し、その伝
送線路１４をその線路の特性インピーダンスと同じ値の
抵抗Ｒ０１６てＥＣＬの高レベルの電位を持った電源Ｖ
ＯＨ（ＥＣＬ）１３に終端する。
とし、ＦＥＴ６のゲート７を定電圧源Ｖ ＲＥＦ１２の
一端に接続し、その定電圧源の多端を接地する。ざらに
ＦＥＴ２のドレイン５を伝送線路１４に接続し、その伝
送線路１４をその線路の特性インピーダンスと同じ値の
抵抗Ｒ０１６てＥＣＬの高レベルの電位を持った電源Ｖ
ＯＨ（ＥＣＬ）１３に終端する。
同様にＦＥＴ６のドレイン９を伝送線路１５に接続し、
その伝送線路１５をその線路の特性インピーダンスと同
じ値の抵抗Ｒ０１７てＥＣＬの高レベルの電位を持った
電源ＶＯＨ（ＥＣＬ）１３に終端する。
その伝送線路１５をその線路の特性インピーダンスと同
じ値の抵抗Ｒ０１７てＥＣＬの高レベルの電位を持った
電源ＶＯＨ（ＥＣＬ）１３に終端する。
ＦＥＴ２のドレイン５側に接続された伝送線路１４と終
端抵抗Ｒ０１６との接続点から、ＣＭＯＳレベルの入力
と逆・相のＥＣＬレベル逆相出力端子１８を有し、ＦＥ
Ｔ６のドレイン９側に接続された伝送線路１５と終端抵
抗Ｒ０１７の接続点から、ＣＭＯＳレベルの入力と同相
のＥＣＬレベル同相出力端子１９を有する構成である。
端抵抗Ｒ０１６との接続点から、ＣＭＯＳレベルの入力
と逆・相のＥＣＬレベル逆相出力端子１８を有し、ＦＥ
Ｔ６のドレイン９側に接続された伝送線路１５と終端抵
抗Ｒ０１７の接続点から、ＣＭＯＳレベルの入力と同相
のＥＣＬレベル同相出力端子１９を有する構成である。
ＣＭ Ｏ５−ＥＣＬレベル変換回路の遅延時間、消費電
力をさげるためには、ＣＭＯＳチップの電源電圧！２
”ＪＤＤ（例えは、＋５Ｖ）で使用するよりも、ＶＥＥ
（例えば、−５゜２Ｖまたは−４，５Ｖ）て使用する方
が良く、その場合ＣＭＯ５の高レベルは約ＯＶ、ＣＭＯ
５（７）低レベルは約ＶＥＥ、ＣＭＯ８のスレッショル
ドは約１／２ＶＥＥとなる。
力をさげるためには、ＣＭＯＳチップの電源電圧！２
”ＪＤＤ（例えは、＋５Ｖ）で使用するよりも、ＶＥＥ
（例えば、−５゜２Ｖまたは−４，５Ｖ）て使用する方
が良く、その場合ＣＭＯ５の高レベルは約ＯＶ、ＣＭＯ
５（７）低レベルは約ＶＥＥ、ＣＭＯ８のスレッショル
ドは約１／２ＶＥＥとなる。
これをＥＣＬレベルすなわちＥＣＬ高レベしベ−０，９
Ｖまたは−０，８Ｖ、ＥＣＬ低レベしベ−１，８Ｖまた
は−１，６Ｖにインターフェイスする。その動作はＣＭ
ＯＳレベル入力端子１に、ＣＭＯ３高レベルが人力され
ると、ＦＥＴ２，６で構成されるコンパレータによって
、ＣＭＯＳスレッショルドレベルＶＲＥＦ （井１／２
ＶＥＥ）と比較され、ＦＥＴ２に定電流源ＩＲＥＦの電
流が終端抵抗Ｒ０１６に流れ、ＥＣＬレベル逆相出力端
子１８には、 ＶＯＨ（ＥＣＬ）−ＲＯ−ＩＲＥＦ ＝ＶＯＨ（ＥＣＬ）−ＲＯ・（ＶＯＨ（ＥＣＬ）−ＶＯ
Ｌ （ＥＣＬ）） ／ＲＯ ＝ＶＯＬ （ＥＣＬ） ＥＣＬ低レベルが出力され、ＦＥＴ６は電流が流れなく
なり、ＥＣＬレベル同相出力端子１９にはＥＣＬ高レベ
ルが出力される。
Ｖまたは−０，８Ｖ、ＥＣＬ低レベしベ−１，８Ｖまた
は−１，６Ｖにインターフェイスする。その動作はＣＭ
ＯＳレベル入力端子１に、ＣＭＯ３高レベルが人力され
ると、ＦＥＴ２，６で構成されるコンパレータによって
、ＣＭＯＳスレッショルドレベルＶＲＥＦ （井１／２
ＶＥＥ）と比較され、ＦＥＴ２に定電流源ＩＲＥＦの電
流が終端抵抗Ｒ０１６に流れ、ＥＣＬレベル逆相出力端
子１８には、 ＶＯＨ（ＥＣＬ）−ＲＯ−ＩＲＥＦ ＝ＶＯＨ（ＥＣＬ）−ＲＯ・（ＶＯＨ（ＥＣＬ）−ＶＯ
Ｌ （ＥＣＬ）） ／ＲＯ ＝ＶＯＬ （ＥＣＬ） ＥＣＬ低レベルが出力され、ＦＥＴ６は電流が流れなく
なり、ＥＣＬレベル同相出力端子１９にはＥＣＬ高レベ
ルが出力される。
逆にＣＭＯＳレベル入力端子１に、ＣＭＯ５低レベルが
入力されると、ＦＥＴａ、ｂて構成されるるコンパレー
タによってＣＭＯＳスレッショルドレベルＶＲＥＦと比
較され、ＦＥＴａ２には電流が流れなくなり、ＥＣＬレ
ベル逆相出力端子１９にはＥＣＬ高レベルが出力されＦ
ＥＴｂ６には定電流源ＩＲＥＦが終端抵抗Ｒ０１７に流
れ、ＥＣＬレベル出力端子１９には、 ＶＯＨ（ＥＣＬ）−ＲＯ・Ｉ ＲＥＦ ＝ＶＯＨ（ＥＣＬ）’−ＲＯ−’ＶＯＨ（ＥＣＬ）−Ｖ
ＯＬ （ＥＣＬ）） ／ＲＯ ＝ＶＯＬ （ＥＣＬ） ＥＣＬ低レベルが出力されＥＣＬコンパチブルの出力が
得られる。
入力されると、ＦＥＴａ、ｂて構成されるるコンパレー
タによってＣＭＯＳスレッショルドレベルＶＲＥＦと比
較され、ＦＥＴａ２には電流が流れなくなり、ＥＣＬレ
ベル逆相出力端子１９にはＥＣＬ高レベルが出力されＦ
ＥＴｂ６には定電流源ＩＲＥＦが終端抵抗Ｒ０１７に流
れ、ＥＣＬレベル出力端子１９には、 ＶＯＨ（ＥＣＬ）−ＲＯ・Ｉ ＲＥＦ ＝ＶＯＨ（ＥＣＬ）’−ＲＯ−’ＶＯＨ（ＥＣＬ）−Ｖ
ＯＬ （ＥＣＬ）） ／ＲＯ ＝ＶＯＬ （ＥＣＬ） ＥＣＬ低レベルが出力されＥＣＬコンパチブルの出力が
得られる。
第２図はＣＭＯＳレベル入力端子１にＣＭＯＳレベル人
力波形２０を加えたときに、ＥＣＬしｌ＼ル同相出力端
子１９にＥＣＬレベル同相出力波形２２が、そしてＥＣ
Ｌレベル逆相出力端子１８にＥＣＬレベル逆相出力波形
２１が、ある程度の遅延時間の後、出力されることを意
味している。
力波形２０を加えたときに、ＥＣＬしｌ＼ル同相出力端
子１９にＥＣＬレベル同相出力波形２２が、そしてＥＣ
Ｌレベル逆相出力端子１８にＥＣＬレベル逆相出力波形
２１が、ある程度の遅延時間の後、出力されることを意
味している。
［発明の効果］
本発明によると、スイッチング速度の速いＮチャンネル
型Ｍ ＯＳ Ｆ Ｅ Ｔのみを用いて、信号をスイッチ
ングできるため高速化が可能である。また電流インター
フェイスであるため、損失伝送線路でもドライブできる
。
型Ｍ ＯＳ Ｆ Ｅ Ｔのみを用いて、信号をスイッチ
ングできるため高速化が可能である。また電流インター
フェイスであるため、損失伝送線路でもドライブできる
。
第１図は本発明の一実施例を示す回路図、第２図はＣＭ
ＯＳ −Ｅ ＣＬレベル変換回路の入出力の時間応答
例を示す波形図、第３図は従来のＣＭＯ３−ＥＣＬレベ
ル変換回路である。 １・・・・・・・・ＣＭＯＳレベル入力端子、２・・・
・・・・ＮチャンネルＭＯ５ＦＥＴ（第１電界効果トラ
ンジスタ）、 ３・・・・・・・ＦＥＴ２のゲート、 ４・・・・・・・ＦＥＴ２のソース、 ５・・・・・・・ＦＥＴ２のドレイン、６・・・・・・
・ＮチャンネルＭＯ５ＦＥＴ（第２電界効果トランジス
タ）、 ７・・・・・・・ＦＥＴ６のゲート、 ８・・・・・・・ＦＥＴ６のソース、 ９・・・・・・・ＦＥＴ６のドレイン、１０・・・・・
・定電流源Ｉ ＲＥ Ｆ。 １１・・・・・・電源Ｖ Ｅ Ｅ。 １２・・・・・・定電圧源ＶＲＥＦ、 １３・・・・・ＥＣＬの高レベルの電源を持った電；原
ＶＯＨ（ＥＣＬ）、 １４．１５・・・・・特性インピーダンスＺＯの伝送線
路、 １６．１７・・・・・終端抵抗ＲＯ１ １８・・・・・・・・ＥＣＬレベル逆相出力端子、１９
・・・・・・・・ＥＣＬレベル同相出力端子、２０・・
φ・・・・・ＣＭＯＳレベル入力波形、２１・・・・・
・・・ＥＣＬレベル逆相出力波形、２２・・・・・・・
・ＥＣＬレベル同相出力波形、２３・・・・・・・・Ｃ
ＭＯ３低レベル、２４・・・・・・・・ＥＣＬ高レベル
、２５ ・ ・ ・ ・ ２６ ・ ・ ・ ・ ２７ ・ ・ ・ ・ Ｐ１〜ｐＨ Ｎ１〜Ｎ６ ・
ＯＳ −Ｅ ＣＬレベル変換回路の入出力の時間応答
例を示す波形図、第３図は従来のＣＭＯ３−ＥＣＬレベ
ル変換回路である。 １・・・・・・・・ＣＭＯＳレベル入力端子、２・・・
・・・・ＮチャンネルＭＯ５ＦＥＴ（第１電界効果トラ
ンジスタ）、 ３・・・・・・・ＦＥＴ２のゲート、 ４・・・・・・・ＦＥＴ２のソース、 ５・・・・・・・ＦＥＴ２のドレイン、６・・・・・・
・ＮチャンネルＭＯ５ＦＥＴ（第２電界効果トランジス
タ）、 ７・・・・・・・ＦＥＴ６のゲート、 ８・・・・・・・ＦＥＴ６のソース、 ９・・・・・・・ＦＥＴ６のドレイン、１０・・・・・
・定電流源Ｉ ＲＥ Ｆ。 １１・・・・・・電源Ｖ Ｅ Ｅ。 １２・・・・・・定電圧源ＶＲＥＦ、 １３・・・・・ＥＣＬの高レベルの電源を持った電；原
ＶＯＨ（ＥＣＬ）、 １４．１５・・・・・特性インピーダンスＺＯの伝送線
路、 １６．１７・・・・・終端抵抗ＲＯ１ １８・・・・・・・・ＥＣＬレベル逆相出力端子、１９
・・・・・・・・ＥＣＬレベル同相出力端子、２０・・
φ・・・・・ＣＭＯＳレベル入力波形、２１・・・・・
・・・ＥＣＬレベル逆相出力波形、２２・・・・・・・
・ＥＣＬレベル同相出力波形、２３・・・・・・・・Ｃ
ＭＯ３低レベル、２４・・・・・・・・ＥＣＬ高レベル
、２５ ・ ・ ・ ・ ２６ ・ ・ ・ ・ ２７ ・ ・ ・ ・ Ｐ１〜ｐＨ Ｎ１〜Ｎ６ ・
Claims (1)
- 【特許請求の範囲】 Ｎチャンネル型の第１電界効果トランジスタとＮチャン
ネル型の第２電界効果トランジスタとを含むコンパレー
タと、第１伝送線路と、第２伝送線路とを備え相補型Ｍ
ＯＳトランジスタの動作電圧レベルをエミッタカップル
ロジックの動作電圧レベルに変換するレベル変換回路に
して、 上記第１電界効果トランジスタのソースは定電流源の一
端に、該定電流源の多端は第１電源にそれぞれ接続され
、上記第１電界効果トランジスタのゲート及びドレイン
を上記相補型ＭＯＳトランジスタの動作電圧レベル入力
端子と、上記第１伝送線路とにそれぞれ接続し、 上記第２電界効果トランジスタのソースとゲートとドレ
インとは上記定電流源の一端と相補型ＭＯＳトランジス
タのしきい値電圧に相当する電圧を出力する参照定電圧
源と第２伝送線路とにそれぞれ接続され、 上記第１及び第２伝送線路は共にエミッタカップルロジ
ックの動作電圧レベルの高レベル値に相当する電圧を出
力する第２電源で整合終端され、上記第１及び第２伝送
線路と終端抵抗との接続点からエミッタカップルロジッ
クの動作電圧レベルをそれぞれ出力端子に供給すること
を特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241913A JPH0290723A (ja) | 1988-09-27 | 1988-09-27 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241913A JPH0290723A (ja) | 1988-09-27 | 1988-09-27 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290723A true JPH0290723A (ja) | 1990-03-30 |
Family
ID=17081410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241913A Pending JPH0290723A (ja) | 1988-09-27 | 1988-09-27 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290723A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317521A (ja) * | 1989-06-15 | 1991-01-25 | Omron Corp | 感震器 |
| US6967517B2 (en) | 2002-06-20 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Switching device |
| CN103051313A (zh) * | 2012-11-30 | 2013-04-17 | 中国电器科学研究院有限公司 | 一种实现电子开关器件均衡并联的方法及其结构 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336454A (en) * | 1976-09-17 | 1978-04-04 | Hitachi Ltd | Semiconductor integrated circuit |
-
1988
- 1988-09-27 JP JP63241913A patent/JPH0290723A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336454A (en) * | 1976-09-17 | 1978-04-04 | Hitachi Ltd | Semiconductor integrated circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317521A (ja) * | 1989-06-15 | 1991-01-25 | Omron Corp | 感震器 |
| US6967517B2 (en) | 2002-06-20 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Switching device |
| CN103051313A (zh) * | 2012-11-30 | 2013-04-17 | 中国电器科学研究院有限公司 | 一种实现电子开关器件均衡并联的方法及其结构 |
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