JP2998329B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2998329B2 JP2998329B2 JP3235819A JP23581991A JP2998329B2 JP 2998329 B2 JP2998329 B2 JP 2998329B2 JP 3235819 A JP3235819 A JP 3235819A JP 23581991 A JP23581991 A JP 23581991A JP 2998329 B2 JP2998329 B2 JP 2998329B2
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置等に用いら
れる半導体集積回路に関し、特にオープンドレイン形式
のＭＯＳトランジスタを出力回路として用いる半導体集
積回路に関する。
れる半導体集積回路に関し、特にオープンドレイン形式
のＭＯＳトランジスタを出力回路として用いる半導体集
積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路、特に出力回路等
のインターフェース回路となる半導体集積回路は、２進
情報の論理“０”及び論理“１”を約０Ｖ及び＋３．５
Ｖの電圧レベルに対応したＴＴＬ回路などが用いられて
いる。しかも、高速に信号の転送を行う場合には、信号
の電圧振幅を小さくし且つ伝送線路の両端の負荷を考慮
した特性インピーダンスで終端する回路が採用されてい
る。かかる回路は、技術文献：ＩＥＥＥ Ａｕｇｕｓｔ
１９８４，第２３頁から第２７頁の“ＴｈｅＰｒｏｐ
ｏｓｅｄ ＩＥＥＥ ８９６ Ｆｕｔｕｒｅｂｕｓ−Ａ
ｓｏｌｔｉｏｎ ｔｏ ｔｈｅ Ｂｕｓ Ｄｒｉｖｉ
ｎｇ Ｐｒｏｂｌｅｍ”等の論文にも記載されている。
のインターフェース回路となる半導体集積回路は、２進
情報の論理“０”及び論理“１”を約０Ｖ及び＋３．５
Ｖの電圧レベルに対応したＴＴＬ回路などが用いられて
いる。しかも、高速に信号の転送を行う場合には、信号
の電圧振幅を小さくし且つ伝送線路の両端の負荷を考慮
した特性インピーダンスで終端する回路が採用されてい
る。かかる回路は、技術文献：ＩＥＥＥ Ａｕｇｕｓｔ
１９８４，第２３頁から第２７頁の“ＴｈｅＰｒｏｐ
ｏｓｅｄ ＩＥＥＥ ８９６ Ｆｕｔｕｒｅｂｕｓ−Ａ
ｓｏｌｔｉｏｎ ｔｏ ｔｈｅ Ｂｕｓ Ｄｒｉｖｉ
ｎｇ Ｐｒｏｂｌｅｍ”等の論文にも記載されている。
【０００３】図３（ａ），（ｂ）はそれぞれかかる従来
の一例を示す信号路に接続された半導体集積回路図およ
びその出力段における信号レベル図である。図３
（ａ），（ｂ）に示すように、この例は信号線７に複数
個の半導体集積回路８が接続されており、信号線７の両
端は終端抵抗６を介して終端電源ＶＴに接続される。各
半導体集積回路８は端子９に接続されたダイオード１０
及び受信回路１３と、出力トランジスタ１２と、このト
ランジスタ１２のコレクタ・ベース間に接続されたショ
ットキバリアダイオード１１とから構成される。ここ
で、終端電源ＶＴとしては＋２Ｖを用い、終端抵抗６は
信号線７の負荷を考慮した特性インピーダンスの抵抗値
が用いられ、通常３０〜５０Ω程度の値である。かかる
半導体集積回路において、出力トランジスタ１２がＯＦ
Ｆの場合、受信回路１３の入力インピーダンスが高いた
めに、端子９は終端電源ＶＴの電圧レベル、すなわち＋
２Ｖとなる。一方、出力トランジスタ１２がＯＮの場
合、端子９のレベルは（ダイオード１０の電圧）＋（出
力トランジスタ１２のベース・エミッタ間電圧）−（シ
ョートキバリアダイオード１１の電圧）で決定され、約
＋１Ｖになる。
の一例を示す信号路に接続された半導体集積回路図およ
びその出力段における信号レベル図である。図３
（ａ），（ｂ）に示すように、この例は信号線７に複数
個の半導体集積回路８が接続されており、信号線７の両
端は終端抵抗６を介して終端電源ＶＴに接続される。各
半導体集積回路８は端子９に接続されたダイオード１０
及び受信回路１３と、出力トランジスタ１２と、このト
ランジスタ１２のコレクタ・ベース間に接続されたショ
ットキバリアダイオード１１とから構成される。ここ
で、終端電源ＶＴとしては＋２Ｖを用い、終端抵抗６は
信号線７の負荷を考慮した特性インピーダンスの抵抗値
が用いられ、通常３０〜５０Ω程度の値である。かかる
半導体集積回路において、出力トランジスタ１２がＯＦ
Ｆの場合、受信回路１３の入力インピーダンスが高いた
めに、端子９は終端電源ＶＴの電圧レベル、すなわち＋
２Ｖとなる。一方、出力トランジスタ１２がＯＮの場
合、端子９のレベルは（ダイオード１０の電圧）＋（出
力トランジスタ１２のベース・エミッタ間電圧）−（シ
ョートキバリアダイオード１１の電圧）で決定され、約
＋１Ｖになる。
【０００４】上述した半導体集積回路はバイポーラ型ト
ランジスタを用いて構成した出力回路の例であるが、こ
れをＭＯＳトランジスタで構成することもできる。ま
た、ＭＯＳトランジスタを使用した半導体集積回路の普
及は著しく、この種の半導体集積回路の信号伝送を高速
化するには、ＭＯＳ型トランジスタを使用した出力回路
が必要である。かかるＭＯＳ型トランジスタを用いて図
３の半導体集積回路８と同様の出力回路を構成すると、
出力トランジスタのＯＮ抵抗のばらつきにより端子９の
低レベルの電圧変動が大きくなる。従って、かかる場合
には立上り側の遅延時間の増大並びに電圧振幅の増大に
伴ってノイズ量が増大するので、回路構成上は困難性が
ある。
ランジスタを用いて構成した出力回路の例であるが、こ
れをＭＯＳトランジスタで構成することもできる。ま
た、ＭＯＳトランジスタを使用した半導体集積回路の普
及は著しく、この種の半導体集積回路の信号伝送を高速
化するには、ＭＯＳ型トランジスタを使用した出力回路
が必要である。かかるＭＯＳ型トランジスタを用いて図
３の半導体集積回路８と同様の出力回路を構成すると、
出力トランジスタのＯＮ抵抗のばらつきにより端子９の
低レベルの電圧変動が大きくなる。従って、かかる場合
には立上り側の遅延時間の増大並びに電圧振幅の増大に
伴ってノイズ量が増大するので、回路構成上は困難性が
ある。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、出力回路をＭＯＳ型トランジスタで構成し
た場合、出力トランジスタのＯＮ状態でのドレイン電極
とソース電極間の抵抗値のバラツキが大きいので、出力
端子における低レベルの変動が大きくなるという欠点が
ある。
集積回路は、出力回路をＭＯＳ型トランジスタで構成し
た場合、出力トランジスタのＯＮ状態でのドレイン電極
とソース電極間の抵抗値のバラツキが大きいので、出力
端子における低レベルの変動が大きくなるという欠点が
ある。
【０００６】本発明の目的は、かかる出力低レベルを精
度よく調節することのできる半導体集積回路を提供する
ことにある。
度よく調節することのできる半導体集積回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、インバータを形成し入力信号を供給される相補ＭＯ
Ｓトランジスタと、前記相補ＭＯＳトランジスタの接続
点にソース電極もしくはドレイン電極を接続し且つゲー
ト電極に制御電圧を供給される制御用トランジスタと、
正電源に接続されるとともに２進情報を出力するための
出力端子および接地間にドレイン，ソースを接続し且つ
ゲート電極を前記制御用トランジスタのドレイン電極ま
たはソース電極に接続する出力トランジスタとを有し、
前記制御用トランジスタのゲート電極の電圧を変化させ
て前記出力トランジスタの電流駆動能力を変化させるこ
とにより、前記出力端子の低電圧レベルを制御するよう
に構成される。
は、インバータを形成し入力信号を供給される相補ＭＯ
Ｓトランジスタと、前記相補ＭＯＳトランジスタの接続
点にソース電極もしくはドレイン電極を接続し且つゲー
ト電極に制御電圧を供給される制御用トランジスタと、
正電源に接続されるとともに２進情報を出力するための
出力端子および接地間にドレイン，ソースを接続し且つ
ゲート電極を前記制御用トランジスタのドレイン電極ま
たはソース電極に接続する出力トランジスタとを有し、
前記制御用トランジスタのゲート電極の電圧を変化させ
て前記出力トランジスタの電流駆動能力を変化させるこ
とにより、前記出力端子の低電圧レベルを制御するよう
に構成される。
【０００８】また、本発明の半導体集積回路は、相補Ｍ
ＯＳトランジスタと、前記相補ＭＯＳトランジスタの接
続点にソース電極もしくはドレイン電極を接続した制御
用ＭＯＳトランジスタと、前記制御用ＭＯＳトランジス
タのゲート電極に接続される電圧制御手段と、前記制御
用トランジスタのドレイン電極もしくはソース電極から
ゲート電圧を供給され且つドレイン側を２進情報を出力
する出力端子に接続した出力トランジスタとを含んで構
成される。
ＯＳトランジスタと、前記相補ＭＯＳトランジスタの接
続点にソース電極もしくはドレイン電極を接続した制御
用ＭＯＳトランジスタと、前記制御用ＭＯＳトランジス
タのゲート電極に接続される電圧制御手段と、前記制御
用トランジスタのドレイン電極もしくはソース電極から
ゲート電圧を供給され且つドレイン側を２進情報を出力
する出力端子に接続した出力トランジスタとを含んで構
成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１（ａ），（ｂ）はそれぞれ本発明の第
一の実施例を示す半導体集積回路図およびその出力段に
おける信号レベルを表わす図である。図１（ａ），
（ｂ）に示すように、本実施例はＰチャネル型ＭＯＳト
ランジスタ１とＮチャネル型ＭＯＳトランジスタ２から
なる相補ＭＯＳトランジスタを有する。この相補ＭＯＳ
トランジスタはインパータ回路を構成しており、前段回
路よりの入力信号に応じて０ＶとＶＣＣ（通常は＋５
Ｖ）レベルになる。また、本実施例はこの相補ＭＯＳト
ランジスタの接続点にソース電極もしくはドレイン電極
を接続した制御用ＭＯＳトランジスタ３と、この制御用
ＭＯＳトランジスタ３のドレイン電極もしくはソース電
極よりゲート電圧の供給を受ける出力トランジスタ４と
を有している。しかも、制御用トランジスタ３のゲート
電極には、制御電源Ｖが接続され、これは常時制御用ト
ランジスタ３をＯＮにするに十分な正電源である。ま
た、出力トランジスタ４のドレインは出力端子５を介し
終端抵抗６に接続され、この終端抵抗６は他端を終端電
源ＶＴ（＋２Ｖ）に接続される。出力トランジスタ４が
ＯＦＦの場合、出力端子５のレベルは終端電源ＶＴ（＋
２Ｖ）となる。一方、出力トランジスタ４がＯＮの場
合、終端電源ＶＴから終端抵抗６を介して出力トランジ
スタ４に電流が流れ、この電流により出力端子５の電圧
レベルが決定される。この出力トランジスタ４がＯＮの
場合の電流値は、この出力トランジスタ４のゲート電極
の電圧レベルに応じて増減する。ここで、制御用トラン
ジスタ３の閾値電圧をｖｔｈとすると、出力トランジス
タ４のゲート電極における高レベルは（制御電源Ｖ）−
ｖｔｈとなるので、制御電源Ｖの電圧値を変化させるこ
とにより、出力トランジスタ４の電流駆動能力を変化さ
せ、出力端子５における低レベルを制御することが出来
る。
一の実施例を示す半導体集積回路図およびその出力段に
おける信号レベルを表わす図である。図１（ａ），
（ｂ）に示すように、本実施例はＰチャネル型ＭＯＳト
ランジスタ１とＮチャネル型ＭＯＳトランジスタ２から
なる相補ＭＯＳトランジスタを有する。この相補ＭＯＳ
トランジスタはインパータ回路を構成しており、前段回
路よりの入力信号に応じて０ＶとＶＣＣ（通常は＋５
Ｖ）レベルになる。また、本実施例はこの相補ＭＯＳト
ランジスタの接続点にソース電極もしくはドレイン電極
を接続した制御用ＭＯＳトランジスタ３と、この制御用
ＭＯＳトランジスタ３のドレイン電極もしくはソース電
極よりゲート電圧の供給を受ける出力トランジスタ４と
を有している。しかも、制御用トランジスタ３のゲート
電極には、制御電源Ｖが接続され、これは常時制御用ト
ランジスタ３をＯＮにするに十分な正電源である。ま
た、出力トランジスタ４のドレインは出力端子５を介し
終端抵抗６に接続され、この終端抵抗６は他端を終端電
源ＶＴ（＋２Ｖ）に接続される。出力トランジスタ４が
ＯＦＦの場合、出力端子５のレベルは終端電源ＶＴ（＋
２Ｖ）となる。一方、出力トランジスタ４がＯＮの場
合、終端電源ＶＴから終端抵抗６を介して出力トランジ
スタ４に電流が流れ、この電流により出力端子５の電圧
レベルが決定される。この出力トランジスタ４がＯＮの
場合の電流値は、この出力トランジスタ４のゲート電極
の電圧レベルに応じて増減する。ここで、制御用トラン
ジスタ３の閾値電圧をｖｔｈとすると、出力トランジス
タ４のゲート電極における高レベルは（制御電源Ｖ）−
ｖｔｈとなるので、制御電源Ｖの電圧値を変化させるこ
とにより、出力トランジスタ４の電流駆動能力を変化さ
せ、出力端子５における低レベルを制御することが出来
る。
【００１１】図２は本発明の第二の実施例を示す半導体
集積回路図である。図２に示すように、本実施例は前述
した第一の実施例に対して制御用トランジスタ３のゲー
ト電極への電圧の制御手段が変わっている他は同様であ
る。すなわち、本実施例は電圧制御手段として制御端子
Ｃより制御電圧が供給される抵抗Ｒ２と、電源ＶＣＣに
接続される抵抗Ｒ１とを有する。この制御端子Ｃがオー
プンの場合、制御用トランジスタ３のゲート電極には抵
抗Ｒ１を介してＶＣＣレベルの電圧が印加される。ま
た、制御端子Ｃが０Ｖの場合、制御用トランジスタ３の
ゲート電極には、｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＶＣＣの
電圧が印加される。このため、制御端子Ｃをオープンに
するか、０Ｖにするかにより、制御用トランジスタ３の
ゲート電極の電圧レベルを変化させることが出来る。従
って、出力トランジスタ４がＯＮの場合の電流値を制御
することが出来る。
集積回路図である。図２に示すように、本実施例は前述
した第一の実施例に対して制御用トランジスタ３のゲー
ト電極への電圧の制御手段が変わっている他は同様であ
る。すなわち、本実施例は電圧制御手段として制御端子
Ｃより制御電圧が供給される抵抗Ｒ２と、電源ＶＣＣに
接続される抵抗Ｒ１とを有する。この制御端子Ｃがオー
プンの場合、制御用トランジスタ３のゲート電極には抵
抗Ｒ１を介してＶＣＣレベルの電圧が印加される。ま
た、制御端子Ｃが０Ｖの場合、制御用トランジスタ３の
ゲート電極には、｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＶＣＣの
電圧が印加される。このため、制御端子Ｃをオープンに
するか、０Ｖにするかにより、制御用トランジスタ３の
ゲート電極の電圧レベルを変化させることが出来る。従
って、出力トランジスタ４がＯＮの場合の電流値を制御
することが出来る。
【００１２】かかる図２の実施例では、抵抗Ｒ１及びＲ
２を用いて制御用トランジスタ３のゲート電極に２種類
の電圧を印加する電圧制御手段を示したが、さらに多く
の抵抗及び制御端子を用いることにより３種類以上の電
圧を選択して印加してもよい。
２を用いて制御用トランジスタ３のゲート電極に２種類
の電圧を印加する電圧制御手段を示したが、さらに多く
の抵抗及び制御端子を用いることにより３種類以上の電
圧を選択して印加してもよい。
【００１３】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、出力トランジスタがＯＮの場合のゲート電極
レベルを外部から容易に制御出来る手段を設けたことに
より、端子の低出力電圧レベルを精度良く調節出来ると
いう効果がある。
積回路は、出力トランジスタがＯＮの場合のゲート電極
レベルを外部から容易に制御出来る手段を設けたことに
より、端子の低出力電圧レベルを精度良く調節出来ると
いう効果がある。
【図１】本発明の第一の実施例を示す半導体集積回路お
よびその出力段における信号レベルを表わす図である。
よびその出力段における信号レベルを表わす図である。
【図２】本発明の第二の実施例を示す半導体集積回路図
である。
である。
【図３】従来の一例を示す信号路に接続された半導体集
積回路およびその出力段における信号レベルを表わす図
である
積回路およびその出力段における信号レベルを表わす図
である
１ Ｐチャネル型ＭＯＳトランジスタ ２ Ｎチャネル型ＭＯＳトランジスタ ３ 制御用ＭＯＳトランジスタ ４ 出力トランジスタ ５ 出力端子 ６ 終端抵抗 Ｖ 制御電源 ＶＴ 終端電源 Ｃ 制御端子
Claims (1)
- 【請求項１】 インバータを形成し入力信号を供給され
る相補ＭＯＳトランジスタと、前記相補ＭＯＳトランジ
スタの接続点にソース電極もしくはドレイン電極を接続
し且つゲート電極に制御電圧を供給される制御用トラン
ジスタと、正電源に接続されるとともに２進情報を出力
するための出力端子および接地間にドレイン，ソースを
接続し且つゲート電極を前記制御用トランジスタのドレ
イン電極またはソース電極に接続する出力トランジスタ
とを有し、前記制御用トランジスタのゲート電極の電圧
を変化させて前記出力トランジスタの電流駆動能力を変
化させることにより、前記出力端子の低電圧レベルを制
御することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235819A JP2998329B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235819A JP2998329B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575044A JPH0575044A (ja) | 1993-03-26 |
| JP2998329B2 true JP2998329B2 (ja) | 2000-01-11 |
Family
ID=16991728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235819A Expired - Fee Related JP2998329B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998329B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4849390B2 (ja) * | 2005-05-17 | 2012-01-11 | ラピスセミコンダクタ株式会社 | アナログ半導体集積回路の調整方法 |
| JP4664177B2 (ja) * | 2005-10-03 | 2011-04-06 | 新日本無線株式会社 | オープンドレイン出力回路 |
-
1991
- 1991-09-17 JP JP3235819A patent/JP2998329B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575044A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |
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