JP4849390B2 - アナログ半導体集積回路の調整方法 - Google Patents

アナログ半導体集積回路の調整方法 Download PDF

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Description

本発明は、アナログ半導体集積回路（以下、「アナログＬＳＩ」という）の調整方法に関するものである。
図２は、従来のアナログＬＳＩの出力部の回路図である。
この出力部は、トランジスタ１と、このトランジスタ１のドレインと電源電位ＶＤＤの間に接続された負荷抵抗２と、ドレインとゲートの間に接続されたバイアス抵抗３で構成されている。トランジスタ１のゲートには、入力信号に従って内部で生成されたアナログ信号ＳＩＧが与えられ、ソースは接地電位ＧＮＤに接続され、ドレインが出力端子４に接続されている。この出力部は、バイアス抵抗３によってゲートとドレインを接続することにより、ゲートの電位をドレインの電位とほぼ同じ電位に保つように構成した、セルフバイアス回路となっている。
この出力部では、トランジスタ１の閾値電圧Ｖｔが低い場合には、ドレイン電流が多く流れて負荷抵抗２による電圧降下が大きくなり、これによってゲート・ソース間電圧が下がってドレイン電流が減少して、所望のドレイン電流に落ち着く。また、トランジスタ１の閾値電圧Ｖｔが高い場合には、ドレイン電流が小さくなるため負荷抵抗２による電圧降下が小さくなり、これによってゲート・ソース間電圧が大きくなってドレイン電流が増加し、所望のドレイン電流に落ち着く。このように、図２のようなセルフバイアス方式の出力部は、製造プロセスの変動によってトランジスタ１の閾値Ｖｔにばらつきが生じても、このトランジスタ１のドレイン電流をほぼ所望の値に設定することができるので、アナログＬＳＩの出力部として広く採用されている。
特開平５−１９８７９号公報
しかしながら、前記出力部のセルフバイアス方式では、トランジスタ１のソース・ドレイン間電圧は、電源電圧よりも負荷抵抗２による電圧降下分だけ低くなる。このため、電源電圧が低い場合には十分なソース・ドレイン間電圧が得られず、大きな出力信号を出すことができないという課題があった。
本発明は、大きな出力信号を出すために、セルフバイアス方式に代えてオープン・ドレイン方式の出力部とそのバイアス調整回路を備えたアナログＬＳＩの調整方法を提供することを目的としている。
本発明のうちの第１の発明のアナログＬＳＩの調整方法は、入力端子に与えられる入力信号に従ってアナログ信号を内部ノードに出力するアナログ回路と、前記入力端子と電源ライン及び接地ラインとの間に設けられてそれぞれ逆方向にダイオード接続されたトランジスタで構成される保護回路と、ゲートが前記内部ノードに接続され、ソースが前記接地ラインに接続され、ドレインが出力端子に接続されたＭＯＳトランジスタによる出力部と、ヒューズの切断数を加減することによって前記内部ノードへ供給するバイアス電圧を調整できるバイアス調整回路とを備えたアナログＬＳＩの調整方法である。
そして、それぞれ閾値電圧を変えて試作し、またはシミュレーションで生成した複数のアナログＬＳＩを用いて、前記入力端子に所定の電流を注入したときに該入力端子に現れる電圧とそのアナログＬＳＩで最適なバイアス電流を得るための前記ヒューズの切断数との関係を入力端子電圧対ヒューズ切断数情報として予め定める前処理と、調整対象のアナログＬＳＩの入力端子に所定の電流を注入したときに該入力端子に現れる電圧を測定する測定処理と、前記入力端子電圧対ヒューズ切断数情報を参照して前記測定処理で測定された電圧に対応するヒューズ切断数を決定する切断数決定処理と、前記バイアス調整回路内のヒューズを、前記切断数決定処理で決定された数だけ切断するヒューズ切断処理と、を順次行うことを特徴とする。
第２の発明のアナログＬＳＩの調整方法は、入力端子に与えられる入力信号に従ってアナログ信号を内部ノードに出力するアナログ回路と、ゲートが前記内部ノードに接続され、ソースが接地ラインに接続され、ドレインが出力端子に接続されたＭＯＳトランジスタによる出力部と、ヒューズの切断数を加減することによって前記内部ノードへ供給するバイアス電圧を調整できるバイアス調整回路とを備えたアナログＬＳＩの調整方法である。
そして、それぞれ閾値電圧を変えて試作し、またはシミュレーションで生成した複数のアナログＬＳＩを用いて、前記バイアス調整回路のヒューズが未切断のときに前記出力端子に流れ込む電流とそのアナログＬＳＩで最適なバイアス電流を得るための前記ヒューズの切断数との関係を出力端子電流対ヒューズ切断数情報として予め定める前処理と、調整対象のアナログＬＳＩの出力端子に流れ込む電流を測定する測定処理と、前記出力端子電流対ヒューズ切断数情報を参照して前記測定処理で測定された電流に対応するヒューズ切断数を決定する切断数決定処理と、前記バイアス調整回路内のヒューズを、前記切断数決定処理で決定された数だけ切断するヒューズ切断処理と、を順次行うことを特徴とする。
本発明のアナログＬＳＩの調整方法によれば、大きな出力信号を出すために、オープン・ドレイン方式の出力部とそのバイアス調整回路を備えたアナログＬＳＩの調整方法であって、前処理と、測定処理と、切断数決定処理と、ヒューズ切断処理とを順次行うようにしているので、短時間でバイアス電流を調整することができる。
入力端子に与えられる入力信号に従ってアナログ信号を内部ノードに出力するアナログ回路と、前記入力端子と電源ライン及び接地ラインとの間に設けられてそれぞれ逆方向にダイオード接続されたトランジスタで構成される保護回路と、ゲートが前記内部ノードに接続され、ソースが前記接地ラインに接続され、ドレインが出力端子に接続されたＭＯＳトランジスタによる出力部と、ヒューズの切断数を加減することによって前記内部ノードへ供給するバイアス電圧を調整できるバイアス調整回路とを備えたアナログＬＳＩを次のような手順で調整する。
まず、前処理として、それぞれ閾値電圧を変えて試作し、またはシミュレーションで生成した複数のアナログ半導体集積回路を用いて、入力端子に所定の電流を注入したときにその入力端子に現れる電圧とそのアナログＬＳＩで最適なバイアス電流を得るためのヒューズの切断数との関係を入力端子電圧対ヒューズ切断数情報として定める。
次に、調整対象のアナログＬＳＩの入力端子に所定の電流を注入したときにこの入力端子に現れる電圧を測定する。更に、入力端子電圧対ヒューズ切断数情報を参照して、測定された電圧に対応するヒューズ切断数を決定する。そして、バイアス調整回路内のヒューズを、決定された数だけ切断する。
図１は、本発明の実施例１を示すアナログＬＳＩとその調整方法の説明図である。
このアナログＬＳＩ１０は、入力信号ＩＮが与えられる入力端子１１を有している。入力端子１１にはアナログ回路１２が接続されると共に、このアナログ回路１２を外部から侵入する静電サージから保護するためのＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１３ａとＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１３ｂによる保護回路１３が接続されている。即ち、ＮＭＯＳ１３ａは、ドレインが入力端子１１に接続され、ゲートとソースが電源電位ＶＤＤの与えられる電源端子１４から延びる電源ライン１５に接続されて、通常の入力信号ＩＮに対して逆方向接続されたダイオードを呈するようになっている。また、ＰＭＯＳ１３ｂは、ドレインが入力端子１１に接続され、ゲートとソースが接地電位ＧＮＤが与えられる接地端子１６から延びる接地ライン１７に接続されて、通常の入力信号ＩＮに対して逆方向接続されたダイオードを呈するようになっている。
アナログ回路１２の出力側はキャパシタ１８を介してノードＮ１に接続され、このノードＮ１には、オープン・ドレイン型の出力部であるＰＭＯＳ１９のゲートが接続されている。ＰＭＯＳ１９のソースは接地ライン１７に接続され、ドレインはＰＭＯＳ２０を介して出力端子２１に接続されている。また、ＰＭＯＳ２０のドレイン・ゲート間にはバイアス抵抗２２が接続され、ゲートはキャパシタ２３を介して接地ライン１７に接続されている。
更に、このアナログＬＳＩ１０は、出力部のＰＭＯＳ１９に与えるバイアス電流を調整するためのバイアス調整回路３０を有している。バイアス調整回路３０は、電源ライン１５とノードＮ２との間に接続されたスイッチ用の複数のトランジスタ３１ｉ（但し、ｉ＝１〜ｍ）と、これらのトランジスタ３１ｉをそれぞれオンまたはオフに設定するためのヒューズ３２ｉ及び抵抗３３ｉとで構成されている。ヒューズ３２ｉの一端は電源ライン１５に接続され、このヒューズ３２ｉの他端が抵抗３３ｉの一端とトランジスタ３１ｉのゲートに接続され、この抵抗３３ｉの他端が接地ライン１７に接続されている。そして、ノードＮ２が抵抗２４を介して、ノードＮ１に接続されている。
従って、ヒューズ３２ｉを切断するとトランジスタ３１ｉのゲートが接地電位ＧＮＤとなり、このトランジスタ３１ｉがオン状態となってバイアス電圧がノードＮ２から抵抗２４を介してノードＮ１に与えられ、このバイアス電圧に応じたバイアス電流が出力部のＰＭＯＳ１９に流れるようになっている。なお、各トランジスタ３１ｉのディメンジョンは、すべて同一に設定されている。また、ヒューズ３２ｉは、レーザービーム等を照射して切断するため、他の素子に影響を与えないようにヒューズエリアにまとめて配置されている。
次に、このアナログＬＳＩ１０における出力部のバイアス電流の調整方法を説明する。 まず、実際の製品の製造に先立って、製造プロセスの設定条件を変えて異なる閾値電圧を有する複数のアナログＬＳＩ１０ｊ（但し、ｊ＝１〜ｎ）を試作しておく。
そして、試作したアナログＬＳＩ１０ｊの入力端子１１と接地端子１６の間に、一定電流Ｉｃを流す電流源Ｉを接続すると共に電圧計ＶＭを接続し、この一定電流Ｉｃを流したときの入力端子１１の電圧Ｖｊを測定する。更に、同じアナログＬＳＩ１０ｊの電源端子１４と接地端子１６の間に所定の直流電源ＤＣを接続して電源電位ＶＤＤを供給すると共に、出力端子２１を、所定の負荷抵抗Ｒと電流計ＡＭを介して電源電位ＶＤＤに接続する。そして、バイアス調整回路３０のヒューズ３２ｉがすべて未切断の状態で、出力端子２１へ流れ込む電流Ｉj0を測定する。その後、ヒューズ３２ｉを１つずつ順番に切断して、それぞれの状態における電流Ｉj1，Ｉj2，…，Ｉjmを測定し、所望の電流が得られた時のヒューズ３２ｉの切断数を調べる。
以上の試験を、試作したすべてのアナログＬＳＩ１０ｊに対して実施し、その結果に基づいて、一定電流を流したときの入力端子１１の電圧Ｖｊと、ヒューズ２２が未切断のときの出力端子１９へ流れ込む電流Ｉj0と、最適な出力電流Ｉを得るためのヒューズ切断数との対応関係を決定する。
図３は、試作ＬＳＩの試験で得られた電圧Ｖｊと、電流Ｉj0と、ヒューズ切断数の関係の一例を示す図である。この試験結果に基づいて、例えば、電圧Ｖｊが３３０ｍＶ未満のときはヒューズの切断数を０、３３０ｍＶ以上３６０ｍＶ未満のときは切断数を１、３６０ｍＶ以上３８０ｍＶ未満のときは切断数を２、３８０ｍＶ以上４００ｍＶ未満のときは切断数を３、４００ｍＶ以上のときは切断数を４と、電圧Ｖｊとヒューズ切断数の対応関係を定める。
次に、実際の製品に対して、次のような手順で出力部のバイアス電流の調整を行う。
完成したウエハ状態のアナログＬＳＩ１０の入力端子１１と接地端子１６に測定器のプローブを接触させ、一定電流Ｉｃを流すと共にこの入力端子１１に現われる電圧Ｖｘを測定する。この時、アナログＬＳＩ１０のヒューズ２２ｉは、すべて未切断状態である。
図３の試験結果によって定められた電圧Ｖｊとヒューズ切断数の対応関係に従って、測定された電圧Ｖｘに対応するヒューズ切断数を求める。そして、求められた数だけ、そのアナログＬＳＩ１０のバイアス調整回路３０のヒューズ３２ｉを切断する。これにより、このアナログＬＳＩ１０の出力部のバイアス調整は終了する。その後、各機能のテストを行い、そのアナログＬＳＩ１０の製品としての合否を判定する。
以上のように、この実施例１のアナログＬＳＩ１０は、ヒューズ３２ｉの切断数によって出力部のバイアス電流を調整することができるバイアス調整回路３０を有しているので、オープン・ドレイン方式の出力部でも最適なバイアス電流で動作させることが可能になり、電源電圧が低い場合でも大きな出力信号を出すことができるという利点がある。
また、この実施例１のアナログＬＳＩ１０の調整方法は、入力端子１１に一定電流Ｉｃを流したときに、この入力端子１１に現われる電圧Ｖｘを測定し、この電圧Ｖｘに基づいて試作ＬＳＩの試験で予め決定しておいたヒューズ切断数に従ってバイアス調整回路３０のヒューズ３２ｉを切断するようにしている。入力端子１１に現われる電圧Ｖｘは、閾値電圧に対応しているので、予め試作品で測定しておいたデータに基づいてその閾値電圧に対応する最適なヒューズ切断数を知ることができる。従って、短時間でバイアス電流を調整することができるという利点がある。
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） バイアス調整回路３０は、ヒューズ３２ｉを切断したときにトランジスタ３１ｉがオンとなってバイアス電流が増加するように構成しているが、ヒューズ３２ｉを切断したときにトランジスタ３１ｉがオフとなってバイアス電流が減少するように構成しても良い。
（２） 図３の電圧Ｖｊと、電流Ｉj0と、ヒューズ切断数の関係は、シミュレーションで正確なデータが得られるのであれば、試作品を用いずにシミュレーション結果を使用しても良い。また、幾つかの試作品の試験結果から、内挿及び外挿によってデータを補完しても良い。
（３） ＰＭＯＳ２０，抵抗２２及びキャパシタ２３を削除してＰＭＯＳ１９のドレインを出力端子２１に直接接続するようにしても良い。
図４は、本発明の実施例２を示すアナログＬＳＩの調整方法の説明図である。
ここでは、完成したウエハ状態のアナログＬＳＩ１０の電源端子１４と接地端子１６の間に直流電源ＤＣから所定の電源電位ＶＤＤを供給すると共に、出力端子２１を、所定の負荷抵抗Ｒと電流計ＡＭを介して電源電位ＶＤＤに接続する。そして、出力端子２１へ流れ込む電流Ｉｘを測定する。
図３を参照して、測定された電流Ｉｘに一番近い電流Ｉj0を探し、この電流Ｉj0に対応するヒューズ切断数を求める。そして、求められた数だけ、そのアナログＬＳＩ１０のバイアス調整回路３０のヒューズ３２ｉを切断する。これにより、このアナログＬＳＩ１０の出力部のバイアス調整は終了する。その後、各機能のテストを行い、そのアナログＬＳＩ１０の製品としての合否を判定する。
以上のように、この実施例２のアナログＬＳＩ１０の調整方法は、バイアス調整回路３０のヒューズ３２ｉが未切断の状態で出力端子２１に流れ込む電流Ｉｘの大きさが閾値電圧に対応していることに着目し、予め試作ＬＳＩの電流Ｉj0に従って決定しておいたヒューズ切断数に基づいてバイアス調整回路３０のヒューズ３２ｉを切断するようにしている。これにより、短時間でバイアス電流を調整することができるという利点がある。
また、この実施例２のアナログＬＳＩ１０の調整方法では、図３の電圧Ｖｊを参照する必要がない。従って、試作したアナログＬＳＩ１０ｊの入力端子１１に一定電流Ｉｃを注入してそのときの入力端子１１の電圧Ｖｊを測定する必要がなくなり、準備のためのデータ作成作業を簡素化することができる。
本発明の実施例１を示すアナログＬＳＩとその調整方法の説明図である。 従来のアナログＬＳＩの出力部の回路図である。 試作ＬＳＩの試験で得られた電圧Ｖｊと、電流Ｉj0と、ヒューズ切断数の関係の一例を示す図である。 本発明の実施例２を示すアナログＬＳＩの調整方法の説明図である。
符号の説明
１０ アナログＬＳＩ
１１ 入力端子
１２ アナログ回路
１３ 保護回路
１４ 電源端子
１５ 電源ライン
１６ 接地端子
１７ 接地ライン
１９ ＰＭＯＳ
２１ 出力端子
３０ バイアス調整回路
３１ トランジスタ
３２ ヒューズ
３３ 抵抗

Claims (2)

  1. 入力端子に与えられる入力信号に従ってアナログ信号を内部ノードに出力するアナログ回路と、前記入力端子と電源ライン及び接地ラインとの間に設けられてそれぞれ逆方向にダイオード接続されたトランジスタで構成される保護回路と、ゲートが前記内部ノードに接続され、ソースが前記接地ラインに接続され、ドレインが出力端子に接続されたＭＯＳトランジスタによる出力部と、ヒューズの切断数を加減することによって前記内部ノードへ供給するバイアス電圧を調整できるバイアス調整回路とを備えたアナログ半導体集積回路の調整方法であって、
    それぞれ閾値電圧を変えて試作し、またはシミュレーションで生成した複数のアナログ半導体集積回路を用いて、前記入力端子に所定の電流を注入したときに該入力端子に現れる電圧とそのアナログ半導体集積回路で最適なバイアス電流を得るための前記ヒューズの切断数との関係を入力端子電圧対ヒューズ切断数情報として予め定める前処理と、
    調整対象のアナログ半導体集積回路の入力端子に所定の電流を注入したときに該入力端子に現れる電圧を測定する測定処理と、
    前記入力端子電圧対ヒューズ切断数情報を参照して前記測定処理で測定された電圧に対応するヒューズ切断数を決定する切断数決定処理と、
    前記バイアス調整回路内のヒューズを、前記切断数決定処理で決定された数だけ切断するヒューズ切断処理と、
    を順次行うことを特徴とするアナログ半導体集積回路の調整方法。
  2. 入力端子に与えられる入力信号に従ってアナログ信号を内部ノードに出力するアナログ回路と、ゲートが前記内部ノードに接続され、ソースが接地ラインに接続され、ドレインが出力端子に接続されたＭＯＳトランジスタによる出力部と、ヒューズの切断数を加減することによって前記内部ノードへ供給するバイアス電圧を調整できるバイアス調整回路とを備えたアナログ半導体集積回路の調整方法であって、
    それぞれ閾値電圧を変えて試作し、またはシミュレーションで生成した複数のアナログ半導体集積回路を用いて、前記バイアス調整回路のヒューズが未切断のときに前記出力端子に流れ込む電流とそのアナログ半導体集積回路で最適なバイアス電流を得るための前記ヒューズの切断数との関係を出力端子電流対ヒューズ切断数情報として予め定める前処理と、
    調整対象のアナログ半導体集積回路の出力端子に流れ込む電流を測定する測定処理と、
    前記出力端子電流対ヒューズ切断数情報を参照して前記測定処理で測定された電流に対応するヒューズ切断数を決定する切断数決定処理と、
    前記バイアス調整回路内のヒューズを、前記切断数決定処理で決定された数だけ切断するヒューズ切断処理と、
    を、順次行うことを特徴とするアナログ半導体集積回路の調整方法。
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