KR950010563B1 - 온도 의존 특성을 가지는 내부전원전압 발생회로 - Google Patents

Abstract

내용 없음.

Description

온도 의존 특성을 가지는 내부전원전압 발생회로

제 1 도는 종래기술에 의한 내부전원전압 발생회로.

제 2 도는 제 1 도의 전압파형도.

제 3 도는 본 발명에 의한 번-인용 레벨시프터를 가지는 내부전원전압 발생회로.

제 4 도는 제 3 도의 등가회로도.

제 5 도는 제 3 도의 전압 파형도.

제 6 도는 내부전원전압의 온도변화에 따른 레벨을 보여주는 과형곡선.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 온도 의존성을 가지는 내부전원전압 발생회로에 관한 것이다.

최근의 비약적인 반도체 소자 제작기술의 발전으로 인하여 메모리 소자의 집적도는 비약적인 발전을 계속하고 있다. 특히 칩내의 더욱 작아진 선폭으로 제작된 소자의 고신뢰성을 보장하고 소자의 동작전압의 변화에 따른 특성을 안정화시키기 위하여 내부전원전압발생회로를 메모리 소자내부에 내장시켜 메모리 소지 외부에서 고전압의 외부전압이 공급되어도 소자내부제는 외부공급전압과 무관하게 일정하게 강하된 전압만이 인가되도록 하는 내부전압강하 기술이 일반적으로 사용되고 있음은 이미 이 분야에 공지되어 있는 사실이다. 한편 반도체 메모리 장치를 구성하는 각 구성소자들은 외부온도의 영향에 따라 동작특성이 변화하게 되는데 통상적으로 반도체의 저항률은 온도에 따라 지수함수적으로 감소한다. 그래서 예를 들어 섭씨 125℃에서 7V로 인가되는 전원전압이 섭씨 25℃에서는 약 6.5V로 인가되어도 데이타의 액세스속도에 있어서는 동일하게 된다. 이는 내부전원전압의 인가에 있어서도 동일한 작용을 하는데 상기 내부전원전압은 인가에 있어서도 동일한 작용을 하는데 상기 내부전원전압은 통상적으로 고온(hot temperature)에서는 보다 높은 전압레벨로 인가되어야 하지만, 저온(cold temperature)에서는 보다 낮은 전압레벨로 인가될 수 있다. 한편 반도체 메모리 장치의 고집적화는 상대적으로 트랜지스터와 같은 칩 내부 구성소자의 불량발생의 증가를 초래하게 되어 수율(yield)의 저하를 유발시키는데, 이를 억제하기 위하여 이 분야에서는 번-인(burn-in) 테스트(이는 칩의 완성이 끝나면 불량 칩을 쉽게 발견하기 위하여 칩에 규정된 외부전원전압 이상의 고전압을 장시간 고온상태에서 인가하는 테스트 방법으로, 이렇게 되면 칩 내의 각 구성소자에 통상적으로 실시한다. 그래서 상기와 같은 번-인 테스트를 실시하기 위하여 반도체 메모리 장치에는 번-인 테스트를 위한 소정의 수단을 구비하게 되며, 이는 통상적으로 상기와 같은 내부전원전압 발생회로에 구비한다.

이와 관련하여 번-인 테스트 수단이 구비되는 종래의 내부전원전압 발생회로를 제 1 도에 도시하였다. 상기 제 1 도의 회로구성은 본 출원인이 "내부전원 발생호로"라는 제목으로 1991년 8월 19일에 기 출원한 것으로서, 이는 출원번호 '91-14272'호에 상세하게 개시되어 있다. 상기 제 1 도회로의 구성상 특징은 다음과 같다. 상기의 구성에서 점선블럭 100은 번-인 전압을 감지하는 레벨 시프터(level shifter)로서 외부전원전압(ext. VCC)이 특정한 전압레벨이상으로 상승하여 전압강하용 트랜지스터부(22, 23, 24 : 이들의 사이즈는 통상적으로 같은 크기로 설계된다)를 거쳐 F1노드에 차아지되는 전압레벨이 Vref2 전압보다 높게 될시에만 "하이(H)"레벨의 B1신호를 출력하는 구성이다. 예를 들어서, 번-인 전압이 7V이고 외부전원전압(ext.VCC)이 V라고 가정하면, 외부 인가전압이 4V와 7V사이에서 인가될 때에는 번-인 비교기부(100)의 출력신호 B2는 논리 "로우(low)"레벨로 되어 트랜스미션 게이트(TM1)는 "턴-온(turn-on)", 풀다운 트랜지스터(25)는 "턴-오프(turn-off)"시킨다. 그리고 노멀 비교기부(300)의 출력신호 G2는 "로우"레벨 상태이다. 그러면 내부전원전압 드라이버(50)의 제어신호 G1은 상기 G2신호와 연결되어 "로우'레벨로 된다. 그래서 상기 내부전원전압 드라이버(50)는 "턴온"되어 내부전원전압(int.VCC)을 출력한다. 상기 내부전원전압(int.VCC)은 계속 상승하다가 Vref1 전압레벨보다 높아지게 되면, 이는 다시 상기 노멀 비교기부(11, 12, ‥‥15)에 의해 감지되고, 상기 노멀 비교기부(11, 12, ‥‥15)의 출력신호인 G2는 상기 내부전원전압 드라이버(50)를 "턴오프"시키는 전압으로 상승한다. 그러다가 상기 내부전원전압(int.VCC)이 떨어져서 Vref1전압레벨보다 다시 낮아지게 되면, 이는 다시 상기 노멀 비교기부(11, 12, ‥‥15)에 의해 감지되고, 상기 비교기(11, 12, ‥‥15)의 출력신호인 G2는 다시 상기 내부전원전압 드라이버(50)를 "턴온"시키는 전압으로 되는 것과 같은 동작을 되풀이하게 된다.

그래서 내부전원전압(int.VCC)을 소정의 원하는 전압레벨로 조절하게 된다. 한편, 번-인 테스트와 같은 필요에 의해 외부인가전압이 번-인전압이삳인 7V 이상으로 인가될 때에는, 상기 번-인 비교기부(100)의 출력신호 B2와 상기 노멀 비교기부(300)의 출력신호 G2이 모두 논리 "하이" 레벨로 된다. 그러면 상기 트랜스미션 게이트(TM1)는 "턴-오프"되어 G2신호가 G1신호와 연결되는 것을 차단하고 또한 풀다운 트랜지스터(25)는 "턴온"된다. 이때 상기 G1은 상기 "턴온"된 풀다운 트랜지스터(25)를 통해서 접지전압(VSS) 레벌로 되어 상기 내부 전원전압 드라이버(50)를 "풀-턴온(full-turn on)"시키게 된다. 즉, 상기 내부전원전압 드라이버(50)는 상기 비교기(11, 12, ‥‥15)의 출력신호인 G2의 영향을 받지 않고 게이트단이 항상 접지전압(VSS)레벨로 유지하므로서, 외부인가전압이 그대로 칩 내부의 각 회로들에 인가된다. 이는 B1 및 G2전압에 따른 내부전원전압의 파형도를 나타내는제 2 도를 참조하면 더욱 명확해 질 것이다. 그래서 전술한 것과 같은 고전압이 칩 내부로 공급되어, 칩 내부회로가 받는 스트레스를 가중시켜 칩의 초기불량을 검출하게 된다.

한편 상기와 같은 내부전원전압 발생회로를 구성하는 경우에는 번-인 전압 감지부로서의 레벨 시프터(100)에는 같은 사이즈를 가지는 피모오스 트랜지스터 3개로 전압강하용 트랜지스터부를 구성하기 때문에, Vref2전압의 3배만큼이 정화히 번-인 트리버(trigger) 전압으로 인가될 수 있지만, 번-인 트리거전압값이 온도에 따라 변화가 없는 특징을 갖게 된다. 또한 풀다운 저항 R1의 저항값을 조절하여 번-인을 제어할수 있으나, 구조적인 관점에서 온도에 대한 번-인 특성을 살리기에는 피오모스 트랜지스터와 저항값의 공정예측이 어려움에 따라 정확한 제어를 보장할 수 없다. 이는 상기 풀다운 저항을 피모오스 트랜지스터로 대치하는 경우도 동일한 결과를 얻게 된다. 예를 들어서 칩이 저온 동작시에는 노이즈등에 의해 발생되는 피크전류의 크기가 고온동작에서의 크기보다 크게 되는바, 인가되는 전원전압이 4V일시에 피크전류에 의한 전원전압의 크기가 7V 이상으로 상숭하는 구간이 발생될 수 있다. 이렇게 되면 상기 제 1 도의 B1이 "하이" 레벨로 되어 내부전원전압 발생회로가 칩의 액티브 동작시에 원하지 않는 번-인 모드로 동작되는 악현상이 유발된다. 즉, 내부전원전압 발생회로를 사용하는 종래의 기술에서는 온도 특성을 줄 수 있는 회로적인 요소가 결여되어 있어서 보통 상온의 동작영역에서[동작전원전압(VCC)＞번-인 트리거전압]의 경우가 발생하여 원하는 내부강하전압보다 높은 전압이 가해질 위험성을 항상 내재하게 된다.

따라서, 본 발명의 목적은 안정한 내부전원전압을 공급하는 내부전원전압 발생회로를 제공함에 있다.

본 발명의 다른 목적은 칩의 액티브 동작시 번-인 모드로의 동작변환이 방지되는 내부전원전압 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 온도 의존성을 가지는 번-인 제어회로를 구비하는 내부 전원전압 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 번-인 트리거전압이 온도에 따라 변하는 특성을 가지므로서 동작영역의 폭이 넓어지는 내부전원전압 발생회로를 제공함에 있다.

상기 본 발명의 목적을 달성하기 위하여 본 발명은 칩의 초기불량을 검출하는 번-인 모드를 가지는 반도체 메모리 장치의 내부전원전압 발생회로에 있어서, 모오스 트랜지스터의 드레쉬 홀드전압(threshold voltage)을 이용한 온도보상동작을 수행하는 적어도 4개의 직렬 연결된 전압강하소자를 가지는 번-인용 레벨 시프터를 구비하는 내부전원전압 발생회로임을 특징으로 한다. 상기에서 본 발명에 의한 내부전원전압발생회로의 번-인용 레벨 시프터는 온도가 고온으로 될수록 낮은 전압에서 트리거되고, 온도가 저온으로 될수록 높은 전압에서 트리거됨을 특징으로 한다. 그래서 종래 기술에서와 같이 전온에서 칩의 액티브 동작시 발생될 수 있는 원하지 않는 번-인모드의 발생이 방지됨을 이해해두기 바란다.

이하 본 발명이 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 본 발명에 의한 온도보상동작을 가지는 번-인동 레벨 시프터를 구비하는 내부전원전압 발생회로를 제 3 도에 도시하였다. 그리고 제 3 도의 등가회로도를 제 4 도에 도시하였다. 그리고 상기 제 3 도의 구성에 따른 전압파형도를 제 5 도에 도시하였다. 그리고 본 발명에 의한 레벨 시프터를 구비하는 경우의 내부전원전압의 온도변화에 따른 레벨을 보여주는 파형곡선을 제 6 도에 도시하였다.

상기 제 3 도에 도시된 바와 같이 본 발명에 의한 내부전원전압 발생회로의 핵심사항은 점선블럭 100B에 있으며, 그외의 구성소자들은 상기 제 1 도의 구성과 같다. 상기 점선블럭 100B는 온도보상용 전압강하소자부로서 그 동작 특성은 종래의 그것과는 전혀 다르게 이루어진다 한편 온도보상용 전압강하소자부(100B)의 구성은 도시된 바와 같이 모드 피(P) 모오스 트랜지스터로 실시하였지만, 이는 모오스 트랜지스터의 드레쉬 홀드전압을 이용하여 온도보상동작을 수행하는 바, 이를 엔(N)모오스 트랜지스터로도 실현할 수 있다. 또한 상기 제 3 도의 실시예에서는 전압강하용 트랜지스터의 수를 5개로 실시하였지만, 이는 칩에 공급되는 외부전원전압의 전압레벨과 각 트랜지스터의 드레쉬 홀드전압을 고려하여 최적화로 실시할 수 있다. 상기의 구성에 따른 번-인용 레벨 시프터의 온도보상동작에 대하여 상세히 설명하면 다음과 같다. 번-인용 비교기(100A)에서 입력용 트랜지스터(18), (19)의 게이트 전압이 같아지는 시점부터(즉, N1노드의 전압레벨과 Vfef2 레벨이 같아지는 시점부터) B1은 "로우"레벨로 떨어지고, 이는 종래기술에서 언급된 바와 같이 번-인용 제어신호로 사용된다. 외수전원전압(ext. VCC)이 전압강하 트랜지스터(101, 102, 103, 104, 105)을 "턴-온"시키는 정도로 충분히 상승하기 전까지는 N1노드의 전압레벨이 Vfef2에 비하여 상대적으로 항상 아래에 위치하게 되어 B1은 항상 "로우"로 되어 내부전원전압 발생회로는 노멀 동작을 수행한다. 제 3 도의 등가회로인 제 4 도는 OP 앰프 모델을 이용하여 나타낸 것이다. 이때 상기 OP 앰프의 이득(gain)을 무한히 크다고 가정한다면, "V_N2=(1+Za/Zb)Vref2"로 표시될 수 있다. 상기 제 3 도에서 모오스 트랜지스터(21)의 양단의 전압강하를 무시하면, 상기 식의 V_N2는 곧 회로에 번-인 트리거를 할 수 있는 외부전원전압(ext. VCC)을 의미한다. 한편, 상기 제 3 도에서 모오스 트랜지스터(106)의 W/L(W : width, L. length)비를 작게 만들면 N1노드의 전압이 Vfef2와 같아질 때 상기 모오스 트랜지스터(106)에 작은 전류가 흐르게 된다(이때 흐르는 작은 전류의 크기는 "Vref2/(모오스 트랜지스터(106)의 저항값)"으로 된다). 그리고 상기 모오스 트랜지스터(106)에 비해 전압강하용 모오스 트랜지스터(101, 102, 103, 104, 105)의 W/L비를 상대적으로 크게 만들어 주면 상기 전압강하용 모오스 트랜지스터(101, 102, 103, 104, 105) 사이의 전압(소오스-드레인간 전압)은 거의 드레쉬 홀드전압인 V_T수준으로 유지한다. 이와같은 원리를 이용하면 상기 전압강하용 모오스 트랜지스터(101, 102, 103, 104, 105) 사이의 등가저항은 Z_a의 값을 고온에서 이동도(mobility) 감소에 의한 저항의 증가를 줄이고 V_T의존성을 높여서 Za/Zb의 온도 의존성을 발생하게 된다. 다시 말해서 통상적으로 모오스 트랜지스터의 V_T는 약 -2mV/℃의 온도 특성을 가지기 때문에 상기 전압강하용 모오스 트랜지스터의 수를 n개로 하면, 번-인 트리거 특성은 -2nmV/℃로 된다. 그리고 번-인 트리거 전압은 Vfef2 ; nV_T의 레벨로 된다. 즉, 일반적인 모오스 트랜지스터의 게이트-소오스간 전압인 V_GS값은 이동도 μ와 V_T에 의하여 많은 영향을 받는 바, 상기 전압강하용 모오스 트랜지스터(101, 102, 103, 104, 105)에 흐르는 전류를 감소시킨다면 V_GS는 이동도 μ보다는 V_T에 의하여 제어된다. 그리고 바로 이 부분이 본 발명의 핵심 사상으로 된다. 그래서 상기 제 3 도회로에서 예를 들어 내부전원전압 발생회로가 고온에서 동작하는 경우에는 본 발명에 의한 레벨 시프터(100)가 낮은 전압에서 번-인 트리거되므로, 번-인모드시 공급되는 외부전원전압(ext. VCC)이 7V로 되는 것을 고속으로 감지하고 이로부터 번-인동작의 고속화를 향상시킨다. 또한 내부전원전아 발생회로가 저온에서 동작하는 경우에는 본 발명에 의한 레벨 시프터(100)가 높은 전압에서 번-인 트리거되므로, 칩 액티브 동작시 공급되는 외부전원전압(ext. VCC)이 노이즈등에 의한 피코전류의 발생으로 원하지 않는 7V정도로 상승하여도 이로부터 번-인 모드로 동작되는 것을 억제하여 안정된 액티브 동작을 수행하게 한다. 제 5 도에 도시된 바와 같이 본 발명에 의한 레벨 시프터는 특히 저온에서의 동작특성이 개성되어 저온에서의 번-인 트리거전압이 졸래보다 높아지게 되는 바,칩의 신뢰성을 보장할 수 있게 된다. 이는 또한 본 발명에 의한 레벨-시프터를 구비하는 경우의 내부전원전압의 온도변화에 대한 레벨을 보여주는 파형도인 제 6 도에서도 잘 나타난다.

상기한 바와 같은 본 발명에 의한 번-인용 레벨 시프터는 번-인용 뿐만 아니라 노멀용 레벨 시프터에도 적용하여 온도보상 효과를 얻을 수 있으며, 이는 궁극적으로 모오스 트랜지스터의 드레쉬 홀드 전압을 이용한 온도 보상효과를 얻고자 하는 모든 회로에 적용할 수 있음을 이 분야에 통상의 지식을 가진자에게는 명백한 사항이다.

상술한 바와 같이, 본 발명은 내부전원전압 발생회로에 온도 의존성을 가지는 번-인용 레벨 시프터를 구비하므로서, 안정한 내부전원전압을 공급하고 특히 칩의 액티브 동작시 번-인 모드로의 동작변환이 방지된다. 또한 번-인 트리거전압이 온도에 따라 변하는 특성을 가지므로서 동작영역의 폭이 넓어지는 내부전원전압 발생회로를 제공하여 동작 특성을 향상시킬 뿐만 아니라 결과적으로 칩의 신뢰성을 향상시키는데 기여 한다.

Claims (2)

1. 칩의 초기불량을 검출하는 번-인 모드를 수행하기 위하여 번-인 전압 감지부를 가지는 반도체 메모리 장치의 내부전원전압 발생회로에 있어서, 상기 번-인 전압 감지부가, 외부전원전압에 연결되고 모오스트랜지스터의 드레쉬 홀드전압을 이용한 온도보상동작을 수행하는 적어도 4개의 직렬 연결된 전압강하소자부와, 상기 전압강하소자부 및 소정의 기준신호를 입력하고 이를 차동증폭하여 출력하는 비교기를 구비하고, 상기 번-인 언압 감지부가 상기 전압강하소자의 드레쉬 홀드전압의 특성에 의해 온도가 고온으로 될수록 낮은 전압에서 트리거되고, 온도가 저온으로 될수록 높은 전압에서 트리거됨을 특징으로 하는 내부전원전압 발생회로.
2. 제 1 항에 있어서, 상기 전압강하소자가 피모오스 트랜지스터로 이루어짐을 특징으로 하는 내부전원전압 발생회로.