JP2006119101A - 半導体試験装置及び半導体集積回路の試験方法 - Google Patents

半導体試験装置及び半導体集積回路の試験方法 Download PDF

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Abstract

【課題】 静止電源電流測定において従来のリーク系異常の検出に加え、遅延系異常の不良品検出を可能にして不良検出率の向上を図ること。
【解決手段】 試験対象ＣＭＯＳ集積回路１０８にその内部ノードをＨレベルあるいはＬレベルに設定するテストベクタＴＶ−１〜ＴＶ−ｎを印加して、その状態で各テストベクタＴＶ−１〜ＴＶ−ｎのＩＤＤＱの充分安定したQuiescent Current状態において、各サンプリングポイントｔ１〜ｔｍにおけるＩＤＤＱを測定する。そして、複数個の測定値に基づき、試験対象ＣＭＯＳ集積回路１０８の良否判定を行う。
【選択図】 図１

Description

本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）集積回路の試験を行う半導体試験装置及び半導体集積回路の試験方法に関する。
従来、ＣＭＯＳ集積回路の静止電源電流（ＩＤＤＱ：Quiescent Power Supply Current）を用いた試験（ＩＤＤＱ試験）が行われている。この試験は、ＣＭＯＳ集積回路の静止電源電流を測定し、その測定値に基づいて試験対象のＣＭＯＳ集積回路の良否判定を行うものである。正常なＣＭＯＳ集積回路では、入出力データが固定された安定状態になると、ごく微小なリーク電流しか流れないため、軽微な不良でも電源電流の変化により検出可能である（例えば、特許文献１及び特許文献２参照）。
図２０は、従来の半導体試験装置におけるＩＤＤＱ測定の概念を示す図である。また、図２１は、配線ショート故障モデルの一例を示す図であり、図２２は配線ショート故障モデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングポイントの一例を示す図である。
図２０に示すように、半導体試験装置１０５は、ＩＤＤＱサンプリング回路１００と、電流測定器１０３と、電源回路１０４とを備えており、ＣＭＯＳ集積回路１０８の内部ノードをＨレベルあるいはＬレベルに設定するテストベクタＴＶ−１〜ＴＶ−ｎの充分安定した静止電源電流（Quiescent Current）状態（図２２中の区間ＴＱＣ１３７）のサンプリングポイントｔ１でＩＤＤＱを測定する。
具体的には、図２１の配線ショート故障モデルを例にすると、テストベクタＴＶ−３１〜ＴＶ−３３を印加すると、回路の内部ノードＮ３１には[ＶＩＨ→ＶＩＬ→ＶＩＨ]、ノードＮ３２には[ＶＩＨ→ＶＩＨ→ＶＩＬ]の順で印加される。ノードＮ３３とノードＮ３４の間に抵抗性のショートＲｓｈｏｒｔがある場合、テストベクタＴＶ−３２を印加した時のみ、図２２中の異常電流Ｉｔ１１４が定常的に流れる。この異常電流Ｉｔ１１４をサンプリングポイントｔ１で測定する。測定したＩｔ１１４と合否判定値とを比較してＣＭＯＳ集積回路１０８の良否判定を行う。
図２３は、ＭＯＳＦＥＴのゲート・ソース間リーク故障モデルの一例を示す図である。また、図２４は、リーク故障モデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングポイントの一例を示す図である。リーク故障モデルを例にしても、テストベクタＴＶ−４１〜ＴＶ−４３を印加すると、回路の内部ノードＮ４１には[ＶＩＨ→ＶＩＨ→ＶＩＬ]、ノードＮ４２には[ＶＩＬ→ＶＩＨ→ＶＩＬ]の順で印加される。ノードＮ４１とノードＮ４３の間にゲート・ソース間リークＧ-Ｓ Ｌｅａｋがある場合、テストベクタＴＶ−４２を印加した時のみ、図２４中の異常電流Ｉｔ１１４が定常的に流れる。この異常電流Ｉｔ１１４をサンプリングポイントｔ１で測定する。測定した異常電流Ｉｔ１１４と合否判定値とを比較してＣＭＯＳ集積回路１０８の良否判定を行う。
このように、測定したＩＤＤＱ値が予め予測されるリーク電流（合否判定値）よりも大きなＩＤＤＱ値であった場合は、そのＣＭＯＳ集積回路１０８内部で何らかの故障回路部１１３(ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート、ソース、ドレイン、ウェル間の内部ショートと、配線パターン間のブリッジ等）が発生し、ＶＤＤ電源線１１１とＧＮＤ電源線１１２との間に異常電流が流れていると判断できる。
特開平８-２７１５８４号公報 特開平９−２１１０８８号公報（特許第２７８３２４３号公報）
しかしながら、従来の半導体試験装置に用いられているＩＤＤＱ試験手法においては、次のような問題がある。
即ち、図２１、図２３に示すようなＭＯＳＦＥＴのゲート、ソース、ドレイン、ウェル間の内部ショートと、配線パターン間のブリッジ等が発生すると、テストベクタの充分安定した静止電源電流（Quiescent Current）状態のサンプリングポイントｔ１で静止電源電流を測定してもＩＤＤＱ異常は検出できるが、図２５、図２６に示すようなＶｉａのオープン故障や配線半断線故障などリーク電流を伴わない不良が発生すると、例えば図２７又は図２８に示すように、テストベクタＴＶ−４２を印加した時の波形Ｗ１１４から分かるように、静止電源電流が安定するまでの時間変化が正常品とは異なるが、サンプリングポイントｔ１で静止電源電流を測定してもＩＤＤＱ異常は検出できない。
本発明はかかる点に鑑みてなされたものであり、静止電源電流測定において従来のリーク系異常（ＭＯＳＦＥＴのゲート、ソース、ドレイン、ウェル間の内部ショートと、配線パターン間のブリッジ等）の検出に加え、遅延系異常（Ｖｉａのオープン故障や配線半断線故障等）の不良品検出が可能で不良検出率の向上を図ることができる半導体試験装置及び半導体集積回路の試験方法を提供することを目的とする。
（１）本発明の半導体試験装置は、試験対象の半導体集積回路に複数個のテストベクタを印加し、印加した複数個のテストベクタのうち一部又は全てにおいて、１つのテストベクタ内の複数個のサンプリングポイントで静止電源電流を測定する静止電源電流測定手段と、前記複数個のサンプリングポイントでの静止電源電流の測定値に基づいて前記試験対象の半導体集積回路の良否判定を行う良否判定手段と、を具備する構成を採る。
上記構成によれば、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
（２）上記（１）に記載の半導体試験装置において、前記静止電源電流を測定する一部あるいは全てのサンプリングポイントで前記試験対象の半導体集積回路の電源電圧を一定に下げる電源電圧調整手段を具備する構成を採る。
上記構成によれば、電源電圧依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
（３）上記（２）に記載の半導体試験装置において、前記電源電圧調整手段は、前記静止電源電流を測定する一部あるいは全てのサンプリングポイント毎に段階的に前記試験対象の半導体集積回路の電源電圧を下げる構成を採る。
上記構成によれば、電源電圧依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化を増幅させて、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。
（４）上記（１）に記載の半導体試験装置において、前記静止電源電流を測定する一部あるいは全てのサンプリングポイントで前記試験対象の半導体集積回路の温度を一定に下げる温度調整手段を具備する構成を採る。
上記構成によれば、温度依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
（５）上記（４）に記載の半導体試験装置において、前記温度調整手段は、前記静止電源電流を測定する一部あるいは全てのサンプリングポイント毎に段階的に前記試験対象の半導体集積回路の温度を下げる。
上記構成によれば、温度依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化を増幅させて、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。
（６）上記（１）から（５）のいずれかに記載の半導体試験装置において、異常のあるサンプリングポイントのみ一部あるいは全てのテストベクタを繰り返し印加させて静止電源電流の測定を行わせる制御手段を具備する。
上記構成によれば、異常のあるサンプリングポイントに対して繰り返しテストベクタ印加して静止電流の測定を行うので、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。
（７）上記（１）から（６）のいずれかに記載の半導体試験装置において、前記良否判定手段は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントの静止電源電流を他のテストベクタの各サンプリングポイントの静止電源電流と比較することから、１つのＣＭＯＳ集積回路だけでＶｉａのオープン故障や配線半断線故障等の不良判定が実現できる。
（８）上記（１）から（６）のいずれかに記載の半導体試験装置において、前記良否判定手段は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの静止電源電流を良品サンプルと比較することから、絶対良品基準に対するＶｉａのオープン故障や配線半断線故障等の不良判定が実現できる。
（９）上記（１）から（６）のいずれかに記載の半導体試験装置において、前記良否判定手段は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの静止電源電流をウエハ毎に比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、プロセスばらつきによるオーバーキルを極力抑えた適切な不良判定が実現できる。
（１０）上記（１）から（６）のいずれかに記載の半導体試験装置において、前記良否判定手段は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの静止電源電流を作り込まれた不良によるＩＤＤＱ異常値と比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、実物の不良電流値に則した適切な不良判定が実現できる。
（１１）上記（１）から（６）のいずれかに記載の半導体試験装置において、前記良否判定手段は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、前記試験対象の半導体集積回路の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの電流安定時間を他のテストベクタの各サンプリングポイントでの電流傾き係数と相関係数で比較することから、１つのＣＭＯＳ集積回路だけで、Ｖｉａのオープン故障や配線半断線故障等の不良判定が簡単に短時間で実現できる。
（１２）上記（１）から（６）のいずれかに記載の半導体試験装置において、前記良否判定手段は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの電流安定時間を良品サンプルの各サンプリングポイントでの電流傾き係数と相関係数で比較することから、絶対良品基準に対するＶｉａのオープン故障や配線半断線故障等の不良判定が簡単に短時間で実現できる。
（１３）上記（１）から（６）のいずれかに記載の半導体試験装置において、前記良否判定手段は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、前記試験対象の半導体集積回路と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの電流安定時間をウエハ毎に比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、プロセスばらつきによるオーバーキルを極力抑えた適切な不良判定が簡単に短時間で実現できる。
（１４）上記（１）から（６）のいずれかに記載の半導体試験装置において、前記良否判定手段は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、前記試験対象の半導体集積回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの電流安定時間を作り込まれた不良による電流安定時間と比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、実物の不良電流値に則した適切な不良判定が簡単に短時間で実現できる。
（１５）本発明の半導体集積回路の試験方法は、試験対象の半導体集積回路に複数個のテストベクタを印加し、印加した複数のテストベクタのうち一部又は全てにおいて、１つのテストベクタ内の複数個のサンプリングポイントで静止電源電流を測定する静止電源電流測定工程と、前記複数個のサンプリングポイントでの静止電源電流の測定値に基づいて前記試験対象の半導体集積回路の良否を判定する良否判定工程と、を具備するようにした。
上記方法によれば、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
（１６）上記（１５）に記載の半導体集積回路の試験方法において、前記静止電源電流を測定する一部あるいは全てのサンプリングポイントで前記試験対象の半導体集積回路の電源電圧を一定に下げる電源電圧調整工程を具備するようにした。
上記方法によれば、電源電圧依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
（１７）上記（１６）に記載の半導体集積回路の試験方法において、前記電源電圧調整工程では、前記静止電源電流を測定する一部あるいは全てのサンプリングポイント毎に段階的に前記試験対象の半導体集積回路の電源電圧を下げる処理を行うようにした。
上記方法によれば、電源電圧依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化を増幅させて、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。
（１８）上記（１５）に記載の半導体集積回路の試験方法において、前記静止電源電流を測定する一部あるいは全てのサンプリングポイントで前記試験対象の半導体集積回路の温度を一定に下げる温度調整工程を具備するようにした。
上記方法によれば、温度依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
（１９）上記（１８）に記載の半導体集積回路の試験方法において、前記温度調整工程では、前記静止電源電流を測定する一部あるいは全てのサンプリングポイント毎に段階的に前記試験対象の半導体集積回路の温度を下げるようにした。
上記方法によれば、温度依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化を増幅させて、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。
（２０）上記（１５）から（１９）のいずれかに記載の半導体集積回路の試験方法において、異常のあるサンプリングポイントのみ一部あるいは全てのテストベクタを繰り返し印加させて静止電源電流の測定を行わせる制御工程を具備するようにした。
上記方法によれば、異常のあるサンプリングポイントに対して繰り返しテストベクタ印加して静止電流の測定を行うので、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。
（２１）上記（１５）から（２０）にいずれかに記載の半導体集積回路の試験方法において、前記良否判定工程は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する工程と、前記工程で算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、を具備するようにした。
上記方法によれば、各サンプリングポイントの静止電源電流を他のテストベクタの各サンプリングポイントの静止電源電流と比較することから、１つのＣＭＯＳ集積回路だけで、Ｖｉａのオープン故障や配線半断線故障等の不良判定が実現できる。
（２２）上記（１５）から（２０）にいずれかに記載の半導体集積回路の試験方法において、前記良否判定工程は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する工程と、前記工程で算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、を具備するようにした。
上記方法によれば、各サンプリングポイントでの静止電源電流を良品サンプルと比較することから、絶対良品基準に対するＶｉａのオープン故障や配線半断線故障等の不良判定が実現できる。
（２３）上記（１５）から（２０）にいずれかに記載の半導体集積回路の試験方法において、前記良否判定工程は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する工程と、前記工程で算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、を具備するようにした。
上記方法によれば、各サンプリングポイントでの静止電源電流をウエハ毎に比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、プロセスばらつきによるオーバーキルを極力抑えた適切な不良判定が実現できる。
（２４）上記（１５）から（２０）にいずれかに記載の半導体集積回路の試験方法において、前記良否判定工程は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する工程と、前記工程で算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、を具備するようにした。
上記方法によれば、各サンプリングポイントでの静止電源電流を作り込まれた不良によるＩＤＤＱ異常値と比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、実物の不良電流値に則した適切な不良判定が実現できる。
（２５）上記（１５）から（２０）にいずれかに記載の半導体集積回路の試験方法において、前記良否判定工程は、前記試験対象の半導体集積回路路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、前記試験対象の半導体集積回路の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、前記２つの工程で算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、を具備するようにした。
上記方法によれば、各サンプリングポイントでの電流安定時間を他のテストベクタの各サンプリングポイントでの電流傾き係数と相関係数で比較することから、１つのＣＭＯＳ集積回路だけで、Ｖｉａのオープン故障や配線半断線故障等の不良判定が簡単に短時間で実現できる。
（２６）上記（１５）から（２０）にいずれかに記載の半導体集積回路の試験方法において、前記良否判定工程は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、前記２つの工程で算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、を具備するようにした。
上記方法によれば、各サンプリングポイントでの電流安定時間を良品サンプルの各サンプリングポイントでの電流傾き係数と相関係数で比較することから、絶対良品基準に対するＶｉａのオープン故障や配線半断線故障等の不良判定が簡単に短時間で実現できる。
（２７）上記（１５）から（２０）にいずれかに記載の半導体集積回路の試験方法において、前記良否判定工程は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、前記試験対象の半導体集積回路と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、前記２つの工程で算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、を具備するようにした。
上記方法によれば、各サンプリングポイントでの電流安定時間をウエハ毎に比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、プロセスばらつきによるオーバーキルを極力抑えた適切な不良判定が簡単に短時間で実現できる。
（２８）上記（１５）から（２０）にいずれかに記載の半導体集積回路の試験方法において、前記良否判定工程は、前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、前記試験対象の半導体集積回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、前記２つの工程で算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、を具備するようにした。
上記方法によれば、各サンプリングポイントでの電流安定時間を作り込まれた不良による電流安定時間と比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、実物の不良電流値に則した適切な不良判定が簡単に短時間で実現できる。
（２９）本発明の半導体集積回路は、静止電源電流を測定するための複数のテストベクタを発生するテストベクタ発生手段と、１つのテストベクタ内の複数個のサンプリングポイントで静止電源電流を測定する静止電源電流測定手段と、前記複数個のサンプリングポイントでの測定値に基づいて自己の良否判定を行う良否判定手段と、を具備する構成を採る。
上記構成によれば、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
（３０）上記（２９）に記載の半導体集積回路において、一部あるいは全てのサンプリングポイントで自己の電源電圧を下げる電源電圧調整手段を具備する構成を採る。
上記構成によれば、電源電圧依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
（３１）上記（３０）に記載の半導体集積回路において、前記電源電圧調整手段は、前記静止電源電流を測定する一部あるいは全てのサンプリングポイント毎に段階的に電源電圧を下げる。
上記構成によれば、電源電圧依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化を増幅させて、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。
（３２）上記（２９）から（３１）のいずいれかに記載の半導体集積回路において、異常のあるサンプリングポイントのみ一部あるいは全てのテストベクタを繰り返し印加させて静止電源電流の測定を行わせる制御手段を具備する構成を採る。
上記構成によれば、上記構成によれば、異常のあるサンプリングポイントに対して繰り返しテストベクタ印加して静止電流の測定を行うので、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。
（３３）上記（２９）から（３２）のいずれかに記載の半導体集積回路において、前記良否判定手段は、自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と自己の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づき前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、算出した各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて自己の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントの静止電源電流を、他のテストベクタの各サンプリングポイントの静止電源電流と比較することから、１つのＣＭＯＳ集積回路だけでＶｉａのオープン故障や配線半断線故障等の不良判定が実現できる。
（３４）上記（２９）から（３２）のいずれかに記載の半導体集積回路において、前記良否判定手段は、自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、算出した各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて自己の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの静止電源電流を良品サンプルと比較することから、絶対良品基準に対するＶｉａのオープン故障や配線半断線故障等の不良判定が実現できる。
（３５）上記（２９）から（３２）のいずれかに記載の半導体集積回路において、前記良否判定手段は、自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と自己と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、算出した各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて自己の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの静止電源電流をウエハ毎に比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、プロセスばらつきによるオーバーキルを極力抑えた適切な不良判定が実現できる。
（３６）上記（２９）から（３２）のいずれかに記載の半導体集積回路において、前記良否判定手段は、自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と自己の回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、算出した各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて自己の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの静止電源電流を作り込まれた不良によるＩＤＤＱ異常値と比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、実物の不良電流値に則した適切な不良判定が実現できる。
（３７）上記（２９）から（３２）のいずれかに記載の半導体集積回路において、前記良否判定手段は、自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、自己の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、算出した前記２つの電流傾き係数の相関係数が許容値に基づいて自己の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの電流安定時間を他のテストベクタの各サンプリングポイントでの電流傾き係数と相関係数で比較することから、１つのＣＭＯＳ集積回路だけで、Ｖｉａのオープン故障や配線半断線故障等の不良判定が簡単に短時間で実現できる。
（３８）上記（２９）から（３２）のいずれかに記載の半導体集積回路において、前記良否判定手段は、自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、算出した前記２つの電流傾き係数の相関係数が許容値に基づいて自己の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの電流安定時間を良品サンプルの各サンプリングポイントでの電流傾き係数と相関係数で比較することから、絶対良品基準に対するＶｉａのオープン故障や配線半断線故障等の不良判定が簡単に短時間で実現できる。
（３９）上記（２９）から（３２）のいずれかに記載の半導体集積回路において、前記良否判定手段は、自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、自己と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、算出した前記２つの電流傾き係数の相関係数が許容値に基づいて自己の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの電流安定時間をウエハ毎に比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、プロセスばらつきによるオーバーキルを極力抑えた適切な不良判定が簡単に短時間で実現できる。
（４０）上記（２９）から（３２）のいずれかに記載の半導体集積回路において、前記良否判定手段は、自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、自己の回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、算出した前記２つの電流傾き係数の相関係数が許容値に基づいて自己の良否判定を行う手段と、を具備する構成を採る。
上記構成によれば、各サンプリングポイントでの電流安定時間を作り込まれた不良による電流安定時間と比較することから、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、実物の不良電流値に則した適切な不良判定が簡単に短時間で実現できる。
本発明によれば、１つのテストベクタ内の複数個のサンプリングポイントで静止電源電流を測定するため、静止電源電流（ＩＤＤＱ）測定において従来のリーク系異常（ＭＯＳＦＥＴのゲート、ソース、ドレイン、ウェル間の内部ショートと、配線パターン間のブリッジ等）の検出に加え、過渡的に変化する異常電流（Ｖｉａのオープン故障や配線半断線故障等）の不良品検出が可能となり、不良検出率の向上を図ることができる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体試験装置におけるＩＤＤＱ測定の概念を示す図である。この図において、本実施の形態の半導体試験装置１Ａは、ＩＤＤＱサンプリング回路（良否判定手段）２Ａと、電流測定器（静止電源電流測定手段）３と、電源回路４とを備えている。ＩＤＤＱサンプリング回路２は、マイコン等で構成され、複数個のサンプリングポイントにてＩＤＤＱを測定する。ＴＶ−１〜ＴＶ−ｎはそれぞれテストベクタを示している。
一方、試験対象のＣＭＯＳ集積回路（半導体集積回路）１０８は、ＶＤＤ電源端子１０９、ＧＮＤ電源端子１１０、ＶＤＤ電源線１１１、ＧＮＤ電源線１１２を有している。また、１１３は故障回路部を示し、ＩＤＤＱは異常ＩＤＤＱ電流を示している。
図２は、図２５に示すＶｉａのオープン系故障モデルのＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングストローブポイント（以下、サンプリングポイント）の一例を示す図である。この図において、Ｗ１１４は異常品のＩＤＤＱ電流の傾き波形、Ｗ１３４は正常品の過渡電流の傾き波形、Ｗ１３５は静止電源電流波形、ＴＴＣ１３６は過渡電流（Transient Current）状態区間、ＴＱＣ１３７は静止電源電流（Quiescent Current）状態区間である。
図１に示すように、試験対象ＣＭＯＳ集積回路１０８にその内部ノードをＨレベルあるいはＬレベルに設定するテストベクタＴＶ−１〜ＴＶ−ｎを印加して、その状態で各テストベクタＴＶ−１〜ＴＶ−ｎのＩＤＤＱの充分安定した静止電源電流（Quiescent Current）状態（例えば図２中のＴＱＣ１３７区間）において、各サンプリングポイントｔ１〜ｔｍにおけるＩＤＤＱを測定する。
具体的には、故障回路部１１３が図２５の接続不良故障モデルに示すような場合、テストベクタＴＶ−１１〜ＴＶ−１３を印加すると、回路の内部ノードＮ１１に[ＶＩＨ→ＶＩＨ→ＶＩＬ]の順で印加される。ノードＮ１２とノードＮ１３との間にＶｉａオープン系の高抵抗抵抗Ｒｖｉａがあるため、テストベクタＴＶ−１３を印加した瞬間、Ｎｃｈトランジスタ１２１はカットオフし、Ｐｃｈトランジスタ１２０からのＶＤＤ電位の供給は高抵抗抵抗Ｒｖｉａを介して行われる。
したがって、ノードＮ１３はＶＤＤへの遷移が急峻に行われない。この影響により、Ｐｃｈトランジスタ１２２とＮｃｈトランジスタ１２３に貫通電流による異常電流Ｉｅｒｒが流れる。この過渡的に変化する異常電流Ｉｅｒｒは、従来の１ポイントｔ１のみのサンプリングでは充分に安定した静止電源電流波形の電流（例えば図２の波形Ｗ１３５で示す電流）を測定してしまう場合があり、異常を検出することが困難である。これに対して、本発明では過渡的に変化する異常電流Ｉｅｒｒを複数個のポイントｔ１〜ｔｍでサンプリングするので、時間的電流変化の電流（例えば図２の波形Ｗ１１４で示す電流）の異常を検出することが可能となる。
また、図３は、図２６に示す配線半断線故障モデルでのＩＤＤＱの時間的変化の一例を示す図である。この図で示す場合においても同様に、過渡的に変化する異常電流を複数個のサンプリングポイントｔ１〜ｔｍにて時間的電流変化の電流（例えば図２の波形Ｗ１１４で示す電流）をサンプリングすることにより異常を検出することが可能となる。
次に、上記構成の半導体試験装置１Ａの動作について、図４及び図５に示すフローチャートを参照して説明する。
図４において、試験対象ＣＭＯＳ集積回路１０８の１つのテストベクタＴＶ−ｎ内の複数個のサンプリングポイントｔ１〜ｔｍで測定した静止電源電流値Ｉｎｔ１〜Ｉｎｔｍを全ベクタ分実施する。すなわち、まずカウンタｎ、ｍを夫々「０」に設定する（ステップＳ１０）。次いで、カウンタｎを「１」だけカウントアップする（ステップＳ１１）。そして、テストベクタＴＶを設定し（ステップＳ１２）、その後、ＩＤＤＱ測定モードを設定する（ステップＳ１３）。
ＩＤＤＱ測定モードを設定した後、カウンタｍを「１」だけカウントアップし（ステップＳ１４）、サンプリングポイントｔｍを設定する（ステップＳ１５）。そして、設定したサンプリングポイントｔｍでＩＤＤＱ測定を行う（ステップＳ１６）。サンプリングポイントｔｍでＩＤＤＱ測定を行った後、サンプリングポイントｔｍが最終サンプリングポイントであるかどうか判定し（ステップＳ１７）、最終サンプリングポイントでなければ、他のサンプリングポイントでＩＤＤＱ測定を行う為にステップＳ１４に戻る。これに対して、最終サンプリングポイントであれば、最終サンプリングポイントが最終テストベクタ内のものであるかどうか判定する（ステップＳ１８）。最終テストベクタ内のものでなければ次のテストベクタを設定する為にステップＳ１１に戻る。これに対して、最終テストベクタ内のものであれば、次の処理（図５に示す処理）に移行する。
次に、図５に示すように、比較対象ベクタａ及びｂを設定した後、試験対象ＣＭＯＳ集積回路１０８の１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイント時間ｔ１〜ｔｍで測定した静止電源電流値Ｉａｔ１〜Ｉａｔｍと、試験対象ＣＭＯＳ集積回路１０８の別のテストベクタＴＶ−ｂ内の複数個のサンプリングポイントｔ１〜ｔｍで測定した静止電源電流値Ｉｂｔ１〜Ｉｂｔｍとに基づいて各サンプリングポイントｔ１〜ｔｍにおける各差分値｜Ｉａｔ１−Ｉｂｔ１｜〜｜Ｉａｔｍ−Ｉｂｔｍ｜を算出する。なお、図５において、Ｉｎｔｍの「ｎ」はテストベクタ、「ｔｍ」はサンプリングポイントである。
そして、算出したサンプリングポイント毎の差分値｜Ｉａｔ１−Ｉｂｔ１｜〜｜Ｉａｔｍ−Ｉｂｔｍ｜が静止電源電流の測定値の許容差分値ＩＪｕｄｇｅ１に対して少なければ良品判定、多ければ不良判定とする。
すなわち、まず比較対象のテストベクタａ及びｂを設定する（ステップＳ２０）。そして、サンプリングポイント毎の差分値｜Ｉａｔ１−Ｉｂｔ１｜〜｜Ｉａｔｍ−Ｉｂｔｍ｜を静止電源電流の測定値の許容差分値ＩＪｕｄｇｅ１と比較する（ステップＳ２１）。この比較において、許容差分値ＩＪｕｄｇｅ１に対して少なければ良品判定、多ければ不良判定とする。上記処理を最終の比較対象ベクタまで繰り返し行う（ステップＳ２２）。
このように、本実施の形態の半導体試験装置１Ａによれば、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。また、この実施の形態の手法においても、従来のＭＯＳＦＥＴのゲート、ソース、ドレイン、ウェル間の内部ショートと、配線パターン間のブリッジ等のリーク系異常電流は当然ながら検出可能であり、不良検出率の向上を図ることができる。
（実施の形態２）
図６は、本発明の実施の形態２に係る半導体試験装置の試験対象ＣＭＯＳ集積回路良否判定処理を示すフローチャートである。なお、本実施の形態の半導体試験装置は、上述した実施の形態１の半導体試験装置１Ａと同じ構成であるので、説明の都合上必要な場合には図１を援用することとする。但し、一部機能が異なるので、装置本体に付ける符号を「１Ｂ」とする。また、図に示す「Ｃｈｉｐ」は試験対象ＣＭＯＳ集積回路のことである。
図６に示すように、試験対象ＣＭＯＳ集積回路１０８の１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍで静止電源電流値Ｉａｔ１〜Ｉａｔｍを測定するとともに、良品のＣＭＯＳ集積回路１０８において１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍでの静止電源電流値Ｉａｔ１'〜Ｉａｔｍ'を測定する（ステップＳ１６）。
静止電源電流値Ｉａｔ１〜Ｉａｔｍと静止電源電流値Ｉａｔ１'〜Ｉａｔｍ'を測定した後、比較対照ベクタａを設定する（ステップＳ３０）。その後、静止電源電流値Ｉａｔ１〜Ｉａｔｍと静止電源電流値Ｉａｔ１'〜Ｉａｔｍ'とに基づいて複数個のサンプリングポイントｔ１〜ｔｍに対応する各差分値｜Ｉａｔ１'−Ｉａｔ１｜〜｜Ｉａｔｍ'−Ｉａｔｍ｜を算出する。
その後、算出した各サンプリングポイントｔ１〜ｔｍ毎の差分値｜Ｉａｔ１'−Ｉａｔ１｜〜｜Ｉａｔｍ'−Ｉａｔｍ｜と静止電源電流の測定値の許容差分値ＩＪｕｄｇｅ２とを比較し、静止電源電流の測定値の許容差分値ＩＪｕｄｇｅ２に対して少なければ良品判定、多ければ不良判定とする（ステップＳ３１）。上記処理を最終の比較対象ベクタまで繰り返し行う（ステップＳ３２）。
このように、本実施の形態の半導体試験装置１Ｂによれば、複数個のサンプリングポイントｔ１〜ｔｍでの静止電源電流を、良品サンプルと比較するので、絶対良品基準に対するＶｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
（実施の形態３）
図７は、本発明の実施の形態３に係る半導体試験装置の試験対象ＣＭＯＳ集積回路良否判定処理を示すフローチャートである。なお、本実施の形態の半導体試験装置は、上述した実施の形態１の半導体試験装置１Ａと同じ構成であるので、説明の都合上必要な場合には図１を援用することとする。但し、一部機能が異なるので、装置本体に付ける符号を「１Ｃ」とする。
図７に示すように、試験対象ＣＭＯＳ集積回路１０８と同一のウエハ上の一部又は複数のＣＭＯＳ集積回路それぞれにて１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍで静止電源電流値Ｉａｔ１〜Ｉａｔｍを測定し（ステップＳ１６）、それらの平均静止電源電流値Ｉａｔ１'ａｖｅ〜Ｉａｔｍ'ａｖｅを求める（ステップＳ４０）。そして、比較対象のベクタａを設定し（ステップＳ４１）、その後、平均静止電源電流値Ｉａｔ１'ａｖｅ〜Ｉａｔｍ'ａｖｅと試験対象ＣＭＯＳ集積回路１０８の１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍで測定した静止電源電流値Ｉａｔ１〜Ｉａｔｍとに基づいて複数個のサンプリングポイントｔ１〜ｔｍに対応する各差分値｜Ｉａｔ１'ａｖｅ−Ｉａｔ１｜〜｜Ｉａｔｍ'ａｖｅ−Ｉａｔｍ｜を算出する。
そして、算出した各サンプリングポイントｔ１〜ｔｍ毎の差分値｜Ｉａｔ１'ａｖｅ−Ｉａｔ１｜〜｜Ｉａｔｍ'ａｖｅ−Ｉａｔｍ｜と静止電源電流の測定値の許容差分値ＩＪｕｄｇｅ３とを比較し、静止電源電流の測定値の許容差分値ＩＪｕｄｇｅ３に対して少なければ良品判定、多ければ不良判定とする（ステップＳ４２）。上記処理を最終の比較対象ベクタまで繰り返し行う（ステップＳ４３）。
このように、本実施の形態の半導体試験装置１Ｃによれば、各サンプリングポイントでの静止電源電流をウエハ毎の平均値と比較するので、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、プロセスばらつきによるオーバーキルを極力抑えた適切な不良判定が可能となる。
（実施の形態４）
図８は、本発明の実施の形態４に係る半導体試験装置の試験対象ＣＭＯＳ集積回路良否判定処理を示すフローチャートである。なお、本実施の形態の半導体試験装置は、上述した実施の形態１の半導体試験装置１Ａと同じ構成であるので、説明の都合上必要な場合には図１を援用することとする。但し、一部機能が異なるので、装置本体に付ける符号を「１Ｄ」とする。
図８に示すように、試験対象ＣＭＯＳ集積回路１０８の１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍで静止電源電流値Ｉａｔ１〜Ｉａｔｍを測定し（ステップＳ１６）、次いで試験対象ＣＭＯＳ集積回路１０８内に意図的に高抵抗接続配線された回路を測定するテストベクタＴＶ−ｚ内の複数個のサンプリングポイントｔ１〜ｔｍで静止電源電流値Ｉｚｔ１〜Ｉｚｔｍを測定する（ステップＳ５０）。なお、Ｉｚｔｍの「ｚ」は試験対象ＣＭＯＳ集積回路１０８内に設けた不良測定テストベクタである。
静止電源電流値Ｉｚｔ１〜Ｉｚｔｍを測定した後、比較対象のベクタａを設定する（ステップＳ５１）。比較対象ベクタａを設定した後、静止電源電流値Ｉａｔ１〜Ｉａｔｍと静止電源電流値Ｉｚｔ１〜Ｉｚｔｍとに基づいて複数個のサンプリングポイントｔ１〜ｔｍに対応する各差分値｜Ｉａｔ１−Ｉｚｔ１｜〜｜Ｉａｔｍ−Ｉｚｔｍ｜を算出する。そして、算出した各サンプリングポイントｔ１〜ｔｍ毎の差分値｜Ｉａｔ１−Ｉｚｔ１｜〜｜Ｉａｔｍ−Ｉｚｔｍ｜と静止電源電流の測定値の許容差分値ＩＪｕｄｇｅ４と比較し、静止電源電流の測定値の許容差分値ＩＪｕｄｇｅ４に対して少なければ良品判定、多ければ不良判定とする（ステップＳ５２）。上記処理を最終の比較対象ベクタまで繰り返し行う（ステップＳ５３）。
このように、本実施の形態の半導体試験装置１Ｄによれば、各サンプリングポイントでの静止電源電流を作り込まれた不良によるＩＤＤＱ異常値と比較するので、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、実物の不良電流値に則した適切な不良判定が可能となる。
（実施の形態５）
図９及び図１０は、本発明の実施の形態５に係る半導体試験装置の試験対象ＣＭＯＳ集積回路良否判定処理を示すフローチャートである。なお、本実施の形態の半導体試験装置は、上述した実施の形態１の半導体試験装置１Ａと同じ構成であるので、説明の都合上必要な場合には図１を援用することとする。但し、一部機能が異なるので、装置本体に付ける符号を「１Ｅ」とする。
図９に示すように、試験対象ＣＭＯＳ集積回路１０８の１つのテストベクタＴＶ−ｎ内の複数個のサンプリングポイントｔ１〜ｔｍで測定した静止電源電流値Ｉｎｔ１〜Ｉｎｔｍを全ベクタ実施する。各ベクタにおいて、複数個のサンプリングポイントｔ１〜ｔｍで測定した静止電源電流値Ｉｎｔ１〜Ｉｎｔｍが安定する時間を数値化した電流傾き係数Ｋｎを算出する（ステップＳ６０）。
次いで、試験対象ＣＭＯＳ集積回路１０８の１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍで測定した静止電源電流値Ｉａｔ１〜Ｉａｔｍが安定する時間を数値化した電流傾き係数Ｋａを算出する（図１０のステップＳ７０参照。ステップＳ２０と同様の処理。）。さらに、試験対象ＣＭＯＳ集積回路１０８の異なる１つのテストベクタＴＶ−ｂ内の複数個のサンプリングポイントｔ１〜ｔｍで測定した静止電源電流値Ｉｂｔ１〜Ｉｂｔｍが安定する時間を数値化した電流傾き係数Ｋｂを算出する（図１０のステップＳ７０参照。ステップＳ２０と同様の処理。）。
そして、算出した電流傾き係数Ｋａと電流傾き係数Ｋｂの相関係数が許容値ＫＪｕｄｇｅ１に基づいて試験対象ＣＭＯＳ集積回路１０８の良否判定を行う（ステップＳ７１）。上記処理を最終の比較対象ベクタまで繰り返し行う（ステップＳ７２）。
このように、本実施の形態の半導体試験装置１Ｅによれば、各サンプリングポイントでの電流安定時間を他のテストベクタの各サンプリングポイントでの電流傾き係数と相関係数で比較するので、１つのＣＭＯＳ集積回路だけでＶｉａのオープン故障や配線半断線故障等の不良判定が簡単且つ短時間で実現できる。
（実施の形態６）
図１１は、本発明の実施の形態６に係る半導体試験装置の試験対象ＣＭＯＳ集積回路良否判定処理を示すフローチャートである。なお、本実施の形態の半導体試験装置は、上述した実施の形態１の半導体試験装置１Ａと同じ構成であるので、説明の都合上必要な場合には図１を援用することとする。但し、一部機能が異なるので、装置本体に付ける符号を「１Ｆ」とする。
図１１に示すように、試験対象ＣＭＯＳ集積回路１０８の１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍで静止電源電流値Ｉａｔ１〜Ｉａｔｍを測定するとともに、良品のＣＭＯＳ集積回路１０８において１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍでの静止電源電流値Ｉａｔ１'〜Ｉａｔｍ'を測定する（ステップＳ１６）。
静止電源電流値Ｉａｔ１〜Ｉａｔｍと静止電源電流値Ｉａｔ１'〜Ｉａｔｍ'を測定した後、比較対象ベクタａを設定する（ステップＳ８０）。その後、静止電源電流値Ｉａｔ１〜Ｉａｔｍが安定する時間を数値化した電流傾き係数Ｋａを算出し、さらに静止電源電流値Ｉａｔ１'〜Ｉａｔｍ'が安定する時間を数値化した電流傾き係数Ｋａ’を算出する。そして、それぞれ算出した電流傾き係数Ｋａと電流傾き係数Ｋａ’の相関係数が許容値ＫＪｕｄｇｅ２に基づいて試験対象のＣＭＯＳ集積回路の良否判定を行う（ステップＳ８１）。上記処理を最終の比較対象ベクタまで繰り返し行う（ステップＳ８２）。
このように、本実施の形態の半導体試験装置１Ｆによれば、各サンプリングポイントでの電流安定時間を良品サンプルの各サンプリングポイントでの電流傾き係数と相関係数で比較するので、絶対良品基準に対するＶｉａのオープン故障や配線半断線故障等の不良判定が簡単且つ短時間で実現できる。
（実施の形態７）
図１２は、本発明の実施の形態７に係る半導体試験装置の試験対象ＣＭＯＳ集積回路良否判定処理を示すフローチャートである。なお、本実施の形態の半導体試験装置は、上述した実施の形態１の半導体試験装置１Ａと同じ構成であるので、説明の都合上必要な場合には図１を援用することとする。但し、一部機能が異なるので、装置本体に付ける符号を「１Ｇ」とする。
図１２に示すように、試験対象ＣＭＯＳ集積回路１０８と同一のウエハ上の一部又は複数のＣＭＯＳ集積回路それぞれにて１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍで静止電源電流値Ｉａｔ１〜Ｉａｔｍを測定する（ステップＳ１６）。
そして、試験対象ＣＭＯＳ集積回路１０８の１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍで測定した静止電源電流値Ｉａｔ１〜Ｉａｔｍが安定する時間を数値化した電流傾き係数Ｋａを算出し、さらに、試験対象ＣＭＯＳ集積回路１０８と同一のウエハ上の一部または複数のＣＭＯＳ集積回路で測定した１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍを求め、それらを平均化した静止電源電流値Ｉａｔ１'ａｖｅ〜Ｉａｔｍ'ａｖｅが安定する時間を数値化した電流傾き係数Ｋａ’ａｖｅを算出する（ステップＳ９０）。
電流傾き係数Ｋａ’ａｖｅを算出した後、比較対象ベクタａを設定する（ステップＳ９１。その後、算出した電流傾き係数Ｋａと電流傾き係数Ｋａ’ａｖｅの相関係数が許容値ＫＪｕｄｇｅ３に基づいて試験対象ＣＭＯＳ集積回路１０８の良否判定を行う（ステップＳ９２）。上記処理を最終の比較対象ベクタまで繰り返し行う（ステップＳ９３）。
このように、本実施の形態の半導体試験装置１Ｇによれば、各サンプリングポイントでの電流安定時間をウエハ毎に比較するので、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、プロセスばらつきによるオーバーキルを極力抑えた適切な不良判定が簡単且つ短時間で実現できる。
（実施の形態８）
図１３は、本発明の実施の形態８に係る半導体試験装置の試験対象ＣＭＯＳ集積回路良否判定処理を示すフローチャートである。なお、本実施の形態の半導体試験装置は、上述した実施の形態１の半導体試験装置１Ａと同じ構成であるので、説明の都合上必要な場合には図１を援用することとする。但し、一部機能が異なるので、装置本体に付ける符号を「１Ｈ」とする。
図１３に示すように、試験対象ＣＭＯＳ集積回路１０８の１つのテストベクタＴＶ−ａ内の複数個のサンプリングポイントｔ１〜ｔｍで静止電源電流値Ｉａｔ１〜Ｉａｔｍを測定し（ステップＳ１６）、次いで試験対象ＣＭＯＳ集積回路１０８内に意図的に高抵抗接続配線や半断線させた故障モデル回路を測定するテストベクタＴＶ−ｚ内の複数個のサンプリングポイントｔ１〜ｔｍで静止電源電流値Ｉｚｔ１〜Ｉｚｔｍを測定する（ステップＳ１００）。
静止電源電流値Ｉａｔ１〜Ｉａｔｍと静止電源電流値Ｉｚｔ１〜Ｉｚｔｍを測定した後、比較対象ベクタａを設定する（ステップＳ１０１）。その後、静止電源電流値Ｉａｔ１〜Ｉａｔｍが安定する時間を数値化した電流傾き係数Ｋａを算出し、さらに静止電源電流値Ｉｚｔ１〜Ｉｚｔｍが安定する時間を数値化した電流傾き係数Ｋｚを算出する。そして、それぞれ算出した電流傾き係数Ｋａと電流傾き係数Ｋｚの相関係数が許容値ＫＪｕｄｇｅ４に基づいて試験対象のＣＭＯＳ集積回路の良否判定を行う（ステップＳ１０２）。上記処理を最終の比較対象ベクタまで繰り返し行う（ステップＳ１０３）。
このように、本実施の形態の半導体試験装置１Ｈによれば、各サンプリングポイントでの電流安定時間を意図的不良による電流安定時間と比較するので、Ｖｉａのオープン故障や配線半断線故障等の不良に対し、実物の不良電流値に則した適切な不良判定が簡単且つ短時間で実現できる。
（実施の形態９）
図１４は、本発明の実施の形態９に係る半導体試験装置におけるＩＤＤＱ測定の概念を示す図である。本実施の形態の半導体試験装置１Ｌは、上述した半導体試験装置１Ａの構成に加えて可変電源回路（電源電圧調整手段）４Ａを備えている。この可変電源回路４ＡへはＩＤＤＱサンプリング回路２Ｂから一部あるいは全てのサンプリングポイントの電源電圧を一定に下げる電圧制御信号ＳＣＯＮＴが入力される。
図１５は、本発明によるＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングストローブポイントの一例を示す図であり、（ａ）は従来の波形図、（ｂ）は本実施の形態の波形図である。（ａ）の従来の波形図において、Ｗ１５０は一定電圧波形ＶＤＤ１、Ｗ１５１はＶＤＤ１に対する過渡電流波形、Ｗ１５２は正常品のＶＤＤ１に対する静止電源電流波形、Ｗ１５３は異常品のＶＤＤ１に対する電流波形である。（ｂ）の本実施の形態の波形図において、Ｗ１５４はＩＤＤＱモード設定時の電圧波形ＶＤＤ１、Ｗ１５５はサンプリングＩＤＤＱ測定時の電圧波形ＶＤＤ２、Ｗ１５６は正常品のＶＤＤ２に対するＩＤＤＱ波形、Ｗ１５７は異常品のＶＤＤ２に対するＩＤＤＱ波形である。
次に、半導体試験装置１Ｌの動作について説明する。
図１４に示すように、試験対象のＣＭＯＳ集積回路１０８の内部ノードをＨレベルあるいはＬレベルに設定するテストベクタＴＶ−１１〜ＴＶ−１３を印加し、各テストベクタのＩＤＤＱの充分安定した静止電源電流（Quiescent Current）区間において、電圧制御信号ＳＣＯＮＴにて一部あるいは全てのサンプリングポイントの電源電圧を一定に下げて、サンプリングポイントｔ１からｔｍ時間経過後のＩＤＤＱをそれぞれ測定する。
図１５に示すように、オフリーク電流等により安定した静止電源電流（過渡電流波形Ｗ１５１）が多い場合は、ＶＤＤ１に対する正常品の静止電源電流の波形Ｗ１５２と、異常品の電流の波形Ｗ１５３は殆ど相違が無く、異常を検出することは困難である。これに対して、本実施の形態では、ＩＤＤＱモード設定時の電圧は動作可能電圧ＶＤＤ１に設定し、複数サンプリングＩＤＤＱ測定時はＩＤＤＱ状態保持下限電圧まで極端に下げることで、テストベクタＴＶ−１３において、過渡的に変化する異常電流を複数のＩＤＤＱサンプリングストローブポイントｔ１からｔｍで時間的電流変化（波形Ｗ１５７で示す）をサンプリングでき、異常を検出することが可能となる。
このように、本実施の形態の半導体試験装置１Ｌによれば、電源電圧依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。また、本実施の形態の手法においても、従来のＭＯＳＦＥＴのゲート、ソース、ドレイン、ウェル間の内部ショートと、配線パターン間のブリッジ等のリーク系異常電流は当然ながら検出可能であり、不良検出率の向上を図ることができる。
（実施の形態１０）
本実施の形態の半導体試験装置は、上述した実施の形態９の半導体試験装置１Ｌと同じ構成であるので図１４を援用することとする。但し、一部機能が異なるので、装置本体に付ける符号を「１Ｍ」とする。
上述した実施の形態９の半導体試験装置１Ｌでは、一部あるいは全てのサンプリングポイントの電源電圧を一定に下げる電圧制御信号ＳＣＯＮＴを生成するようにしたが、本実施の形態の半導体試験装置１Ｍでは、サンプリングポイント毎に段階的に電源電圧を下げる電圧制御信号ＳＶＣＯＮＴを生成するＩＤＤＱサンプリング回路２Ｃを具備している。
図１６は、本実施の形態のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングストローブポイントを示す。（ａ）は従来波形、（ｂ）は本発明波形である。また、この図において、Ｗ１７０はＩＤＤＱモード設定時の電圧波形ＶＤＤ１、Ｗ１７１はサンプリングポイントｔ１時の電圧波形ＶＤＤ２、Ｗ１７２はサンプリングポイントｔ２時の電圧波形ＶＤＤ３、Ｗ１７３はサンプリングポイントｔm時の電圧波形ＶＤＤm、Ｗ１７５は正常品の段階的なＶＤＤ電圧に対するＩＤＤＱ波形、Ｗ１７６は異常品の段階的なＶＤＤ電圧に対するＩＤＤＱ波形である。
次に、半導体試験装置１Ｍの動作について説明する。
図１４に示すように、試験対象のＣＭＯＳ集積回路１０８の内部ノードをＨレベルあるいはＬレベルに設定するテストベクタＴＶ−１１〜ＴＶ−１３を印加し、各テストベクタのＩＤＤＱの充分安定した静止電源電流（Quiescent Current）区間において、電圧制御信号ＳＶＣＯＮＴで、一部あるいは全てのサンプリングポイントの電源電圧を段階的に下げて、サンプリングストローブポイントｔ１からｔｍ時間経過後のＩＤＤＱをそれぞれ測定する。
図１６に示すように、オフリーク電流等により安定した静止電源電流（波形Ｗ１５２の電流）が多い場合は、ＶＤＤ１に対する正常品の静止電源電流波形Ｗ１５２と、異常品の電流波形Ｗ１５３は殆ど相違が無く、異常を検出することは困難である。本発明では、ＩＤＤＱモード設定時の電圧は動作可能電圧ＶＤＤ１に設定し、複数サンプリングＩＤＤＱ測定時は段階的にＶＤＤ電圧を下げることで、テストベクタＴＶ−１３において、過渡的に変化する異常電流を複数のＩＤＤＱサンプリングポイントｔ１からｔｍで時間的電流変化Ｗ１７６の電流をサンプリングでき、異常を検出することが可能となる。
このように、本実施の形態の半導体試験装置１Ｍによれば、電源電圧依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化を増幅させて、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。また、本実施の形態の手法においても、従来のＭＯＳＦＥＴのゲート、ソース、ドレイン、ウェル間の内部ショートと、配線パターン間のブリッジ等のリーク系異常電流は当然ながら検出可能であり、不良検出率の向上を図ることができる。
（実施の形態１１）
図１７は、本発明の実施の形態１１に係る半導体試験装置におけるＩＤＤＱ測定の概念を示す図である。本実施の形態の半導体試験装置１Ｎは、上述した半導体試験装置１Ａの構成に加えて温度制御装置（温度調整手段）５を備えている。この温度制御装置５へはＩＤＤＱサンプリング回路２Ｄから一部あるいは全てのサンプリングポイントの測定温度を一定に下げる温度制御信号ＴＥＭＰＣＯＮＴが入力される。
図１８は、本実施の形態のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングストローブポイントを示す。（ａ）は従来波形、（ｂ）は本発明波形である。Ｗ１６０は従来の一定温度ｔａ１に対する過渡電流波形、Ｗ１６１はｔａ１に対する過渡電流波形、Ｗ１６２は正常品のｔａ１に対する静止電源電流波形、Ｗ１６３は異常品のｔａ１に対する電流波形、Ｗ１６４は本実施の形態のＩＤＤＱモード設定時の温度波形ｔａ１、Ｗ１６５は本実施の形態のサンプリングＩＤＤＱ測定時の温度波形ｔａ２、Ｗ１６６は正常品のｔａ２に対するＩＤＤＱ波形、Ｗ１６７は異常品のｔａ２に対するＩＤＤＱ波形である。
次に、半導体試験装置１Ｎの動作について説明する。
図１７に示すように、試験対象ＣＭＯＳ集積回路１０８の内部ノードをＨレベルあるいはＬレベルに設定するテストベクタＴＶ−１１〜ＴＶ−１３を印加し、各テストベクタのＩＤＤＱの充分安定した静止電源電流（Quiescent Current）区間において、温度制御信号ＴＥＭＰＣＯＮＴで、一部あるいは全てのサンプリングポイントの測定温度を一定に下げて、サンプリングポイントｔ１からｔｍ時間経過後のＩＤＤＱをそれぞれ測定する。
図１８に示すように、オフリーク電流等により安定した静止電源電流（波形Ｗ１６１）が多い場合は、ｔａ２に対する正常品の静止電源電流波形Ｗ１６２と、異常品の電流波形Ｗ１６３は殆ど相違が無く、異常を検出することは困難である。本実施の形態ではＩＤＤＱモード設定時の温度は動作可能温度ｔａ１に設定し、複数サンプリングＩＤＤＱ測定時はＩＤＤＱ状態保持下限温度まで極端に下げることで、テストベクタＴＶ−１３において、過渡的に変化する異常電流を複数のＩＤＤＱサンプリングポイントｔ１からｔｍで時間的電流変化（波形Ｗ１６７）をサンプリングでき、異常を検出することが可能となる。
このように、本実施の形態の半導体試験装置１Ｎによれば、温度依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の不良判定が可能となる。また、この実施の形態の手法においても、従来のＭＯＳＦＥＴのゲート、ソース、ドレイン、ウェル間の内部ショートと、配線パターン間のブリッジ等のリーク系異常電流は当然ながら検出可能であり、不良検出率を向上できる半導体集積回路の試験ならびに解析方法を提供することができる。
（実施の形態１２）
本実施の形態の半導体試験装置は、上述した実施の形態１１の半導体試験装置１Ｎと同じ構成であるので図１７を援用することとする。但し、一部機能が異なるので、装置本体に付ける符号を「１Ｐ」とする。
上述した実施の形態１１の半導体試験装置１Ｎでは、一部あるいは全てのサンプリングポイントの測定温度を一定に下げる温度制御信号ＴＥＭＰＣＯＮＴを生成するようにしたが、本実施の形態の半導体試験装置１Ｐでは、サンプリングポイント毎に段階的に温度を下げる温度制御信号ＴＥＭＰＶＣＯＮＴを生成するＩＤＤＱサンプリング回路２Ｅを具備している。
また、図１９は、本実施の形態のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングポイントを示す。図１９（ａ）は従来波形、図１９（ｂ）は本発明波形である。また、この図において、Ｗ１８０は本実施の形態のＩＤＤＱモード設定時の温度波形ｔａ１、Ｗ１８１は本実施の形態のサンプリングポイントｔ１時の温度波形ｔａ２、Ｗ１８２は本実施の形態のサンプリングポイントｔ２時の温度波形ｔａ３、Ｗ１８３は本実施の形態のサンプリングポイントｔｍ時の温度波形ｔａｍ、Ｗ１８５は正常品の段階的な温度変化に対するＩＤＤＱ波形、Ｗ１８６は異常品の段階的な温度変化に対するＩＤＤＱ波形である。
次に、半導体試験装置１Ｐの動作について説明する。
図１７に示すように、試験対象ＣＭＯＳ集積回路１０８の内部ノードをＨレベルあるいはＬレベルに設定するテストベクタＴＶ−１１〜ＴＶ−１３を印加し、各テストベクタのＩＤＤＱの充分安定した静止電源電流（Quiescent Current）区間において、温度制御信号ＴＥＭＰＶＣＯＮＴで、一部あるいは全てのサンプリングポイントの測定温度を段階的に下げて、サンプリングポイントｔ１からｔｍ時間経過後のＩＤＤＱをそれぞれ測定する。図１９に示すように、オフリーク電流等により安定した静止電源電流（波形Ｗ１６２で示す）が多い場合は、ｔａ１に対する正常品の静止電源電流波形Ｗ１６２と、異常品の電流波形Ｗ１６３はほとんど相違が無く、異常を検出することは困難である。
これに対し、本実施の形態ではＩＤＤＱモード設定時の温度は動作可能温度ｔａ１に設定し、複数サンプリングＩＤＤＱ測定時は段階的に測定温度を下げることで、テストベクタＴＶ−１３において、過渡的に変化する異常電流を複数のＩＤＤＱサンプリングポイントｔ１からｔｍで時間的電流変化サンプリングでき、異常を検出することが可能となる。
このように、本実施の形態の半導体試験装置１Ｐによれば、温度依存によるオフリーク電流の多いトランジスタを使用した回路においても、静止電源電流が安定するまでの時間変化を増幅させて、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。また、この手法においても、従来のＭＯＳＦＥＴのゲート、ソース、ドレイン、ウェル間の内部ショートと、配線パターン間のブリッジ等のリーク系異常電流は当然ながら検出可能であり、不良検出率の向上を図ることができる。
（実施の形態１３）
上述した実施の形態１〜１２の半導体試験装置では、装置内でサンプリングポイントの測定を制御するようにしているが、本発明の実施の形態１２に係る半導体試験装置では、当該制御を外部の試験回路（図示略）に持たせたものである。
サンプリングポイントの測定を制御する機能を外部の試験回路に持たせることで、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出を、大型テスタなどの半導体試験装置を改造することなく必要な機能のみＢＯＳＴ（Built-Out-Self-Test）ボードとして作製でき、安価にＶｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
（実施の形態１４）
上述した実施の形態１〜１２では、半導体試験装置が試験対象ＣＭＯＳ集積回路１０８の外部に存在しているが、本発明の実施の形態１０に係る半導体試験装置では、機能の一部あるいは全てが試験対象ＣＭＯＳ集積回路１０８に持たせたものである。
機能の一部あるいは全てを試験対象ＣＭＯＳ集積回路１０８の内部に設けることで、静止電源電流が安定するまでの時間変化が正常品とは異なるＩＤＤＱ異常品の検出を、ＣＭＯＳ集積回路自身（BIST：Built-In-Self-Test）で実施することが可能になり、簡単にＶｉａのオープン故障や配線半断線故障等の不良判定が可能となる。
なお、上記実施の形態１から実施の形態１４では、異常のあるサンプリングポイントを見つけるだけであったが、ＩＤＤＱサンプリング回路２に、異常のあるサンプリングポイントのみ一部あるいは全てのテストベクタを繰り返し印加させて静止電源電流の測定を行わせる機能（制御手段）を追加しても良い。この機能を追加することにより、正常品とは軽微な差のＩＤＤＱ異常品の検出ができ、Ｖｉａのオープン故障や配線半断線故障等の高感度な不良判定が可能となる。
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）半導体集積回路の試験を行う半導体試験装置として有用である。
本発明の実施の形態１に係る半導体試験装置のＩＤＤＱ測定概念図 実施の形態１におけるモデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングストローブポイントを示す図 実施の形態１におけるモデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングストローブポイントを示す図 実施の形態１におけるＣＭＯＳ集積回路の良否判定処理を示すフローチャート 実施の形態１におけるＣＭＯＳ集積回路の良否判定処理を示すフローチャート 本発明の実施の形態２に係る半導体試験装置におけるＣＭＯＳ集積回路の良否判定処理を示すフローチャート 本発明の実施の形態３に係る半導体試験装置におけるＣＭＯＳ集積回路の良否判定処理を示すフローチャート 本発明の実施の形態４に係る半導体試験装置におけるＣＭＯＳ集積回路の良否判定処理を示すフローチャート 本発明の実施の形態５に係る半導体試験装置におけるＣＭＯＳ集積回路の良否判定処理を示すフローチャート 本発明の実施の形態５に係る半導体試験装置におけるＣＭＯＳ集積回路の良否判定処理を示すフローチャート 本発明の実施の形態６に係る半導体試験装置におけるＣＭＯＳ集積回路の良否判定処理を示すフローチャート 本発明の実施の形態７に係る半導体試験装置におけるＣＭＯＳ集積回路の良否判定処理を示すフローチャート 本発明の実施の形態８に係る半導体試験装置におけるＣＭＯＳ集積回路の良否判定処理を示すフローチャート 本発明の実施の形態９に係る半導体試験装置のＩＤＤＱ測定概念図 本発明の実施の形態９におけるモデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングストローブポイントを示す図 本発明の実施の形態１０におけるモデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングストローブポイントを示す図 本発明の実施の形態１１に係る半導体試験装置のＩＤＤＱ測定概念図 本発明の実施の形態１１におけるモデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングストローブポイントを示す図 本発明の実施の形態１２におけるモデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングストローブポイントを示す図 従来の半導体試験装置におけるＩＤＤＱ測定の概念を示す図 配線ショート故障モデルの一例を示す図 配線ショート故障モデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングポイントの一例を示す図 ＭＯＳＦＥＴのゲート・ソース間リーク故障モデルの一例を示す図 リーク故障モデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングポイントの一例を示す図 Ｖｉａのオープン故障モデルの一例を示す図 配線半断線故障モデルの一例を示す図 Ｖｉａのオープン故障モデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングポイントの一例を示す図 配線半断線故障モデル測定のＩＤＤＱ時間的変化特性とＩＤＤＱサンプリングポイントの一例を示す図
符号の説明
１Ａ、１Ｌ、１Ｍ、１Ｎ 半導体試験装置
２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ ＩＤＤＱサンプリング回路
３ 電流測定器
４ 電源回路
５ 温度制御装置
１０８ 試験対象ＣＭＯＳ集積回路
１０９ ＶＤＤ電源端子
１１０ ＧＮＤ電源端子
１１１ ＶＤＤ電源線
１１２ ＧＮＤ電源線
１１３ 故障回路部

Claims (40)

  1. 試験対象の半導体集積回路に複数個のテストベクタを印加し、印加した複数個のテストベクタのうち一部又は全てにおいて、１つのテストベクタ内の複数個のサンプリングポイントで静止電源電流を測定する静止電源電流測定手段と、
    前記複数個のサンプリングポイントでの静止電源電流の測定値に基づいて前記試験対象の半導体集積回路の良否判定を行う良否判定手段と、
    を具備する半導体試験装置。
  2. 前記静止電源電流を測定する一部あるいは全てのサンプリングポイントで前記試験対象の半導体集積回路の電源電圧を一定に下げる電源電圧調整手段を具備する請求項１記載の半導体試験装置。
  3. 前記電源電圧調整手段は、前記静止電源電流を測定する一部あるいは全てのサンプリングポイント毎に段階的に前記試験対象の半導体集積回路の電源電圧を下げる請求項２記載の半導体試験装置。
  4. 前記静止電源電流を測定する一部あるいは全てのサンプリングポイントで前記試験対象の半導体集積回路の温度を一定に下げる温度調整手段を具備する請求項１記載の半導体試験装置。
  5. 前記温度調整手段は、前記静止電源電流を測定する一部あるいは全てのサンプリングポイント毎に段階的に前記試験対象の半導体集積回路の温度を下げる請求項４記載の半導体試験装置。
  6. 異常のあるサンプリングポイントのみ一部あるいは全てのテストベクタを繰り返し印加させて静止電源電流の測定を行わせる制御手段を具備する請求項１から請求項５のいずれかに記載の半導体試験装置。
  7. 前記良否判定手段は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、
    算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、
    を具備する請求項１から請求項６のいずれかに記載の半導体試験装置。
  8. 前記良否判定手段は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、
    算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、
    を具備する請求項１から請求項６のいずれかに記載の半導体試験装置。
  9. 前記良否判定手段は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、
    算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、
    を具備する請求項１から請求項６のいずれかに記載の半導体試験装置。
  10. 前記良否判定手段は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、
    算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、
    を具備する請求項１から請求項６のいずれかに記載の半導体試験装置。
  11. 前記良否判定手段は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    前記試験対象の半導体集積回路の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、
    を具備する請求項１から請求項６のいずれかに記載の半導体試験装置。
  12. 前記良否判定手段は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、
    を具備する請求項１から請求項６のいずれかに記載の半導体試験装置。
  13. 前記良否判定手段は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    前記試験対象の半導体集積回路と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、
    を具備する請求項１から請求項６のいずれかに記載の半導体試験装置。
  14. 前記良否判定手段は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    前記試験対象の半導体集積回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う手段と、
    を具備する請求項１から請求項６のいずれかに記載の半導体試験装置。
  15. 試験対象の半導体集積回路に複数個のテストベクタを印加し、印加した複数のテストベクタのうち一部又は全てにおいて、１つのテストベクタ内の複数個のサンプリングポイントで静止電源電流を測定する静止電源電流測定工程と、
    前記複数個のサンプリングポイントでの静止電源電流の測定値に基づいて前記試験対象の半導体集積回路の良否を判定する良否判定工程と、
    を具備する半導体集積回路の試験方法。
  16. 前記静止電源電流を測定する一部あるいは全てのサンプリングポイントで前記試験対象の半導体集積回路の電源電圧を一定に下げる電源電圧調整工程を具備する請求項１５記載の半導体集積回路の試験方法。
  17. 前記電源電圧調整工程では、前記静止電源電流を測定する一部あるいは全てのサンプリングポイント毎に段階的に前記試験対象の半導体集積回路の電源電圧を下げる処理を行う請求項１６記載の半導体集積回路の試験方法。
  18. 前記静止電源電流を測定する一部あるいは全てのサンプリングポイントで前記試験対象の半導体集積回路の温度を一定に下げる温度調整工程を具備する請求項１５記載の半導体集積回路の試験方法。
  19. 前記温度調整工程では、前記静止電源電流を測定する一部あるいは全てのサンプリングポイント毎に段階的に前記試験対象の半導体集積回路の温度を下げる処理を行う請求項１８記載の半導体集積回路の試験方法。
  20. 異常のあるサンプリングポイントのみ一部あるいは全てのテストベクタを繰り返し印加させて静止電源電流の測定を行わせる制御工程を具備する請求項１５から請求項１９のいずれかに記載の半導体集積回路の試験方法。
  21. 前記良否判定工程は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する工程と、
    前記工程で算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、
    を具備する請求項１５から請求項２０のいずれかに記載の半導体集積回路の試験方法。
  22. 前記良否判定工程は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する工程と、
    前記工程で算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、
    を具備する請求項１５から請求項２０のいずれかに記載の半導体集積回路の試験方法。
  23. 前記良否判定工程は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する工程と、
    前記工程で算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、
    を具備する請求項１５から請求項２０のいずれかに記載の半導体集積回路の試験方法。
  24. 前記良否判定工程は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と前記試験対象の半導体集積回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する工程と、
    前記工程で算出された各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、
    を具備する請求項１５から請求項２０のいずれかに記載の半導体集積回路の試験方法。
  25. 前記良否判定工程は、
    前記試験対象の半導体集積回路路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、
    前記試験対象の半導体集積回路の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、
    前記２つの工程で算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、
    を具備する請求項１５から請求項２０のいずれかに記載の半導体集積回路の試験方法。
  26. 前記良否判定工程は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、
    予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、
    前記２つの工程で算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、
    を具備する請求項１５から請求項２０のいずれかに記載の半導体集積回路の試験方法。
  27. 前記良否判定工程は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、
    前記試験対象の半導体集積回路と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、
    前記２つの工程で算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と
    を具備する請求項１５から請求項２０のいずれかに記載の半導体集積回路の試験方法。
  28. 前記良否判定工程は、
    前記試験対象の半導体集積回路の前記１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、
    前記試験対象の半導体集積回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する工程と、
    前記２つの工程で算出された前記２つの電流傾き係数の相関係数が許容値に基づいて前記試験対象の半導体集積回路の良否判定を行う工程と、
    を具備する請求項１５から請求項２０のいずれかに記載の半導体集積回路の試験方法。
  29. 静止電源電流を測定するための複数のテストベクタを発生するテストベクタ発生手段と、
    １つのテストベクタ内の複数個のサンプリングポイントで静止電源電流を測定する静止電源電流測定手段と、
    前記複数個のサンプリングポイントでの測定値に基づいて自己の良否判定を行う良否判定手段と、
    を具備する半導体集積回路。
  30. 一部あるいは全てのサンプリングポイントで自己の電源電圧を下げる電源電圧調整手段を具備する請求項２９記載の半導体集積回路。
  31. 前記電源電圧調整手段は、前記静止電源電流を測定する一部あるいは全てのサンプリングポイント毎に段階的に電源電圧を下げる請求項３０記載の半導体集積回路。
  32. 異常のあるサンプリングポイントのみ一部あるいは全てのテストベクタを繰り返し印加させて静止電源電流の測定を行わせる制御手段を具備する請求項２９から請求項３１のいずれかに記載の半導体集積回路。
  33. 前記良否判定手段は、
    自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と自己の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、
    算出した各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて自己の良否判定を行う手段と、
    を具備する請求項２９から請求項３２のいずれかに記載の半導体集積回路。
  34. 前記良否判定手段は、
    自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、
    算出した各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて自己の良否判定を行う手段と、
    を具備する請求項２９から請求項３２のいずれかに記載の半導体集積回路。
  35. 前記良否判定手段は、
    自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と自己と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、
    算出した各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて自己の良否判定を行う手段と、
    を具備する請求項２９から請求項３２のいずれかに記載の半導体集積回路。
  36. 前記良否判定手段は、
    自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値と自己の回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値とに基づいて前記複数個のサンプリングポイントに対応する各差分値を算出する手段と、
    算出した各サンプリングポイント毎の前記差分値と前記静止電源電流の測定値の許容差分値に基づいて自己の良否判定を行う手段と、
    を具備する請求項２９から請求項３２のいずれかに記載の半導体集積回路。
  37. 前記良否判定手段は、
    自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    自己の異なる１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    算出した前記２つの電流傾き係数の相関係数が許容値に基づいて自己の良否判定を行う手段と、
    を具備する請求項２９から請求項３２のいずれかに記載の半導体集積回路。
  38. 前記良否判定手段は、
    自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    予め良品の半導体集積回路において測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    算出した前記２つの電流傾き係数の相関係数が許容値に基づいて自己の良否判定を行う手段と、
    を具備する請求項２９から請求項３２のいずれかに記載の半導体集積回路。
  39. 前記良否判定手段は、
    自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    自己と同一のウエハ上の一部又は複数の半導体集積回路で測定した前記１つのテストベクタ内の複数個のサンプリングポイントでの平均静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    算出した前記２つの電流傾き係数の相関係数が許容値に基づいて自己の良否判定を行う手段と、
    を具備する請求項２９から請求項３２のいずれかに記載の半導体集積回路。
  40. 前記良否判定手段は、
    自己の１つのテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    自己の回路内に意図的に高抵抗接続配線された回路を測定するテストベクタ内の複数個のサンプリングポイントで測定した静止電源電流値が安定する時間を数値化した電流傾き係数を算出する手段と、
    算出した前記２つの電流傾き係数の相関係数が許容値に基づいて自己の良否判定を行う手段と、
    を具備する請求項２９から請求項３２のいずれかに記載の半導体集積回路。
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JP2010181261A (ja) * 2009-02-05 2010-08-19 Renesas Electronics Corp 解析ｉｄｄｑテストモジュール及びｉｄｄｑテスト方法
US8667442B1 (en) * 2012-06-14 2014-03-04 Cadence Design Systems, Inc. Circuit simulation methodology to calculate leakage current during any mode of circuit operation

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