JP2009222602A - 差動出力回路の試験方法および試験回路 - Google Patents

Abstract

【課題】試験時間の短縮および試験コストの低減を図る。
【解決手段】差動出力回路の出力端子間に同値の抵抗Ｒ１，Ｒ２を直列接続し、その共通接続ノードＣを同値の抵抗Ｒ３を介して終端電圧端子３１に接続する。同相電圧の試験では、電圧源トランジスタＭＰ１と電流源Ｉ１を動作させトランジスタＭＮ１〜ＭＮ４を制御して、ノードＰ，Ｍの間の論理を“Ｈ”又は“Ｌ”の状態に制御し、ノードＣに発生する電圧が上限同相規格電圧と下限同相規格電圧の範囲内に入るか否かを判定する。差動電圧の試験では、前記同相電圧の試験状態から電圧源トランジスタＭＰ１を不動作にした状態に制御し、終端電圧端子３１に既知の電圧を印加し、ノードＣに発生する電圧が定められた上限値と下限値の電圧範囲内に入るか否かの判定を行う。
【選択図】図１

Description

本発明は、同相電圧や差動電圧の試験にかかる時間や費用の削減を図った差動出力回路の試験方法および試験回路に関するものである。

差動出力回路の従来の試験方法を図２を使用して説明する。図２において、１０はパフォーマンスボードであり、そこに、被測定デバイスとしての差動出力回路２０と負荷回路１２（Ｒ０＝１００Ω）が搭載されている。４０は半導体試験装置であり、第１、第２のＤＣ測定ユニット４１，４２が搭載されている。差動出力回路２０は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４からなるブリッジ回路と、そのブリッジ回路の一方の電源側を電源端子ＶＤＤに接続する電圧源用のＰＭＯＳトランジスタＭＰ１と、ブリッジ回路の他方の電源側を電源端子ＶＳＳに接続する電流供給用の電流源Ｉ１とを有する。このような差動出力回路は特許文献１に記載がある。出力の論理“Ｈ”、“Ｌ”は、ブリッジ回路の４つのトランジスタＭＮ１〜ＭＮ４のスイッチング状態により、トランジスタＭＮ１，ＭＮ３の共通ノードＭとトランジスタＭＮ２，ＭＮ４の共通ノードＰの間に電位差をつけることで決定される。負荷回路１２はノードＰ，Ｍ間に接続されている。

ノードＰ，Ｍの電圧をＶＰ，ＶＭとすると、ＶＭ＜ＶＰ時（ＭＮ１，ＭＮ４がオフ、ＭＮ２，ＭＮ３がオン）にはＭＰ１→ＭＮ２→Ｒ０→ＭＮ３→Ｉ１の経路を経由して負荷回路１２に電流が流れて出力論理は“Ｈ”となり、ＶＰ＜ＶＭ時（ＭＮ１，ＭＮ４がオン、ＭＮ２，ＭＮ３がオフ）にはＭＰ１→ＭＮ１→Ｒ０→ＭＮ４→Ｉ１の経路を経由して負荷回路１２に電流が流れて出力論理は“Ｌ”となる。この負荷回路１２の各端子に発生する電圧ＶＰ，ＶＭは、それぞれ半導体試験装置４０のＤＣ測定ユニット４１，４２で測定される。

図３はノードＰ，Ｍの電圧波形を示している。ＶＰＨは論理“Ｈ”のときのノードＰの電圧ＶＰ、ＶＭＬは論理“Ｈ”のときのノードＭの電圧ＶＭである。また、ＶＭＨは論理“Ｌ”のときのノードＭの電圧ＶＭ、ＶＰＬは論理“Ｌ”のときのノードＰの電圧ＶＰである。このように、論理が“Ｈ”と“Ｌ”のときで高レベル電圧、低レベル電圧が異なっているが、これはトランジスタＭＮ１〜ＭＮ４の特性のバラツキによるためである。同相電圧と差動電圧の試験は、それぞれ論理“Ｈ”と論理“Ｌ”の２状態において実施され、規格電圧範囲に入っているかで、合否が判定される。

簡単のため、論理“Ｈ”のときについて考える。このとき、ノードＰの電圧ＶＰは高電位ＶＰＨ、ノードＭの電圧ＶＭは低電位ＶＭＬとなるので、同相電圧Ｖ１は、
Ｖ１＝（ＶＰＨ＋ＶＭＬ）／２
で与えられる。また、差動電圧Ｖ２は、
Ｖ２＝ＶＰＨ−ＶＭＬ
で与えられる。

このように、ノードＰ，Ｍそれぞれの電圧ＶＰ，ＶＭをそれぞれＤＣ測定ユニット４１，４２で測定し、その結果を演算して同相電圧Ｖ１と差動電圧Ｖ２を求めることになる。そして、演算により求めたそれらの同相電圧Ｖ１、差動電圧Ｖ２の値が規格電圧範囲内に入っているか否かで、差動出力回路２０の合／否が判定される。
特開２０００−１７４６０８号

ところが、従来方法では、ノードＰ，Ｍの電圧値を求めるＤＣ測定を行い、その結果を演算して同相電圧、差動電圧を求めているので、電圧を直接的に基準値と比較して高低を判定するファンクション試験に比べると、相対的に試験時間が長くかかる。よって、被測定デバイスに含まれる差動出力回路の数に比例して試験時間が長くなるため、差動出力回路を多数内蔵している半導体集積回路においては、試験コストが増大する問題がある。なお、前記した特許文献１には差動出力回路の試験手法については全く記載がない。

本発明の目的は、試験時間の短縮および試験コストの低減を図った差動出力回路の試験方法および試験回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の差動出力回路の試験方法は、４つのトランジスタからなるブリッジ回路の一方の電源側を電圧源を介して第１の電源端子に接続し、他方の電源側を電流源を介して第２の電源端子に接続して構成した差動出力回路の出力端子に現れる差動電圧と同相電圧の合否を判定する試験方法であって、前記出力端子間に同値の第１および第２の抵抗を直列接続し、該第１および第２の抵抗の共通接続点を前記第１および第２の抵抗と同値の第３の抵抗を介して終端電圧端子に接続し、前記同相電圧の試験では、前記電圧源および前記電流源を動作させると共に、前記４つのトランジスタを制御して前記出力端子間の論理を“Ｈ”又は“Ｌ”の状態に制御し、前記共通接続点に発生する電圧が上限同相規格電圧と下限同相規格電圧の範囲内に入るか否かを判定し、前記差動電圧の試験では、前記同相電圧の試験状態から前記電圧源を不動作にした状態に制御し、前記終端電圧端子に既知の電圧を印加し、前記共通接続点に発生する電圧に対して定められた上限値と下限値の範囲内に入るか否かの判定を行う、ことを特徴とする。
請求項２にかかる発明の差動出力回路の試験回路は、４つのトランジスタからなるブリッジ回路の一方の電源側を電圧源を介して第１の電源端子に接続し、他方の電源側を電流源を介して第２の電源端子に接続して構成した差動出力回路の出力端子に現れる差動電圧と同相電圧の合否を判定する試験回路であって、前記出力端子間に直列接続された同値の第１および第２の抵抗と、該第１および第２の抵抗の共通接続点と終端電圧端子との間に接続され前記第１および第２の抵抗と同値の第３の抵抗と、前記共通接続点の電圧が所定の範囲に入るか否かを判定するウインドウ型のコンパレータとを備え、前記同相電圧の試験では、前記電圧源および前記電流源を動作させると共に、前記４つのトランジスタを制御して前記出力端子間の論理を“Ｈ”又は“Ｌ”の状態に制御し、前記コンパレータに比較基準値として上限同相規格電圧と下限同相規格電圧を設定し、前記差動電圧の試験では、前記同相電圧の試験状態から前記電圧源を不動作にした状態に制御し、前記終端電圧端子に既知の電圧を印加し、前記コンパレータに比較基準値として定められた上限値と下限値の電圧範囲を設定する、ことを特徴とする。

本発明によれば、第１、第２および第３の抵抗の共通接続点の電圧が所定の電圧範囲内にあるか否かを判定することで、直接電圧測定を行うことなく、ファンクション試験により、差動出力回路の同相電圧と差動電圧の良否を判定することができるので、それらの試験時間の短縮、試験コストの削減が可能となる利点がある。

図１は本発明の試験回路を示す構成図である。パフォーマンスボード１０の被測定デバイスは前記した図２で説明した差動出力回路２０である。本実施例では、ノードＰ，Ｍの間に接続される負荷回路１１として、抵抗Ｒ１，Ｒ２（それぞれ５０Ω）の直列回路を使用する。また、半導体試験装置３０には、終端電圧端子３１に接続された抵抗Ｒ３（５０Ω）からなる抵抗回路３２とウインドウ型のコンパレータ３３を設ける。

本実施例では、パフォーマンスボード１０上の負荷回路１１の抵抗Ｒ１，Ｒ２の共通接続点のノードＣを半導体試験装置３０の抵抗回路３２とコンパレータ３３の入力端子との共通接続点に接続する。

以下、試験方法を説明する。簡単のため、論理“Ｈ”（ＶＰ＞ＶＭ）についてのみ説明するが、論理“Ｌ”についても同様に行う。

＜同相電圧の試験＞
論理“Ｈ”のときは、トランジスタＭＮ１，ＭＮ４がオフ、ＭＮ２，ＭＮ３がオン状態であるので、電流は、ＭＰ１→ＭＮ２→Ｒ１→Ｒ２→ＭＮ３→Ｉ１の経路を流れる。このとき、抵抗Ｒ１＝Ｒ２＝５０Ωであり、同じ電流が流れるため、各抵抗Ｒ１，Ｒ２の電圧降下量は等しくなり、ノードＣの電圧が同相電圧Ｖ１となる。一方、半導体試験装置３０のコンパレータ３３には、比較基準電圧Ｖａ１，Ｖｂ１を設定しておく（Ｖａ１＞Ｖｂ１）。Ｖａ１は上限同相規格電圧、Ｖｂ１は下限同相規格電圧である。また、終端電圧供給端子３１は開放としておく。

以上により、ノードＣに現れている同相電圧Ｖ１が、
Ｖｂ１＜Ｖ１＜Ｖａ１
を満足すれば、コンパレータ３３から合格信号が出力し、
Ｖ１＜Ｖｂ１あるいはＶａ１＜Ｖ１
であれば、コンパレータ３３から不合格信号が出力する。このように、ノードＣに現れている同相電圧Ｖ１を直接判定することで、演算を必要としないファンクション試験により同相電圧Ｖ１の合否試験を実施できる。したがって、同相電圧の試験時間が短縮され試験コストを低減できる。

＜差動電圧の試験＞
次に、上記した論理“Ｈ”の状態から差動出力回路１０の電圧源トランジスタＭＰ１をオフにし、差動出力回路２０のトランジスタＭＮ２を流れる電流をカットする。この状態において、半導体試験装置３０の終端電圧端子３１に、例えば、前記した上限同相規格電圧Ｖａ１と下限同相規格電圧Ｖｂ１の中間の電圧Ｖ１０
Ｖ１０＝（Ｖａ１＋Ｖｂ１）／２
を印加する。

これにより、差動出力回路２０の電流源Ｉ１に引かれて、終端電圧端子３１→Ｒ３→Ｒ２→ＭＮ３→Ｉ１の経路に電流が流れる。抵抗Ｒ３＝Ｒ２＝５０Ωであり、このときの電流は正常動作時と同じ電流であるため、各抵抗Ｒ３，Ｒ２の電圧降下量は互いに等しく、抵抗Ｒ３と抵抗Ｒ２の電圧降下量の和は、差動電圧Ｖ２と等価となる。すなわち、電流源Ｉ１の電流は正常動作時と同じであるので、抵抗Ｒ３と抵抗Ｒ２に発生する電圧の和は、トランジスタＭＰ１がオンしたとき抵抗Ｒ１と抵抗Ｒ２に発生する電圧の和（＝差動電圧Ｖ２）と同じとなる。故に、抵抗Ｒ３での電圧降下量は差動電圧Ｖ２の１／２倍となり、ノードＣの電圧Ｖ２０は、
Ｖ２０＝Ｖ１０−Ｖ２／２
となる。なお、Ｖ１０は、例えば、前記の式で決められる電圧とするが、必ずしもこれに限定される必要はなく、電圧値の判明している所定の電圧であればよい。

以上のことから、Ｖａ２を上限差動規格電圧、Ｖｂ２を下限差動規格電圧とする（Ｖａ２＞Ｖｂ２）と、半導体試験装置３０のコンパレータ３３に比較基準電圧Ｖａ３，Ｖｂ３（Ｖａ３＞Ｖｂ３）を、
Ｖａ３＝Ｖ１０−Ｖｂ２／２
Ｖｂ３＝Ｖ１０−Ｖａ２／２
として設定しておく。

これにより、ノードＣの電圧Ｖ２０が、
Ｖｂ３＜Ｖ２０＜Ｖａ３
を満足すれば、コンパレータ３３から合格信号が出力し、
Ｖ２０＜Ｖｂ３あるいはＶａ３＜Ｖ２０
であれば、コンパレータ３３から不合格信号が出力する。

このように、抵抗Ｒ３で発生する電圧（差動電圧Ｖ２の１／２倍）をノードＣの電圧として直接判定することで、演算を必要としないファンクション試験により差動電圧Ｖ２の合否試験を実施できる。したがって、差動電圧の試験時間が短縮され試験コストを低減できる。

本発明の試験回路の構成を示す回路図である。 従来の試験回路の構成を示す回路図である。 差動出力回路の電圧の波形図である。

符号の説明

１０：パフォーマンスボード、１１、１２：負荷回路
２０：差動出力回路、
３０：半導体試験装置、３１：終端電圧端子、３２：抵抗回路、３３：ウインドウ型のコンパレータ
４０：半導体試験装置、４１，４２：ＤＣ測定ユニット

Claims (2)

1. ４つのトランジスタからなるブリッジ回路の一方の電源側を電圧源を介して第１の電源端子に接続し、他方の電源側を電流源を介して第２の電源端子に接続して構成した差動出力回路の出力端子に現れる差動電圧と同相電圧の合否を判定する試験方法であって、
   前記出力端子間に同値の第１および第２の抵抗を直列接続し、該第１および第２の抵抗の共通接続点を前記第１および第２の抵抗と同値の第３の抵抗を介して終端電圧端子に接続し、
   前記同相電圧の試験では、前記電圧源および前記電流源を動作させると共に、前記４つのトランジスタを制御して前記出力端子間の論理を“Ｈ”又は“Ｌ”の状態に制御し、前記共通接続点に発生する電圧が上限同相規格電圧と下限同相規格電圧の範囲内に入るか否かを判定し、
   前記差動電圧の試験では、前記同相電圧の試験状態から前記電圧源を不動作にした状態に制御し、前記終端電圧端子に既知の電圧を印加し、前記共通接続点に発生する電圧に対して定められた上限値と下限値の範囲内に入るか否かの判定を行う、
   ことを特徴とする差動出力回路の試験方法。
2. ４つのトランジスタからなるブリッジ回路の一方の電源側を電圧源を介して第１の電源端子に接続し、他方の電源側を電流源を介して第２の電源端子に接続して構成した差動出力回路の出力端子に現れる差動電圧と同相電圧の合否を判定する試験回路であって、
   前記出力端子間に直列接続された同値の第１および第２の抵抗と、該第１および第２の抵抗の共通接続点と終端電圧端子との間に接続され前記第１および第２の抵抗と同値の第３の抵抗と、前記共通接続点の電圧が所定の範囲に入るか否かを判定するウインドウ型のコンパレータとを備え、
   前記同相電圧の試験では、前記電圧源および前記電流源を動作させると共に、前記４つのトランジスタを制御して前記出力端子間の論理を“Ｈ”又は“Ｌ”の状態に制御し、前記コンパレータに比較基準値として上限同相規格電圧と下限同相規格電圧を設定し、
   前記差動電圧の試験では、前記同相電圧の試験状態から前記電圧源を不動作にした状態に制御し、前記終端電圧端子に既知の電圧を印加し、前記コンパレータに比較基準値として定められた上限値と下限値の電圧範囲を設定する、
   ことを特徴とする試験回路。

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