JP4887640B2 - アナログ差動回路試験装置 - Google Patents

Description

本発明は、アナログ差動回路試験装置に関し、更に詳しくは、差動増幅器などのアナログ差動回路を試験する試験装置に関する。

近年、ＬＳＩでは、高速化及び電源変動追従性などの理由から、従来のＣＭＯＳ回路に代えて、ＣＭＬ回路のようなアナログ差動回路が用いられるようになってきている。アナログ差動回路は、一般に、トランジスタの相対的な製造ばらつきによって、ＤＣ的特性が変化しやすいという性質がある。このため、ＬＳＩ内部のアナログ差動回路について、そのＤＣ的特性を測定・解析したいとする要請がある。しかし、アナログ差動回路の入力や出力がＬＳＩの入出力端子に直接に接続されていない限り、その特性を測定・解析することは困難である。

従来は、ＬＳＩ内部のアナログ差動回路の動作は、その回路全体を含んだ上位レベルの回路全体での機能試験により試験を行っていた。例えば、特許文献１は、このような試験回路について記載している。しかし、より下位レベルの回路について試験・検査を行うことで、検査・解析の精度を向上することが望まれている。
特開２００１−１３３５１９号公報

本発明は、上記に鑑み、ＬＳＩ内部に配設され、外部端子に入力や出力が直接に接続されていないアナログ差動回路のＤＣ的特性を測定・解析することが出来る、ビルトイン型のアナログ差動回路試験装置を提供することを目的とする。

上記目的を達成するために、本発明の第１の観点に係るアナログ差動回路試験装置は、
アナログ差動回路を有するＬＳＩの内部に配設される試験装置であって、
アナログ差動回路の入力対を通常作動モードとテストモードとの間で切り換える切換回路と、
前記テストモードのときに、外部から調整可能な電圧を生成し前記入力対に印加する電圧調整回路と、
前記アナログ差動回路の出力をラッチするラッチ回路と、を備え、
前記電圧調整回路は、外部から入力される電圧制御信号の変化に従って前記入力対の一方の入力の電位と前記入力対の他方の入力の電位を調整し、前記電圧制御信号の値の上昇または下降に伴い前記一方の入力の電位と前記他方の入力の電位の大小関係が逆転する、
ことを特徴とする。
また、上記目的を達成するために、本発明の第２の観点に係るアナログ差動回路試験装置は、
アナログ差動回路を有するＬＳＩの内部に配設される試験装置であって、
アナログ差動回路の入力対を通常作動モードとテストモードとの間で切り換える切換回路と、
前記テストモードのときに、外部から調整可能な電圧を生成し前記入力対に印加する電圧調整回路と、
前記アナログ差動回路の出力をラッチするラッチ回路と、を備え、
前記電圧調整回路は、外部から入力される電圧制御信号の変化によって、前記入力対の一方の入力の電位が最小値から最大値まで上昇するときに他方の入力の電位が最大値から最小値まで下降し、前記上昇及び下降の際に前記一方及び他方の入力の電位がクロスする、
ことを特徴とする。

本発明のアナログ差動回路試験装置によると、ＬＳＩ内部に配設されるアナログ差動回路の特性の測定及び解析が、アナログ差動回路単体で可能になるという効果がある。

また、本発明のアナログ差動回路試験装置によると、電圧制御信号を一方の方向に変化させることで、入力対の電位が相互にクロスすることとなり、アナログ差動回路の試験手順が容易になるという効果がある。

また、前記電圧調整回路が、前記一方の入力と高電位電源との間にそれぞれ接続される、プルアップ抵抗及びトランジスタを有する複数の第１の電流路と、前記一方の入力と低電位電源との間にそれぞれ接続される、プルダウン抵抗及びトランジスタを有する複数の第２の電流路と、前記他方の入力と高電位電源との間にそれぞれ接続される、プルアップ抵抗及びトランジスタを有する複数の第３の電流路と、前記他方の入力と低電位電源との間にそれぞれ接続される、プルダウン抵抗及びトランジスタを有する第４の電流路とを備えることも本発明の好ましい態様である。試験装置を、ＬＳＩで通常使用されている回路要素で構成することで、ＬＳＩの製造プロセス中に試験装置が形成できる。

前記電圧制御信号が、同数の複数ビットをそれぞれ有する第１の制御信号及び第２の制御信号を含み、前記第１及び第４の電流路のトランジスタが前記第１の制御信号によって制御され、前記第２及び第３の電流路のトランジスタが前記第２の制御信号によって制御されることも本発明の好ましい態様である。この場合、各制御信号のビットを変えることで入力対に印加する電圧が調整可能である。

前記第１及び第２の制御信号は、互いに相補な信号として構成されることが好ましい。また、場合によって、双方の制御信号を互いに独立に制御することも好ましい。

前記一方の入力又は他方の入力と、所定の基準電圧とを比較するコンパレータを更に備える構成も本発明の好ましい態様である。この場合、よりきめ細かな測定及び解析が可能になる。

以下、図面を参照し本発明の実施形態について詳細に説明する。図１は、本発明のアナログ差動回路試験装置１０の基本的な構成をその被試験回路１７と共に示している。試験装置１０は、被試験回路１７をテストモードに接続するためのテスト信号を入力するテスト端子ＴＥＳＴと、テスト信号を伝達するインバータ１１、１２、２３と、テスト時に被試験回路１７の入力対であるＴｒｕｅ端子（非反転端子）及びＣｏｍｐ端子（反転端子）を、通常作動モードでの入力ノードＩＮ及びＩＮＢから遮断するトランスファゲート１３、１４と、同一の最大抵抗値及び同一の最小抵抗値を持ち抵抗値が可変に設定される可変抵抗RtV／RtG／RcV／RcGとして構成されるテブナン抵抗を有し、テスト時にＴｒｕｅ端子及びＣｏｍｐ端子の電位を調整する電圧調整部１５と、被試験回路１７の出力をクロック信号ＴＣＬＫに応答してラッチするＦＦ回路１６とを有する。本試験装置１０は、例えば、差動増幅器であるアナログ差動回路１７の出力が反転する入力電圧差を測定、解析するために使用される。

電圧調整部１５は、Ｔｒｕｅ端子側の電位を調整する第１の調整部２１と、Ｃｏｍｐ端子側の電位を調整する第２の調整部２２とから成る。第１の調整部２１は、高電位電源と被試験回路１７のＴｒｕｅ端子との間に接続されるｎチャネルトランジスタＱ１及びプルアップ抵抗ＲｔＶと、低電位電源とＴｒｕｅ端子との間に接続されるｎチャネルトランジスタＱ２及びプルダウン抵抗ＲｔＧとを備える。第２の調整部２２は、高電位電源と被試験回路１７のＣｏｍｐ端子との間に接続されるｎチャネルトランジスタＱ３及びプルアップ抵抗ＲｃＶと、低電位電源とＣｏｍｐ端子との間に接続されるｎチャネルトランジスタＱ４及びプルダウン抵抗ＲｃＧとを備える。各プルアップ抵抗及びプルダウン抵抗は、外部からその抵抗値が調整される。

上記実施形態のアナログ差動回路試験装置１０では、テストの実施にあたり、まず、ＴＥＳＴ信号をＬレベルにし、トランスファゲート１３及び１４をオフにして、被試験回路１７の入力対をＬＳＩの通常作動モードでの入力ノードＩＮ及びＩＮＢから切り離す。次いで、電圧調整部１５のテブナン抵抗を調整し、被試験回路１７のＴｒｕｅ端子の電位を低電源電位（接地電位）側から高電位電源電位（ＶＤＤ）側に向けて徐々に上昇させ、同時に、被試験回路１７のＣｏｍｐ端子の電位をＶＤＤ側から接地電位側に向けて徐々に下降させ、入力対の双方の電位がクロスする以前の被試験回路１７のＨｉｇｈ特性、及び、クロスした後の被試験回路１７のＬｏｗ特性を解析する。被試験回路１７の入力対の電位クロスは、ＦＦ回路１６の出力を観測することによって行われる。

試験が終了すると、ＴＥＳＴ信号をＨレベルにすることにより、トランスファゲート１３及び１４がオンとなり、被試験回路１７の入力対は、ＬＳＩ内の入力ノードＩＮ及びＩＮＢに接続され、ＬＳＩ内部で通常作動モードの所定の動作を行う。

図２は、図１の試験装置を具体化した構成の一例を示す、本発明の第１の実施形態に係る試験装置の回路図である。同図では、電圧調整部は、ｎビットの制御信号CODE[1:n]を入力するための外部入力端子と、制御信号CODE[1:n]を伝達するインバータ１８、１９と、制御信号CODE[1:n]又はこの制御信号の相補信号と、ＴＥＳＴ信号とを入力するＮＯＲゲート３１〜３４と、ＮＯＲゲート３１〜３４の出力で制御される、第１の調整部２１及び第２の調整部２２を有する電圧調整回路２０とから構成される。

各調整部２１、２２のプルアップ側及びプルダウン側には、それぞれが１つの抵抗Ｒ５１，Ｒ５２，．．．Ｒ５ｎ及び１つのトランジスタＱ５１，Ｑ５２，．．．、Ｑ５ｎを有するｎ個の電流路が、被試験回路１７の入力端子と電源線との間に接続されている。なお、各可変抵抗（テブナン抵抗）RtV、RtG、RcV、RcGに含まれるｎ個の各電流路の抵抗値は、組となるトランジスタQ51,Q5２．．．．.，Q5nのオン抵抗を含んだ抵抗値として定義される。ｎビットの制御信号によって各ビットに対応する各電流路のトランジスタがオンーオフ制御される。つまり、ＣＯＤＥ[k]が“１”のときに、ｎ列の電流路の内の第ｋ列の電流路のトランジスタがオンとなる。ここで、ＣＯＤＥ[1]の電流路の抵抗値をＲとすると、ＣＯＤＥ[ｋ]の電流路（ｋ＝１〜ｎ）の抵抗値は、Ｒ／ｋとなるように重み付けされている。

図２の実施形態のアナログ差動回路試験装置１０Ａは、ＴＥＳＴ＝１のときに通常作動モードで作動し、ＴＥＳＴ＝０でテストモードで作動する。図３は、テストモードでの電圧調整回路２０の動作を、制御信号CODE[1:n]の値と、テブナン抵抗RtV、RtG、RcV、RcGの抵抗値、及び、Ｔｒｕｅ/Ｃｏｍｐ端子の電位との関係で示した。制御信号が全て０（CODE[1:n]=ALL0）のときRtVの抵抗値は最小、RtGの抵抗値は最大となるので、Ｔｒｕｅ端子の電位は最高電位となる。このとき、RcV/RcGは、その制御信号がRtV/RtGの制御信号と論理的に逆になっているので、RcVの抵抗値が最大、RcGの抵抗値が最小となり、Ｃｏｍｐ端子の電位は最低となる。これらの抵抗値により、被試験回路１７から見てHighの入力振幅である[Ｔｒｕｅ端子の電位]-[Ｃｏｍｐ端子の電位]は最大となる。

次いで、CODE[1:n]を000・・01、000・・10、．．．．とカウントアップするにつれて、RtVの抵抗値が上昇し、RtGの抵抗値が減少するので、Ｔｒｕｅ端子の電位が低下し、また、同様にRcVの抵抗値が下降しRcGの抵抗値が上昇するので、Ｃｏｍｐrises端子の電位が上昇し、その結果、Highの入力振幅はだんだん小さくなっていく。制御信号CODE[1:n]をカウントアップさせていくたびに、被試験回路１７の出力をＦＦ回路１６によって観測することで、被試験回路１７がHighを出力することができる振幅の限界点であるHigh入力特性を求めることができる。ＣＯＤＥ[ｋ]の電流路の抵抗値をＲ／ｋとしたことにより、テブナン抵抗の抵抗値は、ＣＯＤＥ[1:n]の２進数の符号に対してほぼ線型な特性を有する。

CODE[1:n]をさらにカウントアップさせていくと、Ｔｒｕｅ端子の電位とＣｏｍｐ端子の電位とが逆転し、Low入力となる。CODE[1:n]をカウントアップさせていくたびに、Low振幅が広がって、被試験回路がLowを出力できるようになる限界点であるLow入力特性を求めることができる。

ＦＦ回路１６は、例えば各被試験回路１７をスキャンして１つずつ観測する場合には、被試験回路１７毎に配設される。また、被試験回路１７を選択信号によって選択する場合には、複数の被試験回路１７に共通の１つのＦＦ回路１６を配設することが出来る。

図４は、本発明の第２の実施形態に係るアナログ差動回路試験装置１０Ｂの回路図である。第１の実施形態との違いは、本実施形態では、ＶＤＤ／２電位を発生する電源回路３５と、被試験回路１７のＣｏｍｐ端子の電位と電源回路３５が発生するＶＤＤ／２電位である参照電圧（基準電圧）とを比較するコンパレータ（比較回路）３６を設けたことである。比較回路３６は、比較結果をCALとして出力する。

第１の実施形態では、プルアップ抵抗及びプルダウン抵抗の値を制御する制御信号が中央値をとるときに、プルアップ／ダウン抵抗の抵抗値が同一となり、Ｔｒｕｅ端子及びＣｏｍｐ端子の電位が電源電圧ＶＤＤに対してＶＤＤ／２になるとしている。しかし、プロセス条件などに起因して、テブナン抵抗の各抵抗値が設計値からずれを持つときには、それに従って、Ｔｒｕｅ端子及びＣｏｍｐ端子がＶＤＤ／２となる制御信号が中央値からずれる。この様子を図５に示した。本実施形態では、１／２ＶＤＤを発生する電源回路３５と比較回路３６とを用いて、Ｔｒｕｅ端子及びＣｏｍｐ端子の電位をＶＤＤ／２の近傍で正確にコントロールすることができ、被試験回路１７に対してより精密な検査を行うことが可能である。

図６は、本発明の第３の実施形態に係るアナログ差動回路試験装置１０Ｃの回路図である。本実施形態では、第２の実施形態の構成に加えて、テブナン抵抗を調整する制御信号CODE[1:n]を、ＣＯＤＥＰ信号及びＣＯＤＥＮ信号に分けており、それぞれをプルアップ側及びプルダウン側の制御信号として入力している。なお、本実施形態の構成は、第２の実施形態の構成とは独立に採用可能である。

通常のテストでは、ＣＯＤＥＰ信号とＣＯＤＥＮ信号とは、相補の関係になるようにして、第２の実施形態と同様な動作を可能にする。本実施形態では、更に、ＣＯＤＥＰ信号とＣＯＤＥＮ信号とを独立に設定可能としたことにより、より正確な検査を可能にする。つまり、CODEP[1:n]とCODEN[1:n]の値に相補的な値を入力し、それをカウントアップ／カウントダウンさせていくと、比較回路３５の出力結果ＣＡＬが遷移するところで、テブナン抵抗の出力がＶＤＤ／２となり、プルアップ／ダウン抵抗の抵抗値が等しくなる。この後、一方の制御信号を変化させながら、遷移前のCODEでHigh特性を検査し、遷移後のCODEでLow特性を判断することで、抵抗値ばらつきを考慮した検査が可能となる。

以上、本発明をその好適な実施態様に基づいて説明したが、本発明のアナログ差動回路試験装置は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。また、本発明の好適な態様として記載した各構成や実施形態で記載した各構成については、本発明の必須の構成と共に用いることが好ましいが、単独であっても有益な効果を奏する構成については、必ずしも本発明の必須の構成として説明した全ての構成と共に用いる必要はない。

本発明のアナログ差動回路試験装置は、アナログ差動回路を有するＬＳＩの内部に組み込んで、アナログ差動回路の特性を試験するために利用できる。

本発明のアナログ差動回路試験装置の基本的な構成を示す回路図。 本発明の第１の実施形態に係るアナログ差動回路試験装置の回路図。 図２の試験装置における電圧制御信号と電圧調整部における抵抗値及び電圧との関係を示すグラフ。 本発明の第２の実施形態に係るアナログ差動回路試験装置の回路図。 図４の試験装置における電圧制御信号と電圧調整部における抵抗値及び電圧との関係を示すグラフ。 本発明の第３の実施形態に係るアナログ差動回路試験装置の回路図。

符号の説明

１０、１０Ａ、１０Ｂ、１０Ｃ：アナログ差動回路試験装置
１１、１２、１８、１９、２３：インバータ
１３、１４：トランスファゲート
１５：電圧調整部
１６：ＦＦ回路
１７：被試験回路（アナログ差動回路）
１８、１９：インバータ
２０：電圧調整回路
２１：第１の調整部
２２：第２の調整部
３１〜３４：ＮＯＲゲート
３５：ＶＤＤ／２電源回路
３６：比較回路

Claims (7)

1. アナログ差動回路を有するＬＳＩの内部に配設される試験装置であって、
   アナログ差動回路の入力対を通常作動モードとテストモードとの間で切り換える切換回路と、
   前記テストモードのときに、外部から調整可能な電圧を生成し前記入力対に印加する電圧調整回路と、
   前記アナログ差動回路の出力をラッチするラッチ回路と、を備え、
   前記電圧調整回路は、外部から入力される電圧制御信号の変化に従って前記入力対の一方の入力の電位と前記入力対の他方の入力の電位を調整し、前記電圧制御信号の値の上昇または下降に伴い前記一方の入力の電位と前記他方の入力の電位の大小関係が逆転する、
   ことを特徴とするアナログ差動回路試験装置。
2. アナログ差動回路を有するＬＳＩの内部に配設される試験装置であって、
   アナログ差動回路の入力対を通常作動モードとテストモードとの間で切り換える切換回路と、
   前記テストモードのときに、外部から調整可能な電圧を生成し前記入力対に印加する電圧調整回路と、
   前記アナログ差動回路の出力をラッチするラッチ回路と、を備え、
   前記電圧調整回路は、外部から入力される電圧制御信号の変化によって、前記入力対の一方の入力の電位が最小値から最大値まで上昇するときに他方の入力の電位が最大値から最小値まで下降し、前記上昇及び下降の際に前記一方及び他方の入力の電位がクロスする、
   ことを特徴とするアナログ差動回路試験装置。
3. 前記電圧調整回路は、前記一方の入力と高電位電源との間にそれぞれ接続される、プルアップ抵抗及びトランジスタを有する複数の第１の電流路と、前記一方の入力と低電位電源との間にそれぞれ接続される、プルダウン抵抗及びトランジスタを有する複数の第２の電流路と、前記他方の入力と高電位電源との間にそれぞれ接続される、プルアップ抵抗及びトランジスタを有する複数の第３の電流路と、前記他方の入力と低電位電源との間にそれぞれ接続される、プルダウン抵抗及びトランジスタを有する第４の電流路とを備える、請求項１に記載のアナログ差動回路試験装置。
4. 前記電圧制御信号が、同数の複数ビットをそれぞれ有する第１の制御信号及び第２の制御信号を含み、前記第１及び第４の電流路のトランジスタが前記第１の制御信号によって制御され、前記第２及び第３の電流路のトランジスタが前記第２の制御信号によって制御される、請求項３に記載のアナログ差動回路試験装置。
5. 前記第１及び第２の制御信号が、互いに独立に制御される、請求項４に記載のアナログ差動回路試験装置。
6. 前記第１及び第２の制御信号が互いに相補である、請求項４に記載のアナログ差動回路試験装置。
7. 前記一方の入力又は他方の入力と、所定の基準電圧とを比較するコンパレータを更に備える、請求項１〜６の何れか一に記載のアナログ差動回路試験装置。

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