KR20050118915A - 전류 테스팅을 위한 내장형 전류 감지 회로 - Google Patents
전류 테스팅을 위한 내장형 전류 감지 회로 Download PDFInfo
- Publication number
- KR20050118915A KR20050118915A KR1020040044067A KR20040044067A KR20050118915A KR 20050118915 A KR20050118915 A KR 20050118915A KR 1020040044067 A KR1020040044067 A KR 1020040044067A KR 20040044067 A KR20040044067 A KR 20040044067A KR 20050118915 A KR20050118915 A KR 20050118915A
- Authority
- KR
- South Korea
- Prior art keywords
- current
- constant current
- constant
- node
- fault
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
- G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
- G01R19/16571—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing AC or DC current with one threshold, e.g. load current, over-current, surge current or fault current
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Environmental & Geological Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
본 발명은 전류 테스팅을 위한 내장형 전류 감지 회로에 관한 것으로, 결함 전류와 기준 전류를 비교하여 결함 전류 발생 여부를 테스트한다.
본 발명에 의하면, 제 1 정전류, 제 2 정전류, 그리고 제 3 정전류를 발생하는 전류 발생기와 검사 대상 장치의 결함 전류를 노드로 전달하는 스위치와 상기 노드에는 상기 제 1 정전류가 공급되며 상기 노드에 공급된 상기 정전류 및 상기 결함 전류를 합산하는 전류 합산기와 상기 제 2 정전류와 기준 전류의 합으로부터 상기 합산된 전류를 감산하는 전류 감산기와 그리고 상기 제 3 정전류와 상기 감산된 전류의 차에 의해서 결정된 전압이 검출 전압보다 낮은 지의 여부를 검출하는 검출기를 포함한다.
본 발명에 의하면, 집적회로 내부에 전류 감지기가 내장되며, 전류-전압 변환없이 전류 비교를 통해 결함 전류를 검출함으로써 고속의 테스팅이 가능해진다.
Description
본 발명은 반도체 집적회로의 테스트에 관한 것으로, 보다 상세하게는 반도체 집적회로의 정지상태 전류값 테스트를 위한 내장형 전류 감지 회로에 관한 것이다.
최근 회로설계에 있어서 적은 전력소모와 높은 집적률 등의 장점을 지닌 CMOS가 중요한 회로구성 소자로써 집적회로 구현에 널리 이용되고 있다. 그러나 CMOS 기술을 사용한 집적회로의 집적도와 크기가 매우 크게 증가함에 따라, 칩의 제조 과정에서 여러 가지 요인에 의한 많은 물리적 결함들의 발생과 이로 인한 고장들이 생겨나고 있다. 집적도의 증가로 인해 발생하는 고장들은 기존의 모델로 사용되어지던 고착고장(stuck-at) 보다는 내부 노드(node)간의 저항성 합선(short)에 의한 브리징 고장(bridging fault)과 트랜지스터 단자들 사이의 합선에 의한 고장(short fault)이 더 많은 발생 빈도를 나타내고 있다. 이처럼 CMOS 집적회로에서 고장 발생 가능성이 증가하면서 회로가 정상적으로 동작하는지 여부를 검증하는 테스팅이 매우 어렵게 되었고, 이로 인하여 많은 시간과 인력 그리고 비용을 필요로 하게 되었다.
특히 이러한 고장들은 기존의 칩 테스팅 방식인 논리 테스트, 즉 전압 테스트로는 검출되지 않는다. 따라서 이의 해결책으로서 최근에 활발한 연구가 진행되는 것이 정지상태의 전류값을 비교하여 회로 내에 존재하는 다양한 형태의 고장을 검출할 수 있는 방식이다. 전류 테스트는 전압 테스트보다 적은 수의 테스트 패턴을 사용하여 브리징과 같은 물리적인 결함 뿐만아니라 게이트 누설전류와 같이 신뢰도에 관계되는 고장도 검출할 수 있다. 전류 테스트 방법에는 전류를 칩의 외부에서 측정하는 방법과 칩의 내부에서 측정하는 방법이 있다. 외부 전류 테스팅 방법은 외부에 테스팅 장비가 테스트 대상회로에 비해 상당히 큰 충전부하를 가지고 있어 정교하게 작은 양의 고장 전류를 감지하는 데에 어려움이 있고, 테스팅 장비의 임피던스에 의한 지연 때문에 고속 테스팅이 불가능하다. 또한 종래의 테스팅 장비들은 전압을 측정하도록 되어있어 별도의 전류 테스팅 장비가 필요하다는 문제점도 있다. 반면 내부 전류 테스팅 방법은 기존의 테스트 장비를 사용할 수 있고, 고속 테스팅이 가능하며, 전류 감지 해상도를 높일 수 있다는 점에서 유리하다.
기존의 대부분의 내장형 전류 감지기는 고장전류를 입력으로 하여 내부에서 전압으로 변환시키고 그 변환된 전압을 기준 전압과 비교하여 결과를 외부 출력 단자로 내보내는 방식을 사용했다. 그러나 이러한 방식에서 사용되는 전류-전압 변환기에서 발생하는 전압 강하는 점점 낮아지고 있는 동작 전압에 중요한 방해 요인이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 전류-전압 변환기를 사용하지 않고 전류를 바로 입력으로 하여 기준 전류와 비교하는 방식으로 결함 전류를 테스트하는 내장형 전류 감지회로를 제공하는데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 전류 테스팅을 위한 내장형 전류 감지 회로는 제 1 정전류, 제 2 정전류, 그리고 제 3 정전류를 발생하는 전류 발생기와 검사 대상 장치의 결함 전류를 노드로 전달하는 스위치와 상기 노드에는 상기 제 1 정전류가 공급되며 상기 노드에 공급된 상기 정전류 및 상기 결함 전류를 합산하는 전류 합산기와 상기 제 2 정전류와 기준 전류의 합으로부터 상기 합산된 전류를 감산하는 전류 감산기와 그리고 상기 제 3 정전류와 상기 감산된 전류의 차에 의해서 결정된 전압이 검출 전압보다 낮은 지의 여부를 검출하는 검출기를 포함한다.
이 실시예에 있어서, 상기 스위치는 테스트 신호에 의해서 주기적으로 활성화된다.
이 실시예에 있어서, 상기 제 1 정전류와 상기 제 3 정전류는 양적으로 동일하고, 상기 제 2 정전류는 양적으로 상기 제 1 정전류의 2배이다.
이 실시예에 있어서, 상기 전류 합산기 및 상기 전류 감산기는 각각 전류 미러를 포함한다.
이 실시예에 있어서, 상기 정전류 발생기는 기준 전압에 응답하여 상기 제 1 내지 제 3 정전류들을 발생한다.
이 실시예에 있어서, 상기 검출기는 인버터를 포함한다.
본 발명의 다른 특징에 따르면, 제 1 정전류, 제 2 정전류, 그리고 제 3 정전류를 발생하는 단계와 검사 대상 장치의 결함 전류를 노드로 전달하는 단계와 상기 노드에는 상기 제 1 정전류가 공급되며 상기 노드에 공급된 상기 정전류 및 상기 결함 전류를 합산하는 단계와 상기 제 2 정전류와 기준 전류의 합으로부터 상기 합산된 전류를 감산하는 단계와 그리고 상기 제 3 정전류와 상기 감산된 전류의 차에 의해서 결정된 전압이 검출 전압보다 낮은 지의 여부를 검출하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 내장형 전류 감지 회로의 회로도이다. 본 실시예를 도 2에 도시된 도 1에 따른 회로내의 신호들의 타이밍도를 함께 참조하며 설명하기로 한다.
본 발명의 내장형 전류 감지 회로는 스위치(10), 정전류 발생기(20), 검출기(30), 제 1 전류 미러(40), 그리고 제 2 전류 미러(50)로 구성되어 있다.
스위치(10)는 테스트 신호(Test_in)가 게이트로 인가되는 제 1 트랜지스터(Q0)와 반전된 테스트 신호가 게이트로 인가되는 제 2 트랜지스터(Q1)로 구성되어 있다. 제 1 트랜지스터의 드레인은 검사 대상 장치(100)와 연결되고, 소스는 정전류 발생기(20)와 제 1 전류 미러(40)가 만나는 노드에 연결되어 있다. 제 2 트랜지스터(Q1)의 드레인은 검사 대상 장치(100)와 연결되어 있고, 소스는 그라운드와 연결되어 있다. 내장형 전류 감지 회로는 정상 동작 모드와 Iddq 테스트 모드의 두 가지 동작 모드를 갖는다. 즉 테스트 신호에 따라서 감지회로는 동작 내지 비동작의 기능을 수행하게 된다. 도 1을 참조하면 테스트 신호가 하이 레벨일때 트랜지스터(Q0)가 전도 상태가 되어 전류 통로로 결함 전류(Idef)가 흐르고 이 전류는 정전류 발생기(20)와 제 1 전류 미러(40)가 만나는 노드로 전달된다. 반대로 테스트 신호가 로우 레벨일때 트랜지스터(Q0)는 차단 상태, 트랜지스터(Q1)는 전도 상태가 되어 시험 대상 회로는 그라운드 단자로 연결되게 된다. 따라서 이때는 결함 전류(Idef)의 테스트가 이루어지지 않는다.
본 회로에서는 시험 대상 회로내 클럭 신호의 천이에 따라 과도 전류가 발생되게 되는데, 이러한 과도 전류는 결함 전류와는 다르므로 최종 출력단에서 페일로 나타나서는 안된다. 따라서 도 2에 도시된 것처럼 과도 전류가 발생하는 타이밍, 즉 검사 대상 회로의 클럭 신호가 변화되는 구간에서는 테스트 신호가 항상 로우 레벨을 유지하여 전류 감지 회로가 동작하는 것을 차단시켜 주고 있다.
정전류 발생기(20)를 살펴보면, 전압 발생부로부터 발생된 전압(Vref)은 트랜지스터(Q6~Q9)의 게이트로 각각 인가되어 각 트랜지스터의 전류 통로에 전류 I가 흐르도록 작용한다. 이것은 차동 전류 증폭기에서 고속의 비교를 위하여 사용되는 많은 양의 커런트 소스(current source)이다.
테스트 신호가 하이 레벨일때 결함 전류(Idef)와 전류 I의 합 만큼이 트랜지스터(Q2)의 전류 통로로 흐르게된다. 트랜지스터(Q2)와 트랜지스터(Q3)는 제 1 전류 미러(40)를 구성한다. 트랜지스터(Q2)의 게이트와 드레인은 연결되어 있으며, 또한 게이트는 트랜지스터(Q3)의 게이트와도 연결되어 있다. 이로 인하여 트랜지스터(Q3)에도 같은 양의 전류 I+Idef가 흐르게된다. 트랜지스터(Q7)과 트랜지스터(Q8)에 흐는 정전류는 한 노드에서 합쳐져 두배의 정전류가 정전류 발생기(20), 제 1 전류 미러(40), 그리고 제 2 전류 미러(50)가 만나는 지점의 노드로 유입된다. 또한 이 노드로 기준 전류 발생기에서 발생된 전류(Iref)가 유입된다. 여기서 트랜지스터(Q3)에는 전류 I+Idef의 전류가 흐르므로, 트랜지스터(Q4)에는 I+(Iref-Idef)의 전류가 흐르게 된다. 트랜지스터(Q4)와 트랜지스터(Q5)는 제 2 전류 미러(50)를 구성한다. 트랜지스터(Q4)의 게이트와 드레인은 연결되어 있으며, 또한 게이트는 트랜지스터(Q5)의 게이트와도 연결되어 있다. 이로 인하여 트랜지스터(Q5)에도 같은 양의 전류 I+(Iref-Idef)가 흐른다.
검출기(30)는 PMOS 전류미러 쌍에서 전류를 복제하는 기능을 하는 트랜지스터 Q9의 드레인과 NMOS 전류 미러 쌍에서 전류를 복제하는 기능을 하는 트랜지스터(Q5)의 드레인이 함께 연결되어 패스/페일 신호를 발생하는 인버터의 입력에 연결된 구조로 되어있다. 기준 전류 Iref의 상수 값은 시험 대상 회로가 결함이 없을 때의 정상상태 전류의 값과 같다. 결과적으로 전류 I는 일정하게 흐르는 전류이므로 전류 I+(Iref-Idef) 중 (Iref-Idef) 부분의 +또는 -의 크기에 따라 전압의 변동으로 인해 본 노드에 연결된 인버터의 동작에 따라 결함전류 발생이 판단되는 것이다.
따라서 결함전류 Idef가 존재한다면 기준전류 Iref 보다 큰 값을 가지게 되어 출력신호 패스/페일은 '1'이 되고, 결함전류가 기준전류 보다 작은 값을 가질때에는 '0'이 된다. 따라서 출력신호 패스/페일이 '1'이 될때 결함 전류가 존재한다는 것을 알 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 집적회로 내부에 전류 감지기가 내장되며, 전류-전압 변환없이 전류 비교를 통해 결함 전류를 검출함으로써 고속의 테스팅이 가능해진다.
도 1은 본 발명의 실시예에 따른 내장형 전류 감지 회로의 회로도이다.
도 2는 도 1에 따른 회로내의 신호들의 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 검사 대상 장치 10 : 스위치
20 : 정전류 발생기 30 : 검출기
40 : 제 1 전류 미러 50 : 제 2 전류 미러
Claims (8)
- 제 1 정전류, 제 2 정전류, 그리고 제 3 정전류를 발생하는 전류 발생기와;검사 대상 장치의 결함 전류를 노드로 전달하는 스위치와;상기 노드에는 상기 제 1 정전류가 공급되며;상기 노드에 공급된 상기 정전류 및 상기 결함 전류를 합산하는 전류 합산기와;상기 제 2 정전류와 기준 전류의 합으로부터 상기 합산된 전류를 감산하는 전류 감산기와;그리고상기 제 3 정전류와 상기 감산된 전류의 차에 의해서 결정된 전압이 검출 전압보다 낮은 지의 여부를 검출하는 검출기를 포함하는 내장형 전류 감지 회로.
- 제 1항에 있어서,상기 스위치는 테스트 신호에 의해서 주기적으로 활성화되는 내장형 전류 감지 회로.
- 제 1항에 있어서,상기 제 1 정전류와 상기 제 3 정전류는 양적으로 동일하고, 상기 제 2 정전류는 양적으로 상기 제 1 정전류의 2배인 내장형 전류 감지 회로.
- 제 1항에 있어서,상기 전류 합산기 및 상기 전류 감산기는 각각 전류 미러를 포함하는 내장형 전류 감지 회로.
- 제 1항에 있어서,상기 정전류 발생기는 기준 전압에 응답하여 상기 제 1 내지 제 3 정전류들을 발생하는 내장형 전류 감지 회로.
- 제 1항에 있어서,상기 검출기는 인버터를 포함하는 내장형 전류 감지 회로.
- 제 1 정전류, 제 2 정전류, 그리고 제 3 정전류를 발생하는 단계와;검사 대상 장치의 결함 전류를 노드로 전달하는 단계와;상기 노드에는 상기 제 1 정전류가 공급되며;상기 노드에 공급된 상기 정전류 및 상기 결함 전류를 합산하는 단계와;상기 제 2 정전류와 기준 전류의 합으로부터 상기 합산된 전류를 감산하는 단계와;그리고상기 제 3 정전류와 상기 감산된 전류의 차에 의해서 결정된 전압이 검출 전압보다 낮은 지의 여부를 검출하는 단계를 포함하는 내장형 전류 감지 회로.
- 제 7항에 있어서,상기 제 1 정전류와 상기 제 3 정전류는 양적으로 동일하고, 상기 제 2 정전류는 양적으로 상기 제 1 정전류의 2배인 내장형 전류 감지 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040044067A KR100614646B1 (ko) | 2004-06-15 | 2004-06-15 | 내장형 전류 감지 회로 및 그것의 전류 테스팅 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040044067A KR100614646B1 (ko) | 2004-06-15 | 2004-06-15 | 내장형 전류 감지 회로 및 그것의 전류 테스팅 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050118915A true KR20050118915A (ko) | 2005-12-20 |
| KR100614646B1 KR100614646B1 (ko) | 2006-08-22 |
Family
ID=37291809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040044067A KR100614646B1 (ko) | 2004-06-15 | 2004-06-15 | 내장형 전류 감지 회로 및 그것의 전류 테스팅 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100614646B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682750B1 (ko) * | 2005-03-28 | 2007-02-15 | 주식회사 프리웰 | 대상회로의 내장형 온라인 테스팅장치 및 그 방법 |
| KR100791623B1 (ko) * | 2005-10-13 | 2008-01-04 | 고려대학교 산학협력단 | 집적회로 장치에 흐르는 전류를 테스트하기 위한 내장형전류 검사 회로 |
| CN116509534A (zh) * | 2023-03-13 | 2023-08-01 | 浙江伽奈维医疗科技有限公司 | 陡脉冲治疗的igbt电流检测和控制装置、系统及方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100209844B1 (en) * | 1989-02-06 | 1999-07-15 | Hoechst Ag | 2-amino-4-methylphosphinobutyric acid derivatives and preparing method thereof |
| US5332973A (en) | 1992-05-01 | 1994-07-26 | The University Of Manitoba | Built-in fault testing of integrated circuits |
| KR20030048695A (ko) * | 2001-12-12 | 2003-06-25 | 한국전기연구원 | 정지상태 전류값 검사를 위한 내장형 전류감지회로 |
-
2004
- 2004-06-15 KR KR1020040044067A patent/KR100614646B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682750B1 (ko) * | 2005-03-28 | 2007-02-15 | 주식회사 프리웰 | 대상회로의 내장형 온라인 테스팅장치 및 그 방법 |
| KR100791623B1 (ko) * | 2005-10-13 | 2008-01-04 | 고려대학교 산학협력단 | 집적회로 장치에 흐르는 전류를 테스트하기 위한 내장형전류 검사 회로 |
| CN116509534A (zh) * | 2023-03-13 | 2023-08-01 | 浙江伽奈维医疗科技有限公司 | 陡脉冲治疗的igbt电流检测和控制装置、系统及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100614646B1 (ko) | 2006-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5570034A (en) | Using hall effect to monitor current during IDDQ testing of CMOS integrated circuits | |
| US5332973A (en) | Built-in fault testing of integrated circuits | |
| KR100561557B1 (ko) | 누설 전류 보상회로를 구비하는 테스터 모듈, 집적회로 테스터 및 그 조작 방법 | |
| JPWO2006041059A1 (ja) | 試験装置、試験方法、および電子デバイス | |
| Saikiran et al. | Robust Built-in Defect-Detection for Low Drop-Out Regulators using Digital Mismatch Injection | |
| US7395480B2 (en) | Test apparatus and test method | |
| Sekyere et al. | All digital low-cost built-in defect testing strategy for operational amplifiers with high coverage | |
| US6930500B2 (en) | IDDQ testing of CMOS mixed-signal integrated circuits | |
| US7332938B2 (en) | Domino logic testing systems and methods | |
| Saikiran et al. | Digital Defect-Oriented Test Methodology for Flipped Voltage Follower Low Dropout (LDO) Voltage Regulators | |
| US11567121B2 (en) | Integrated circuit with embedded testing circuitry | |
| KR100614646B1 (ko) | 내장형 전류 감지 회로 및 그것의 전류 테스팅 방법 | |
| Liu et al. | Dynamic power supply current testing of CMOS SRAMs | |
| US5581563A (en) | Design for testability technique of CMOS and BICMOS ICS | |
| KR20030048695A (ko) | 정지상태 전류값 검사를 위한 내장형 전류감지회로 | |
| US7127690B2 (en) | Method and system for defect evaluation using quiescent power plane current (IDDQ) voltage linearity | |
| JP3953663B2 (ja) | 集積回路素子 | |
| JP4592670B2 (ja) | 集積回路素子 | |
| US6469520B1 (en) | Testing electrical circuits | |
| KR100360717B1 (ko) | Ｃｍｏｓ논리회로의 고장감지장치 | |
| JP4034242B2 (ja) | オープン検査回路を備えた半導体装置及び該検査回路を用いたオープン検査方法 | |
| KR100682750B1 (ko) | 대상회로의 내장형 온라인 테스팅장치 및 그 방법 | |
| JP2004257815A (ja) | 半導体集積回路の検査方法および半導体集積回路装置 | |
| JP2000055978A (ja) | Ｃｍｏｓ集積回路の電源電流測定装置 | |
| KR100791623B1 (ko) | 집적회로 장치에 흐르는 전류를 테스트하기 위한 내장형전류 검사 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100729 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |