KR20030048695A - 정지상태 전류값 검사를 위한 내장형 전류감지회로 - Google Patents

Abstract

본 발명은 검사 대상회로의 전원단에서 접지단으로 흐르는 전류를 효과적으로 감지하고, CMOS 공정으로 용이하게 제작 가능하고 칩에 영향을 적게 미치면서 성능이 우수한 정지상태 전류값(IDDQ; Direct Drain Quiescent Current) 검사를 위한 내장형 전류감지회로를 제공한다.

본 발명은 전류감지부, 레벨변환부, 비교부 및 기준전압발생부를 포함하여 구성된다. 검사 대상회로의 전원단(VDD)에서 접지단(GND)으로 흐르는 전류는 전류감지부에서 감지되어 전압으로 변환되며, 이 전압은 다이오드의 사용으로 인하여 0V에서 0.7V 사이에서 변화된다. 상기 레벨 변환부는 상기 전류감지부에서 감지한 낮은 전압을 CMOS 소자가 정상 동작할 수 있는 영역으로 변환한다. 상기 비교부는 상기 기준전압발생부에 설정된 전압과 상기 레벨 변환된 전압을 비교하여 고장 유무를 자동으로 출력한다. 상기 레벨 변환부는 검사 대상회로가 고속으로 동작할 때 상기 비교부에서 사용된 클럭과 상기 전류감지부측 캐패시터의 영향으로 IDDQ가 영향을 받을 수 있으므로 상기 비교부와 검사 대상회로를 완전히 분리하는 역할도 한다.

Description

정지상태 전류값 검사를 위한 내장형 전류감지회로 {Built-in Current Sensor for Direct Drain Quiescent Current}

본 발명은 반도체 집적회로에 관한 것으로, 보다 상세하게는 반도체 집적회로의 정지상태 전류값(IDDQ : Direct Drain Quiescent Current) 검사를 위한 내장형 전류 감지회로에 관한 것이다.

최근 VLSI 회로의 복잡도가 증가하고 신뢰도에 대한 요구가 높아짐에 따라 제작된 칩의 검사는 더욱 중요하게 되었다. 서브 미크론(sub-micron) 설계 규칙의 적용으로 칩의 집적도가 증가하면서 기존의 고착 고장(stuck-at fault)으로 모델링되지 않은 새로운 결함들이 발생하고 있다. 이러한 결함들은 브리징(bridging)이나 개방(open) 형태의 고장들로 대부분 논리 고장을 발생하지 않아 전압 테스팅 방식으로는 완벽한 검출이 불가능하여 새로운 검사 방식이 필요하게 되었다.

CMOS 회로에서 발생하기 쉬운 브리징 고장(bridging fault)이나 게이트 옥사이드 단락 고장(gate-oxide short fault)들은 논리 1과 0의 중간값을 가지게 되며 신호지연을 발생시킬 수 있고, 시간이 경과함에 따라 그 상태가 더욱 악화되어 현장에서 사용 중에 시스템 내에서 고장을 발생하여 시스템의 신뢰도를 현저하게 감소시킨다. 이러한 고장을 효과적으로 검출하기 위하여 정지상태 전류값(이하, IDDQ라 칭한다) 검사방식이 활발하게 연구되고 있다. IDDQ 검사방식은 CMOS 회로 내의 고장 유무에 따라 크게 변화하는 정지상태의 전류값을 관측하여 회로 내에 존재하는 다양한 형태의 고장을 용이하게 검출할 수 있는 방식이다.

이러한 IDDQ 검사는 전류를 측정하는 방법에 따라 외부 IDDQ 검사방법과 내부 IDDQ 검사방법이 있다. 칩의 외부에서 전류를 검사하는 방법은 외부의 검사 장비가 검사 대상회로에 비하여 상당히 큰 충전부하를 가지고 있어 고속 검사가 불가능하고 적은 전류의 검출이 어렵다. 또 전류를 측정하기 위하여 기존의 검사장비를 수정해야 하는 문제점도 가지고 있다.

이러한 문제를 해결하기 위하여 IC 내에 전류감지기를 내장한 IDDQ 검사기법이 제안되었다. 이 방식은 측정이 어려운 전류값의 변화를 대응하는 전압값의 변화로 관찰할 수 있도록 한 것으로, 기존의 검사장비를 이용할 수 있는 장점이 있다. 그리고 검사할 회로 내의 전류만을 기준전류와 비교함으로써 고장 전류(fault current)의 판별이 쉽고, 고속으로 검사할 수 있다.

그러나 기존의 내장형 전류감지기는 회로차단기와 차동증폭기 등 CMOS가 아닌 BJT를 사용하여 구현이 어렵고 2상(phase) 클럭신호를 사용하므로 클럭 생성을 위한 게이트들이 추가되어야 한다. 또한 큰 저항과 캐패시터를 사용함으로 인하여 칩의 면적이 증가되고, 큰 과도전류를 통과시키기 어려워 검사 대상회로를 분할해야 한다는 단점들을 가지고 있다. 더욱이 기존의 내장형 전류감지기는 전류 해상도가 낮고 동작 속도가 느리다는 단점도 있다.

따라서 내장형 전류감지기는 표준 CMOS 공정으로 제작될 수 있어야 하며, IC의 성능을 저하시키지 않도록 면적이 작아야 하고 회로의 동작속도가 빨라야 하므로 캐패시터나 큰 저항의 사용을 지양해야 하며 전류 해상도가 높아야 한다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로, 검사 대상회로의 전원단에서 접지단으로 흐르는 전류를 효과적으로 감지하고, CMOS 공정으로용이하게 제작 가능하고 칩에 영향을 적게 미치면서 성능이 우수한 정지상태 전류값(IDDQ) 검사를 위한 내장형 전류감지회로를 제공함에 그 목적이 있다.

본 발명은 IDDQ 검사방식으로 CMOS 회로에 존재하는 브리징 고장, 게이트 옥사이드 단락 고장 등을 검출하기 위한 새로운 형태의 내장형 전류감지회로이다. 이 내장형 전류감지회로는 전류감지부, 레벨변환부, 비교부 및 기준전압발생부를 포함하여 구성된다. 검사 대상회로의 전원단(VDD)에서 접지단(GND)으로 흐르는 전류는 전류감지부에서 전압으로 변환되며, 이 전압은 다이오드의 사용으로 인하여 0V에서 0.7V 사이에서 변화된다. 상기 레벨 변환부는 상기 전류감지부에서 감지한 낮은 전압을 CMOS 소자가 정상 동작할 수 있는 영역으로 변환한다. 상기 비교부는 상기 기준전압발생부에 설정된 전압과 상기 레벨 변환된 전압을 비교하여 고장 유무를 자동으로 출력한다. 상기 레벨 변환부는 검사 대상회로가 고속으로 동작할 때 상기 비교부에서 사용된 클럭과 상기 전류감지부측 캐패시터의 영향으로 IDDQ가 영향을 받을 수 있으므로 상기 비교부와 검사 대상회로를 완전히 분리하는 역할도 한다.

도 1은 본 발명에 따른 정지상태 전류값 검사를 위한 내장형 전류감지회로의 개략적인 블록구성도,

도2는 도1의 전류감지부의 일실시예를 도시한 회로도,

도3은 도1의 레벨변환부 및 기준전압발생부의 일실시예를 도시한 회로도,

도4는 도1의 비교부의 일실시예를 도시한 회로도이다.

※ 도면의 주요부분에 대한 부호의 설명

10 : 시험 대상회로 20 : 전류감지부

30 : 레벨변환부 40 : 비교부

50 : 기준전압발생부 D1 : 다이오드

MNR, MP1∼MP4,MT1,MT2,MN2,MN4,MN5 : MOSFET

INV1∼INV4 : 인버터

이하, 본 발명의 바람직한 실시예에 따른 정지상태 전류값(IDDQ) 검사를 위한 내장형 전류감지회로에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 1은 본 발명에 따른 정지상태 전류값 검사를 위한 내장형 전류감지회로의 개략적인 블록구성도이다. 동 도면에 도시된 바와 같이, 본 발명의 내장형 전류감지회로(100)는 전류감지부(20), 레벨변환부(30), 비교부(40) 및기준전압발생부(50)를 포함하여 구성된다.

상기 전류감지부(20)는 검사 대상회로(10)의 전원단(VDD)에서 접지단(GND)으로 흐르는 전류는 전압으로 변환시킨다. CMOS 회로는 정지상태에서는 P-N 접합의 누설전류 이외에는 전류가 흐르지 않고 과도상태에서는 p형 MOSFET와 n형 MOSFET가 동시에 온(ON)되는 순간이 발생하여 큰 전류가 흐르게 된다. 가장 이상적인 전류감지부는 큰 전류가 흐르는 과도상태에서는 전압강하 없이 전류를 통과시킬 수 있어야 하고, 정지상태에서는 큰 전압강하가 발생하여 적은 전류의 검출도 가능하도록 설계되어야 한다.

이러한 전류감지부(20)는 도2에 도시한 바와 같이 n형 MOSFET(MNR)와 다이오드(D1)를 병렬로 결합하여 구성하는 것이 바람직하다. 검사 대상회로(10)의 전류(I_DDQ)가 전류감지부(20)로 흘러 노드(N_GND)의 전압이 0.7V 이상이 되면, 다이오드(D1)에 전류가 흐르게 된다. 따라서 검사 대상회로(10)의 고장전류를 판별하는 전압은 0.7V 이하가 되어야 한다. 이와 같이 다이오드 소자의 사용은 과도상태에서 과도전류가 흐를 때 검사 대상회로(10)에 인가되는 전압이 0.7V 낮아지나 동작 논리 고장은 발생시키지 않으면서 약 10∼15% 정도의 속도지연만을 유발한다.

상기 전류감지부(20)에서 변환된 0V∼0.7V의 낮은 전압은 CMOS 회로에서 사용할 수 없으므로, 본 발명에서는 상기 전류감지부(20)에서 감지한 전압을 CMOS 회로에서 동작 가능한 전압으로 레벨 변환하여 사용한다. 상기 레벨변환부(30)는 CMOS 소자가 정상 동작할 수 있는 영역으로 레벨 변환시킬 수 있어야 한다. 그리고 상기 레벨변환부(30)는 검사 대상회로(10)가 고속으로 동작시 상기 비교부(40)에서사용된 클럭과 상기 전류감지부(20)측 캐패시터의 영향으로 IDDQ가 영향을 받을 수 있으므로 상기 비교부(40)와 검사 대상회로(10)를 완전히 분리하는 역할도 해야 한다. 이러한 레벨변환부(30)의 바람직한 실시예는 도3에 도시되어 있다.

상기 노드(N_GND)는 검사 대상회로(10)와 다이오드(D1)에 의하여 큰 캐패시터를 가지고 있으며, IDDQ가 안정화되는데는 캐패시터가 방전하는 시간이 필요하다. 또 과도전류가 흐르는 시간은 검사 패턴의 종류에 따라 다르게 되므로 과도전류가 흐르는 시간을 각각의 검사 패턴에 대하여 예측하기가 어렵다. 따라서 고장전류의 검출시점을 가능하면 1주기의 끝에서 결정해야 고장전류가 흐르는 시간이나 검사 대상회로가 가지고 있는 캐패시터의 영향을 가장 적게 받는다.

본 발명은 과도상태에서 완전히 벗어난 후에 고장 전류를 검사하기 위하여 클럭의 주기 끝에서 고장 전류를 검사하도록 설계하였다. 이 경우에 고장 판단결과가 다음 클럭의 첫 반주기에 나타나게 되지만, 검사 속도를 증가시킬 수 있고, 동일 동작 주파수를 사용할 경우에 기존의 내장형 전류감지기 보다 긴 전파지연과 큰 면적을 가진 검사 대상회로를 검사할 수 있다.

상기 기준전원발생부(50)는 시험 대상회로의 고장 유무를 판단하기 위한 기준전압을 발생하는 것으로, 그 바람직한 실시예는 도3에 도시한 바와 같이 4개의 MOSFET(MP3,MP4,MN4,MN5)를 포함하여 구성되는 것이 바람직하다.

상기 비교부(40)는 상기 기준전압발생부(50)에 설정된 기준전압[즉 노드(N12)의 전압]과 상기 레벨 변환된 전압[즉 노드(N11)의 전압]을 비교하여 고장 유무를 자동으로 출력한다.

이러한 비교부(40)의 바람직한 실시예는 도4에 도시한 바와 같이 두 개의 인버터(INV1,INV3)로 구성된 래치를 포함하여 이루어지며, 과도전류가 흐르고 난 후 정지 전류가 흐를 때 클럭(CK)의 끝에서 트리거링한다. 래치가 노드(N14)와 노드(N15)의 전압을 비교하는데 걸리는 시간은 레벨변환기(30)의 p형 MOSFET(MP1)에서 공급되는 전류와 래치의 인버터(INV1)에서 공급되는 전류에 의하여 결정된다. 인버터(INV3)의 노드(N14)의 전압으로 패스(Pass)/페일(Fail)을 판별하게 되며, 인버터(INV2,INV4)는 래치의 양단에 균형을 맞추기 위한 부가 인버터이다.

이와 같이 래치로 구성된 비교부(40)는 고장전류가 고장 검출기준전류보다 1㎂라도 크면 검출이 가능하다. 상기 비교기(40)의 출력은 검사 대상회로(10)에서 전류가 고장 검출기준전류 이상으로 흐르게 되면 다음 클럭의 첫 1/2주기에서 로우(LOW)레벨로 나타나고, 고장 검출기준전류 이하가 되면 하이(HIGH)레벨로 나타난다. 이러한 출력은 과도전류와 고장전류를 구분하여 고장 전류가 흐를 때만 출력이 로우(low)레벨이 되어 자동적으로 결함 유무의 판별이 가능하게 된다.

한편, 본 발명은 상술한 특정 실시예들에만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위 내에서 여러 가지로 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

이상 상세히 설명한 바와 같이 본 발명에 따르면, 전류 감지 해상도가 높으며 고속으로 동작 가능하고 면적이 적다. 또 검사 기준 클럭의 주기 끝에서 고장전류를 검사하므로 검사 대상회로의 전파지연이 기준클럭의 1주기와 거의 같아도 고장의 판별이 가능하다. 또한 자동 고장 검출 기능이 있으므로 ASIC에 포함하여 설계할 경우 칩의 검사를 용이하게 하여 높은 신뢰도를 가지는 칩을 얻을 수 있다.

Claims (6)

1. 정지상태 전류값(IDDQ) 검사를 위한 내장형 전류감지회로에 있어서,

   검사 대상회로의 전원단에서 접지단으로 흐르는 전류를 전압으로 변환하여 검출하는 전류 감지부와,

   상기 전류 감지부에서 검출된 전압을 레벨 변환하는 레벨변환부와,

   기준전압을 발생하는 기준전압발생부와,

   상기 레벨변환부의 레벨변환 전압과 상기 기준전압발생부의 설정전압을 비교하여 상기 검사 대상회로에 대한 고장 유무의 판별신호를 출력하는 비교부를 포함하여 구성된 것을 특징으로 하는 내장형 전류감지회로.
2. 제1항에 있어서,

   상기 전류감지부는 검사 대상회로의 전원단에서 접지단 사이에 병렬 연결된 MOSFET와 다이오드를 포함하여 이루어진 것을 특징으로 하는 내장형 전류감지회로.
3. 제2항에 있어서,

   상기 레벨변환부는 상기 전류감지부의 검출전압을 CMOS 소자가 정상동작 가능한 영역으로 레벨 변환하는 것을 특징으로 하는 내장형 전류감지회로.
4. 제1항 내지 제3항중 어느 한 항에 있어서,

   상기 레벨변환부는 상기 비교부와 상기 검사 대상회로를 전기적으로 완전히 분리시키는 것을 특징으로 하는 내장형 전류감지회로.
5. 제1항에 있어서,

   상기 비교부는 두 개의 인버터를 포함하는 래치회로를 구비하는 것을 특징으로 하는 내장형 전류감지회로.
6. 제5항에 있어서,

   상기 래치는 단상 클럭신호에 의하여 구동되며, 상기 비교기는 상기 클럭신호의 주기 끝에서 트리거링하는 것을 특징으로 하는 내장형 전류감지회로.