KR101137540B1 - 시험 시스템, 전자 디바이스, 및 시험 장치 - Google Patents

시험 시스템, 전자 디바이스, 및 시험 장치 Download PDF

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Abstract

피시험 디바이스를 시험하는 시험 시스템에 있어서, 피시험 디바이스의 내부에 설치되어, 피시험 디바이스의 동작 회로를 시험하는데 이용되는 복수의 시험용 내장 회로와, 복수의 시험용 내장 회로에 대하여 공통 버스를 통해서 전기적으로 접속되어, 주어지는 외부 신호에 따른 디바이스 내 제어 신호를 공통 버스에 공급하는 것으로, 각각의 시험용 내장 회로를 제어하는 디바이스측 제어부와, 디바이스측 제어부에 외부 신호를 공급하는 시험 장치를 포함하는 시험 시스템을 제공한다.

Description

시험 시스템, 전자 디바이스, 및 시험 장치{TEST SYSTEM, ELECTRONIC DEVICE, AND TESTING APPARATUS}
본 발명은, 시험 시스템, 전자 디바이스, 및 시험 장치에 관한 것이다. 본 출원은, 아래의 미국 가출원 및 미국 출원에 관련하여, 아래의 미국 가출원 및 미국 출원으로부터의 우선권을 주장하는 출원이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 아래의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고, 본 출원의 일부로 한다.
1. US 61/057,871 출원일 2008년 6월 1일
2. US 12/257,396 출원일 2008년 10월 24일
반도체 디바이스를 시험하는 방법으로서, BIST 회로를 이용한 시험이 알려져 있다. 반도체 디바이스에 내장한 BIST 회로를 이용해 반도체 디바이스를 시험하는 것으로, 고성능 시험 장치를 이용하지 않고서도 피시험 디바이스를 시험할 수 있다. 예를 들면, 반도체 디바이스의 외부에 설치된 시험 장치는, BIST 회로와의 사이에 비교적으로 저주파의 신호를 입출력하는 것으로, BIST 회로에 반도체 디바이스를 시험시키고, 또한, 시험 결과를 수취할 수 있다.
현시점에서, 선행기술 문헌을 파악하고 있지 않기 때문에, 그 기재를 생략 한다.
BIST 회로의 유효성은, 반도체 디바이스 내의 로직 회로를 시험하는 BIST 회로, 및 메모리 회로를 시험하는 BIST 회로의 실적에 의해 입증되고 있다. 향후, 아날로그 회로의 시험과 같이, 다양한 시험에 BIST 회로가 확장될 가능성이 고려된다.
이 때문에, 메모리 회로, 논리 회로, 및 아날로그 회로 등이 모놀리식화된 SoC 및 SiP 등에서는, 이러한 회로를 시험하기 위하여, 복수 종류의 BIST가 탑재될 가능성이 있다. 특히, 반도체 프로세스의 미세화가 진행되어, 반도체 디바이스에서 BIST 회로가 차지하는 영역이 작아지면, 보다 많은 BIST 회로가 반도체 디바이스에 실장되는 것으로 고려된다.
그러나, 복수 종류의 BIST 회로가 반도체 디바이스에 실장된 경우, 외부의 시험 장치로부터의 각 BIST 회로의 제어가 번잡하게 된다. 또한, BIST 회로를 제어하는 시험용의 핀을, BIST 회로마다 설치하지 않으면 안 된다. 더욱이, BIST 회로와 외부의 시험 장치에서의 시험 회로를 제휴시켜 반도체 디바이스를 시험하는 경우, 복수의 BIST 회로를, 시험 회로로부터의 신호에 동기시키게 되어, 제어가 어렵다.
상기 과제를 해결하기 위해서, 본 발명의 제1 태양에서는, 피시험 디바이스를 시험하는 시험 시스템에 있어서, 피시험 디바이스의 내부에 설치되어, 피시험 디바이스의 동작 회로를 시험하는데 이용되는 복수의 시험용 내장 회로와, 복수의 시험용 내장 회로에 대하여 공통 버스를 통해서 전기적으로 접속되어, 주어지는 외부 신호에 따른 디바이스 내 제어 신호를 공통 버스에 공급하는 것으로, 각각의 시험용 내장 회로를 제어하는 디바이스측 제어부와, 디바이스측 제어부에 외부 신호를 공급하는 시험 장치를 포함하는 시험 시스템이 제공된다.
제2 태양에 의하면, 입력 신호에 따라 동작하는 동작 회로를 구비한 전자 디바이스에 있어서, 전자 디바이스의 내부에 설치되어, 상기 동작 회로를 시험하는 복수의 시험용 내장 회로와, 복수의 시험용 내장 회로에 대하여 공통 버스를 통해서 전기적으로 접속되어, 주어지는 외부 신호에 따른 디바이스 내 제어 신호를 공통 버스에 공급하는 것으로, 각각의 시험용 내장 회로를 제어하는 디바이스측 제어부를 포함하는 전자 디바이스가 제공된다.
제3 태양에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스는, 피시험 디바이스의 내부에 설치되어 피시험 디바이스의 동작 회로를 시험하는데 이용하는 복수의 시험용 내장 회로와, 복수의 시험용 내장 회로에 대하여 공통 버스를 통해서 전기적으로 접속되어, 주어지는 외부 신호에 따른 디바이스 내 제어 신호를 공통 버스에 공급하는 것으로, 각각의 시험용 내장 회로를 제어하는 디바이스측 제어부를 포함하고, 시험 장치는, 디바이스측 제어부에 외부 신호를 공급하는 테스터측 제어부와, 동작 회로를 시험하는 시험 회로와, 시험 회로 및 시험용 내장 회로를 동기하여 동작시키는 동기 제어부를 포함하는 시험 장치가 제공된다.
또한, 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것은 아니다. 또한, 이러한 특징군의 서브 콤비네이션도 또한, 발명이 될 수 있다.
도 1은 하나의 실시 형태에 관한 시험 시스템(10)의 구성예를 나타내는 도면이다.
도 2는 피시험 디바이스(110) 및 회로 블록(220)의 구성예를 나타내는 도면이다.
도 3은 테스터 내 제어 신호의 비트 구성예를 나타내는 도면이다.
도 4는 동기 제어부(230) 및 테스터측 제어부(226)의 동작예를 나타내는 타이밍 차트이다.
도 5는 피시험 디바이스(110)의 다른 구성예를 나타내는 도면이다.
도 6은 동작 회로(102)의 구성예를 나타내는 도면이다.
도 7은 피시험 디바이스(110) 및 회로 블록(220)의 다른 구성예를 나타내는 도면이다.
도 8은 피시험 디바이스(110)의 다른 구성예를 나타내는 도면이다.
도 9는 회로 블록(220)의 구성예를 나타내는 도면이다.
도 10은 시험 장치(200)의 다른 구성예를 나타내는 도면이다.
도 11은 각각의 시험 기판(202)에 설치되는 회로 블록(220), 및 접속부(320)의 예를 나타내는 도면이다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은, 일 실시 형태에 관한 시험 시스템(10)의 구성예를 나타내는 도면이다. 시험 시스템(10)은, 반도체 회로 등의 피시험 디바이스(110)를 시험하는 시스템으로서, 피시험 디바이스(110)의 내부에 설치된 시험용 내장 회로와, 시험 장치(200)를 구비한다. 본 예의 시험 시스템(10)은, 피시험 웨이퍼(100)에 형성된 복수의 피시험 디바이스(110)를 병행하여 시험한다.
시험 장치(200)는, 시험 기판(202) 및 메인 프레임(210)을 가진다. 시험 기판(202)은, 피시험 웨이퍼(100)와 대향하여 배치되어, 복수의 피시험 디바이스(110)의 각각과 일괄하여 전기적으로 접속되어도 된다. 시험 기판(202)에는, 복수의 피시험 디바이스(110)와 일대일로 대응하는, 복수의 회로 블록(220)이 형성된다. 각각의 회로 블록(220)은, 대응하는 피시험 디바이스(110)와 전기적으로 접속되어, 해당 피시험 디바이스(110)를 시험한다.
시험 기판(202)은, 피시험 웨이퍼(100)와 동일한 반도체 재료로 형성된 웨이퍼이어도 된다. 예를 들면 시험 기판(202)은, 실리콘 기판이어도 된다. 또한, 시험 기판(202)은, 피시험 웨이퍼(100)의 기판과 실질적으로 동일한 열팽창율을 가지는 반도체 재료로 형성되어도 된다. 또한, 시험 기판(202)은, 프린트 기판이어도 된다.
또한, 본 예의 시험 기판(202)은, 피시험 웨이퍼(100)와 실질적으로 동일한 형상을 가져도 된다. 일례로서, 시험 기판(202)은, 피시험 웨이퍼(100)와 실질적으로 동일한 직경을 가지는 원반 형상의 기판이어도 된다. 또한, 시험 기판(202)은, 피시험 디바이스(110)를 재치하는 소켓 보드 등의 기판이어도 된다. 이하에서는, 시험 기판(202)이, 피시험 웨이퍼(100)와 실질적으로 동일한 형상을 가지고, 피시험 웨이퍼(100)와 대향하여 배치되는 예를 이용하여 설명한다.
각각의 회로 블록(220)은, 피시험 웨이퍼(100)에서 복수의 피시험 디바이스(110)가 형성되는 영역에 대응하는, 시험 기판(202)의 영역에 형성되어도 된다. 예를 들면, 시험 기판(202) 및 피시험 웨이퍼(100)를 중첩하는 경우에, 회로 블록(220)이 형성되는 영역과 피시험 디바이스(110)가 형성되는 영역이 겹치도록, 각각의 회로 블록(220)이 형성되어도 된다.
또한, 피시험 디바이스(110) 및 회로 블록(220)은, 피시험 웨이퍼(100) 및 시험 기판(202)에서 대향하는 대향면에 설치되어도 된다. 또한, 회로 블록(220)은, 시험 기판(202)에서의 해당 대향면의 이면에 설치되어도 된다. 이 경우, 각각의 회로 블록(220)은, 시험 기판(202)에 형성되는 비아홀을 통해서, 대응하는 피시험 디바이스(110)와 전기적으로 접속되어도 된다.
또한, 전기적으로 접속한다는 것은, 2개의 부재간에 전기 신호가 전송 가능해지는 상태를 나타내어도 된다. 예를 들면, 회로 블록(220) 및 피시험 디바이스(110)의 입출력 패드는, 직접 접촉, 또는, 다른 도체를 통해서 간접적으로 접촉하는 것으로, 전기적으로 접속되어도 된다. 예를 들면 시험 시스템(10)은, 피시험 웨이퍼(100) 및 시험 기판(202)의 사이에, 이러한 웨이퍼와 실질적으로 동일한 직경의 멤브레인 시트 등의 프로브 부재를 구비하여도 된다. 멤브레인 시트는, 회로 블록(220) 및 피시험 디바이스(110)의, 대응하는 입출력 패드 사이를 전기적으로 접속하는 범프를 가진다. 또한, 시험 시스템(10)은, 멤브레인 시트 및 시험 기판(202)의 사이에 이방성 도전 시트를 구비하여도 된다.
또한, 회로 블록(220) 및 피시험 디바이스(110)의 입출력 패드는, 용량 결합(정전 결합이라고도 한다) 또는 유도 결합(자기 결합이라고도 한다) 등과 같이, 비접촉 상태로 전기적으로 접속되어도 된다. 또한, 회로 블록(220) 및 피시험 디바이스(110)에서의 입출력 패드 사이의 전송 선로의 일부가, 광학적인 전송 선로이어도 된다.
본 예의 시험 기판(202)은, 시험 기판(202)이, 피시험 웨이퍼(100)와 동일한 반도체 재료로 형성되므로, 주위 온도가 변동한 것과 같은 경우이어도, 시험 기판(202)과 피시험 웨이퍼(100)의 사이의 전기적인 접속을 양호하게 유지할 수 있다. 이 때문에, 예를 들면 피시험 웨이퍼(100)를 가열해 시험하는 것과 같은 경우이어도, 피시험 웨이퍼(100)를 양호한 정밀도로 시험할 수 있다.
또한, 시험 기판(202)이 반도체 재료로 형성되는 경우, 시험 기판(202)에 고밀도의 회로 블록(220)을 용이하게 형성할 수 있다. 예를 들면, 노광 등을 이용한 반도체 프로세스에 의해, 시험 기판(202)에 고밀도의 회로 블록(220)을 용이하게 형성할 수 있다. 이 때문에, 다수의 피시험 디바이스(110)에 대응하는 다수의 회로 블록(220)을, 시험 기판(202)에 비교적으로 용이하게 형성할 수 있다.
또한, 시험 기판(202)에 회로 블록(220)을 설치하는 경우, 메인 프레임(210)의 규모를 저감할 수 있다. 예를 들면 메인 프레임(210)은, 회로 블록(220)에 대해서 시험의 개시 등의 타이밍을 통지하는 기능, 회로 블록(220)에서의 시험 결과를 독출하는 기능, 회로 블록(220) 및 피시험 디바이스(110)의 구동 전력을 공급하는 기능의 각 기능을 가지면 된다. 예를 들면 메인 프레임(210)은, 퍼스널 컴퓨터 등을 이용하여, 각 회로 블록(220)을 제어하여도 된다.
도 2는, 피시험 디바이스(110) 및 회로 블록(220)의 구성예를 나타내는 도면이다. 피시험 디바이스(110)는, 복수의 동작 회로(102), 복수의 BIST 회로(120), 디바이스측 제어부(122), 인터페이스(124), 인터페이스(126), 실동작 핀(140), 실동작 핀(142), 및 시험용 핀(144)을 가진다. BIST 회로(120)는, 피시험 디바이스(110)의 내부에 설치되어, 동작 회로(102)를 시험하는데 이용되는 시험용 내장 회로의 일례이다.
인터페이스(124)는, 시험용 핀(144) 및 디바이스측 제어부(122)의 사이에 설치되어, 신호의 입출력을 수행한다. 예를 들면 디바이스측 제어부(122)는, 시험용 핀(144) 및 인터페이스(124)를 통해서, 회로 블록(220)으로부터 외부 신호를 수취하여도 된다. 또한, 디바이스측 제어부(122)는, 시험용 핀(144) 및 인터페이스(124)를 통해서, BIST 회로(120)에 의한 시험 결과를 회로 블록(220)에 출력하여도 된다.
인터페이스(126)는, 실동작 핀(142) 및 동작 회로(102)의 사이에 설치되어 신호의 입출력을 수행한다. 예를 들면 실동작 핀(142)은 디지털 I/O 핀이며, 인터페이스(126)는, 실동작 핀(142)과 로직 회로를 포함하는 동작 회로(102)의 사이에 디지털 신호의 입출력을 수행하여도 된다. 인터페이스(124) 및 인터페이스(126)는, 버퍼 회로이어도 된다.
또한, 실동작 핀(140)은, 아날로그 I/O 핀, 고속 I/F 핀, 광 I/O 핀 등이어도 된다. 실동작 핀(140)은, 동작 회로(102)와 피시험 디바이스(110)의 외부와의 사이에 신호를 입출력한다. 실동작 핀(140)은, 피시험 디바이스(110)가 제품에 실장된 경우에, 해당 제품 내의 다른 회로와 전기적으로 접속되는 핀이어도 된다. 피시험 디바이스(110)의 시험시에서는, 실동작 핀(140)은, 회로 블록(220) 및 동작 회로(102)의 사이로, 아날로그 신호, 고주파 신호, 광 신호 등의 입출력을 수행한다.
또한, 시험용 핀(144)은, 디바이스측 제어부(122)와, 피시험 디바이스(110)의 외부의 사이에 신호를 입출력한다. 시험용 핀(144)은, 피시험 디바이스(110)가 제품에 실장된 경우에는 사용되지 않는 핀이어도 된다. 피시험 디바이스(110)의 시험시에서는, 시험용 핀(144)은, 시험 장치(200)에 전기적으로 접속된다.
각각의 동작 회로(102)는, 피시험 디바이스(110)의 실장시에서 소정의 동작을 수행한다. 예를 들면 동작 회로(102)는, 주어지는 데이터를 기억하는 메모리 회로, 주어지는 디지털 신호에 따른 디지털 신호를 출력하는 로직 회로, 주어지는 디지털 신호를 아날로그 신호로 변환하는 A/D 변환 회로, 주어지는 아날로그 신호를 디지털 신호로 변환하는 D/A 변환 회로, 주어지는 아날로그 신호에 따른 아날로그 신호를 출력하는 아날로그 회로, 피시험 디바이스(110)의 외부와 아날로그 신호를 입출력하는 아날로그 I/O 회로 등이어도 된다.
복수의 BIST 회로(120)는, 복수의 동작 회로(102)와 대응하여 설치된다. 각각의 BIST 회로(120)는, 대응하는 동작 회로(102)가 정상적으로 동작하는지 여부를 시험한다. 예를 들면 BIST 회로(120)는, 대응하는 동작 회로(102)에 소정의 시험 신호를 공급한 때에, 동작 회로(102)가 소정의 신호를 출력하는지 여부에 기초하여, 동작 회로(102)가 정상적으로 동작하였는지 여부를 판정하여도 된다.
디바이스측 제어부(122)는, 복수의 BIST 회로(120)에 대해서 공통 버스(130)를 통해서 전기적으로 접속된다. 디바이스측 제어부(122)는, 주어지는 외부 신호에 따른 디바이스 내 제어 신호를 공통 버스(130)에 공급하는 것으로, 각각의 BIST 회로(120)를 제어하여, 각각의 동작 회로(102)를 시험시킨다.
각각의 BIST 회로(120)는, 대응하는 동작 회로(102)를 시험하여, 시험 결과에 따른 디지털의 시험 결과 신호를 생성한다. 시험 결과 신호는, 시험 대상인 동작 회로(102)의 양부의 판정 결과이어도 되고, 시험의 과정에서 얻을 수 있는 중간 데이터이어도 된다.
각각의 BIST 회로(120)에 의한 시험의 항목 및 내용은, 대응하는 동작 회로(102)에서의 신호 처리의 내용에 따라 정해진다. 예를 들면, 메모리 회로 또는 로직 회로 등을 포함한 동작 회로(102)에 대응하는 BIST 회로(120)는, 종래의 바운더리 스캔 시험 회로를 가져도 된다.
한편, D/A 변환 회로, A/D 변환 회로, 아날로그 회로, 또는 아날로그 I/O 회로 등을 포함한 동작 회로(102)는, 종래의 바운더리 스캔 시험 회로에서는 시험할 수 없다. 이 때문에, 피시험 디바이스(110)는, 복수 종류의 동작 회로(102)에 대응하여, 복수 종류의 BIST 회로(120)를 가진다.
본 예에서의 피시험 디바이스(110)는, 이러한 BIST 회로(120)의 제어를, 공통 버스(130)를 통하는 한편, 공통의 디바이스 내 제어 신호를 이용하여 수행하는 것으로 간소화한다. 예를 들면 디바이스 내 제어 신호는, 어느 하나의 BIST 회로(120)를 지정하는 지정 비트, 지정한 BIST 회로(120)에 공급해야 할 입력 데이터를 나타내는 입력 비트, 지정한 BIST 회로(120)로부터 출력되는 출력 데이터를 나타내는 출력 비트, BIST 회로(120)에 공급하는 클록을 나타내는 클록 비트, 및 지정한 BIST 회로(120)의 동작을 개시시키는 타이밍을 나타내는 이네이블 비트를 가져도 된다.
디바이스 내 제어 신호의 비트 배열은 미리 정해져 있고, 각각의 BIST 회로(120)는, 지정 비트의 값에 기초하여, 해당 디바이스 내 제어 신호가 자기를 지정하고 있는지 여부를 판정한다. 지정 비트에 의해 자기가 지정되고 있다고 판정한 BIST 회로(120)는, 해당 디바이스 내 제어 신호에 따라 동작하여, 대응하는 동작 회로(102)를 시험한다.
디바이스 내 제어 신호에서의 입력 데이터에는, BIST 회로(120)의 동작을 제어하는 어드레스, 패턴 데이터 등이, 소정의 비트 위치에 포함되어도 된다. 디바이스측 제어부(122)가, 주어지는 외부 신호에 기초하여, 소정의 비트 배열의 디바이스 내 제어 신호를 출력하는 것으로, 복수의 BIST 회로(120)를 지정할 수 있다. 이 경우, 복수의 BIST 회로(120)에 대응하는 복수의 동작 회로(102)를 동시에 시험할 수도 있다. 또는, 복수의 동작 회로(102)를 연결시켜 시험할 수도 있다.
다음으로, 회로 블록(220)의 구성을 설명한다. 회로 블록(220)은, 복수의 시험 회로(222), 테스터측 제어부(226), 주기 발생부(228), 동기 제어부(230), 테스터 버스(242), 공통 버스(240), 스위칭부(224), 입출력 핀(250), 입출력 핀(252), 및 입출력 핀(254)을 가진다.
복수의 시험 회로(222)는, 스위칭부(224), 및 입출력 핀(250)을 통해서, 피시험 디바이스(110)의 실동작 핀(140)에 전기적으로 접속된다. 시험 회로(222)는, 동작 회로(102)와 신호를 입출력하는 것으로, 동작 회로(102)를 시험하여도 된다. 또한, 복수의 시험 회로(222)는, 각각 다른 시험 기능을 가져도 된다. 예를 들면 각각의 시험 회로(222)는, 동작 회로(102)에 대해서, 펑션 시험, 아날로그 시험, 직류 시험, 고주파 시험, 또는, 광 입출력 시험의 어느 하나의 시험을 수행하는 기능을 가져도 된다.
각각의 시험 회로(222)는, 공지의 시험 장치와 같은 시험 기능를 가져도 된다. 또한, 각각의 시험 회로(222)는, 메인 프레임(210)의 프로그램 격납부(212)로부터, 테스터 버스(242)를 통해서 주어지는 시험 프로그램에 기초하여 동작하여도 된다. 해당 시험 프로그램에는, 시험 회로(222)가 생성하는 시험 신호의 비트 패턴 또는 파형 패턴을 나타내는 데이터, 시험 신호의 주기 및 위상을 나타내는 데이터 등이 포함되어도 된다.
스위칭부(224)는, 어느 하나의 시험 회로(222)를 선택하여, 피시험 디바이스(110)의 실동작 핀(140)에 전기적으로 접속한다. 선택된 시험 회로(222)는, 실동작 핀(140)을 통해서 동작 회로(102)에 소정의 신호를 입력한다. 또한, 해당 시험 회로(222)는, 실동작 핀(140)을 통해서 동작 회로(102)가 출력하는 신호를 수취하여, 동작 회로(102)가 정상적으로 동작하였는지 여부를, 해당 신호에 기초하여 판정한다. 또한, 실동작 핀(140)은, 아날로그 핀, 또는, 고속 디지털 핀 등이어도 된다.
펑션 시험을 수행하는 시험 회로(222)는, 소정의 패턴을 가지는 디지털 신호를 피시험 디바이스(110)에 입력한다. 피시험 디바이스(110)의 동작 회로(102)는, 해당 시험 신호에 대해서 소정의 신호 처리를 수행한 응답 신호를, 시험 회로(222)에 출력한다. 시험 회로(222)는, 해당 응답 신호에 기초하여, 피시험 디바이스(110)가 정상적으로 동작하였는지 여부를 판정한다.
예를 들면, 펑션 시험을 수행하는 시험 회로(222)는, 실동작 핀(142)을 통해서, 메모리 회로 또는 논리 회로를 포함한 동작 회로(102)를 시험하여도 된다. 이 경우, 시험 회로(222)는, 소정의 패턴을 가지는 디지털의 시험 신호를, 해당 동작 회로(102)에 입력한다. 해당 동작 회로(102)는, 해당 시험 신호에 따라 소정의 동작을 수행하여, 동작 결과에 따른 응답 신호를 출력한다. 시험 회로(222)는, 해당 응답 신호에 기초하여, 해당 동작 회로(102)가 정상적으로 동작하였는지 여부를 판정한다.
또한, 펑션 시험을 수행하는 시험 회로(222)는, 인터페이스(124)의 펑션 시험도 수행하여도 된다. 이 경우, 해당 시험 회로(222)는, 테스터측 제어부(226)를 통해서 시험용 핀(144)에 액세스하여도 된다.
또한, 아날로그 시험을 수행하는 시험 회로(222)는, 실동작 핀(140)을 통해서, 아날로그의 신호를 동작 회로(102)와 입출력하는 것으로, 동작 회로(102)가 정상적으로 동작하였는지 여부를 시험한다. 또한, 고주파 시험을 수행하는 시험 회로(222)는, 실동작 핀(140)을 통해서, 비교적으로 고주파의 신호를 동작 회로(102)와 입출력하는 것으로, 동작 회로(102)가 정상적으로 동작하였는지 여부를 시험한다. 또한, 광 I/O 시험을 수행하는 시험 회로(222)는, 실동작 핀(140)을 통해서, 광 신호를 동작 회로(102)와 입출력하는 것으로, 동작 회로(102)가 정상적으로 동작하였는지 여부를 시험한다.
또한, 아날로그 시험용의 시험 회로(222)는, 펑션 시험용의 시험 회로(222)가 출력하는 디지털 신호를 아날로그 신호로 변환하여, 동작 회로(102)에 공급하여도 된다. 이에 의해, 소정의 파형 패턴을 가지는 아날로그 신호를 생성할 수 있다. 또한, 아날로그 시험용의 시험 회로(222)는, 동작 회로(102)로부터 수취한 신호를 디지털 신호로 변환하여, 펑션 시험용의 시험 회로(222)에 공급하여도 된다.
또한, 직류 시험을 수행하는 시험 회로(222)는, 실동작 핀(140)으로부터 피시험 디바이스(110)에 공급되는 전압 또는 전류의 직류 레벨을 측정한다. 해당 시험 회로(222)는, 해당 측정값이 소정의 범위 내인가 여부에 의해, 피시험 디바이스(110)가 정상적으로 동작하였는지 여부를 판정한다. 이 경우, 예를 들면 펑션 시험을 수행하는 시험 회로(222)에 의해, 로직 회로 등을 포함한 동작 회로(102)에 소정의 패턴의 시험 신호가 공급되었을 때에, 피시험 디바이스(110)에 공급되는 전압 또는 전류를 측정하여도 된다. 또한, 직류 시험 회로(222)는, 실동작 핀(142) 혹은, 시험용 핀(144)을 통해서, 피시험 디바이스(110)에 공급되는 전압 또는 전류의 직류 레벨을 측정하여도 된다.
테스터측 제어부(226)는, 메인 프레임으로부터 주어지는 시험 프로그램에 기초하여, 디바이스측 제어부(122)에 외부 신호를 공급한다. 예를 들면, 해당 시험 프로그램은, BIST 회로(120)에 의해 동작 회로(102)를 시험하는 BIST 시험 명령, BIST 회로(120)를 지정하는 BIST 지정 명령, BIST 회로(120)에 공급해야 할 패턴을 나타내는 데이터 부분, 테스트 사이클을 지정하는 주기 지정 명령, BIST 회로(120)에 동작을 개시시키는 타이밍을 나타내는 이네이블 명령 등을 포함하여도 된다.
테스터측 제어부(226)는, 시험 프로그램에 포함되는 이러한 명령 및 데이터에 기초하여, 디바이스측 제어부(122)에 공급하는 외부 신호를 생성한다. 외부 신호는, 상술한 디바이스 내 제어 신호와 같은 내용의 신호이어도 된다. 예를 들면 테스터측 제어부(226)는, 시리얼 데이터의 디바이스 내 제어 신호를 생성하여, 외부 신호로서 출력하여도 된다. 인터페이스(124) 또는 디바이스측 제어부(122)는, 해당 외부 신호를 패러럴 데이터로 변환하여도 된다.
이에 의해, 복수의 BIST 회로(120)에, 동작 회로(102)를 시험시킨다. 또한, 테스터측 제어부(226)는, 디바이스측 제어부(122)로부터, 각각의 동작 회로(102)의 시험 결과를 수취한다. 본 예의 테스터측 제어부(226)는, 공통 버스(240), 입출력 핀(254), 시험용 핀(144), 및 인터페이스(124)를 통해서, 디바이스측 제어부(122)와 전기적으로 접속된다.
또한, 테스터측 제어부(226)는, 공통 버스(240)를 통해서, 각각의 시험 회로(222)와 전기적으로 접속된다. BIST 회로(120)와 시험 회로(222)를 협조하여 동작시켜 동작 회로(102)를 시험하는 경우, 테스터측 제어부(226)는, 디바이스측 제어부(122)와의 사이에 신호를 입출력하는 것과 병행하여, 공통 버스(240)를 통해서 각각의 시험 회로(222)를 제어하여도 된다.
테스터측 제어부(226)는, 메인 프레임으로부터 주어지는 시험 프로그램에 기초하여, 각각의 시험 회로(222)를 제어하는 테스터 내 제어 신호를 생성하여도 된다. 예를 들면, 해당 시험 프로그램은, 테스터측 제어부(226)에 의해 시험 회로(222)를 제어시키는 제어 명령, 시험 회로(222)를 지정하는 지정 명령, 시험 회로(222)에 공급해야 할 패턴을 나타내는 데이터 부분, 테스트 사이클을 지정하는 주기 지정 명령, 시험 회로(222)에 동작을 개시시키는 타이밍을 나타내는 이네이블 명령 등을 포함하여도 된다.
테스터측 제어부(226)는, 시험 프로그램에 포함되는 이러한 명령 및 데이터에 기초하여, 시험 회로(222)에 공급하는 테스터 내 제어 신호를 생성한다. 테스터 내 제어 신호는, 상술한 디바이스 내 제어 신호와 같은 내용의 신호이어도 된다. 단, 테스터 내 제어 신호는, 지정 비트에서 어느 하나의 시험 회로(222)를 지정하여도 된다.
또한, 테스터 내 제어 신호는, 지정 비트에서 복수의 시험 회로(222)를 지정하여도 된다. 예를 들면, 테스터 내 제어 신호는, 실동작 핀(140), 실동작 핀(142), 및 시험용 핀(144) 중 복수의 핀에 대해서, 시험 회로(222)를 각각 지정하여도 된다.
이에 의해, 테스터측 제어부(226)를 통해서, 시험 회로(222)에 동작 회로(102)를 시험시킬 수 있다. 즉, 테스터측 제어부(226)가, BIST 회로(120) 및 시험 회로(222)의 쌍방을 제어하므로, BIST 회로(120) 및 시험 회로(222)의 동작을 용이하게 동기시킬 수 있다. 이 때문에, BIST 회로(120) 및 시험 회로(222)가 협동하여 동작 회로(102)를 시험할 수 있어 다양한 시험을 수행할 수 있다.
또한, 다양한 BIST 회로(120) 및 시험 회로(222)를, 동일한 비트 배열의 신호로 제어할 수 있다. 이 때문에, 다양한 BIST 회로(120) 및 시험 회로(222)를 용이하게 제어할 수 있다. 또한, BIST 회로 및 시험 회로(222)의 개수를 증가시키는 경우도, 소정의 규격을 만족하는 새로운 BIST 회로 또는 시험 회로(222)를 공통 버스에 접속하면 되기 때문에, 회로 및 제어의 설계가 용이해진다. 소정의 규격이란, 상술한 디바이스 내 제어 신호 또는 테스터 내 제어 신호의 비트 배열의 신호에 의해 제어 가능한 것을 보증하는 규격이어도 된다.
주기 발생부(228)는, 시험 프로그램에 기초하여, 테스트 사이클을 발생한다. 예를 들면 주기 발생부(228)는, 시험 프로그램에 기술된 값에 따른 주기를 가지는 기준 클록을 생성하여도 된다. 주기 발생부(228)는, 생성한 기준 클록을, 시험 회로(222) 및 동기 제어부(230)에 공급하여도 된다. 시험 회로(222)는, 테스트 사이클에 따라 동작한다. 예를 들면 시험 회로(222)는, 테스트 사이클과 동기한 시험 신호를 출력하여도 된다.
동기 제어부(230)는, 시험 회로(222) 및 BIST 회로(120)를 동기하여 동작시킬 수 있도록, 테스터측 제어부(226)를 제어한다. 예를 들면 동기 제어부(230)는, 테스터측 제어부(226)가 출력하는 신호의 적어도 일부를, 테스트 사이클에 동기시켜도 된다. 예를 들면, 동기 제어부(230)는, 테스터측 제어부(226)가 출력하는 신호의 적어도 일부를, 테스트 사이클로 리타이밍하여도 된다. 이러한 처리에 의해, 테스터측 제어부(226)는, 해당 테스트 사이클에 동기한 외부 신호 및 테스터 내 제어 신호를 생성한다.
이상과 같이, 본 예의 회로 블록(220)은, 디바이스측 제어부(122)가 출력하는 디바이스 내 제어 신호를, 테스터 내 제어 신호와 동기시킬 수 있다. 이 때문에, BIST 회로(120)와 시험 회로(222)를 동기하여 동작시킬 수 있다. 즉, BIST 회로(120) 및 시험 회로(222)가 협동하여 동작 회로(102)를 시험할 수 있어 다양한 시험을 수행할 수 있다.
예를 들면, BIST 회로(120)는, 시험 회로(222)가 동작 회로(102)에 소정의 시험 신호를 공급하여, 동작 회로(102)의 논리 상태를 소정의 상태로 한 후에, 동작 회로(102)를 시험하여도 된다. 또한, 시험 회로(222)는, BIST 회로(120)가 동작 회로(102)를 시험하는 동안에, 동작 회로(102) 상태를 변화시켜도 된다.
반대로, 시험 회로(222)는, BIST 회로(120)가 동작 회로(102)를 소정의 상태로 한 후에, 동작 회로(102)를 시험하여도 된다. 또한, BIST 회로(120)는, 시험 회로(222)가 동작 회로(102)를 시험하는 동안에, 동작 회로(102) 상태를 변화시켜도 된다.
테스터측 제어부(226)는, 상술한 바와 같이, BIST 회로(120) 및 시험 회로(222)를 동기하여 동작시킬 수 있도록, 외부 신호 및 테스터 내 제어 신호를 출력한다. 이러한 제어에 의해, 시험 회로(222)를 다양한 방법으로 시험할 수 있다.
도 3은, 테스터 내 제어 신호의 비트 구성예를 나타내는 도면이다. 상술한 바와 같이 테스터 내 제어 신호는, 입력 비트(DATA-IN), 출력 비트(DATA-OUT), 클록 비트(CLOCK), 지정 비트(BIST-SEL), 및 이네이블 비트(ENBALE)를 가진다. 또한, 테스터 내 제어 신호는, 이러한 비트에 더하여 옵션으로 유저에 의해 사용되는 옵션 비트(Option)를 더 가져도 된다.
또한, 외부 신호 및 테스터 내 제어 신호도, 테스터 내 제어 신호와 동일한 비트 구성을 가져도 된다. 또한, 이러한 비트는, 도 3에 도시된 바와 같이 패러럴로 전송되어도 되고, 시리얼로 전송되어도 된다. 예를 들면, 테스터 내 제어 신호 및 디바이스 내 제어 신호는, 이러한 비트가 패러럴로 전송되는 신호이어도 된다. 이에 대해, 외부 신호는, 이러한 비트가 시리얼로 전송되는 신호이어도 된다. 이에 의해, 시험용 핀(144)의 수를 저감할 수 있다.
외부 신호 및 테스터 내 제어 신호에서의 이러한 비트는, 동기 제어부(230)에 의해, 테스트 사이클과 동기되어도 된다. 이에 의해, 외부 신호 및 테스터 내 제어 신호를 동기시킬 수 있다.
지정 비트(BIST-SEL)는, 지정해야 할 BIST 회로(120)의 어드레스를 나타내는 부분과 동작 모드를 나타내는 부분을 가져도 된다. 지정 비트(BIST-SEL)는, 동작 모드를 나타내는 부분에 의해, 예를 들면 BIST 회로(120)의 동작을 개시시키는지, 또는, 정지시키는지를 나타내어도 된다. 또한, BIST 회로(120)가 복수의 동작 모드를 가지는 경우, 지정 비트(BIST-SEL)는, 동작 모드를 나타내는 부분에 의해, BIST 회로(120)의 동작 모드를 지정하여도 된다. 예를 들면 BIST 회로(120)는, 동작 주파수가 다른 복수의 동작 모드 등을 가져도 된다.
입력 비트(DATA-IN)는, 어드레스 부분 및 데이터 부분을 포함하여도 된다. 어드레스 부분은, BIST 회로(120) 중의 어드레스를 나타내어도 된다. 또한, 데이터 부분은, 해당 어드레스에 공급해야 할 데이터를 나타내어도 된다.
출력 비트(DATA-OUT)도 마찬가지로, 어드레스 부분 및 데이터 부분을 포함하여도 된다. 어드레스 부분은, BIST 회로(120) 중의 어드레스를 나타내어도 된다. 또한, 데이터 부분은, 해당 어드레스로부터 독출한 데이터를 나타내어도 된다.
도 4는, 동기 제어부(230) 및 테스터측 제어부(226)의 동작예를 나타내는 타이밍 차트이다. 도 3에 관련해 설명한 시험 장치(200)는, 일정한 비트 길이의 입력 비트(DATA-IN)를 피시험 디바이스(110)에 공급했지만, 본 예의 시험 장치(200)는, 비트 길이가 변화하는 입력 비트(DATA-IN-SYNC)를 피시험 디바이스(110)에 공급한다.
입력 비트의 각 비트에서의 비트 길이는, 시험 프로그램에 의해 정해지는 테스트 사이클(CYC-TEST)에 의해 정해져도 된다. 테스트 사이클(CYC-TEST)는, 시험 프로그램에 기초하여, 주기 발생부(228)가 생성하여도 된다.
동기 제어부(230)는, 테스터측 제어부(226)로부터 입력 비트(DATA-IN)를 수취하여, 각 비트의 타이밍을 테스트 사이클(CYC-TEST)에 의해 리타이밍한 동기 입력 비트(DATA-IN-SYNC)를 출력한다. 즉, 동기 제어부(230)는, 입력 비트(DATA-IN)에서의 각 비트의 비트 길이를, 테스트 사이클(CYC-TEST)에서 대응하는 사이클의 길이에 따라 변화시켜 출력한다. 동기 제어부(230)는, 입력 비트(DATA-IN)의 각 비트의 값을 기준 클록(CLOCK)에 따라 취득하여, 취득한 값을 테스트 사이클(CYC-TEST)에 따라 출력하는 FIFO이어도 된다.
테스터측 제어부(226)는, 동기 제어부(230)가 출력하는 동기 입력 비트를, 도 3에 관련해 설명한 입력 비트(DATA-IN)로 바꾸어 출력하여도 된다. 이에 의해, BIST 회로(120) 및 시험 회로(222)를, 테스트 사이클에 동기하여 동작시킬 수 있다.
도 5는, 피시험 디바이스(110)의 다른 구성예를 나타내는 도면이다. 도 2에서는, 각각의 BIST 회로(120)가 공통 버스(130)를 통해서 병렬로 디바이스측 제어부(122)에 접속되는 예를 나타냈지만, 본 예의 BIST 회로(120)는, 공통 버스(130)를 통해서 직렬로 디바이스측 제어부(122)에 접속된다. BIST 회로(120)는, 링 접속, 트리 접속, 스타 접속 등의 버스 접속에 의해, 디바이스측 제어부(122)에 접속되어도 된다.
도 6은, 동작 회로(102)의 구성예를 나타내는 도면이다. 본 예의 동작 회로(102)는, 예를 들면 슈퍼 헤테로다인 방식의 수신 회로를 가져도 된다. 또한, 본 예의 동작 회로(102)는, 도 1 내지 도 5에 관련해 설명한 동작 회로(102)가 복수 종류 결합한 회로이어도 된다. 이 때문에 본 예의 동작 회로(102)는, 복수 종류의 BIST 회로(120)에 의해 시험되어도 된다.
동작 회로(102)는, 메모리 회로(118), 신호 처리부(119), A/D 변환기(116), LPF(114), 믹서(111), 국부 발진기(112), 이미지 제거 필터(108), LNA(106)(Low Noise Amplifier), 및 BPF(104)(Band-Pass Filter)를 가진다. 또한, 동작 회로(102)의 각 구성 요소에는, 스위치(117)를 통해서, 각 구성 요소에 대응하는 기능을 가지는 BIST 회로(120)가 접속되어도 된다.
실동작 핀(140-1)에는, 입력 신호(RFin)가 입력된다. 입력 신호 RFin은, 시험 회로(222)로부터 주어져도 된다. BPF(104)는 입력 신호 RFin에 대해, 소정의 주파수 대역 내의 신호 성분을 통과시킨다. 해당 주파수 대역은, 입력 신호 RFin의 캐리어 주파수를 중심 주파수이어도 된다.
LNA(106)는, BPF(104)에 의해 필터링된 내부 신호 RF1을 증폭하여, 내부 신호 RF2를 생성한다. 이미지 제거 필터(108)는, 후단의 믹서(111)에서 이미지 혼신이 발생하지 않도록, 내부 신호 RF2에서의 이미지 성분을 감쇠시켜, 내부 신호 RF3을 생성한다. 이미지 제거 필터(108)는, 로우 패스 필터이어도 된다.
국부 발진기(112)는, 소정의 로컬 주파수로 발진하여, 로컬 신호를 생성한다. 믹서(111)는 이미지 제거 필터(108)가 출력하는 내부 신호 RF3과, 로컬 신호를 믹싱하여, 다운 컨버젼을 수행한다.
입력 신호 RFin이 직교 변조되는 경우, 믹서(111)는, 아날로그 베이스밴드 신호의 동상(同相) 성분 BB_I와 직교 성분 BB_Q를 출력한다. 아날로그 베이스밴드 신호 BB는, LPF(114)에 의해 필터링되어, A/D 변환기(116)에 의해 디지털 값으로 변환 된다. A/D 변환기(116)의 출력은 신호 처리부(119)에 입력되어, 복조 처리가 된다.
상술한 바와 같이, 동작 회로(102)의 각각의 구성 요소에는, 대응하는 기능을 가지는 BIST 회로(120)가 접속된다. 예를 들면, BPF(104), 이미지 제거 필터(108), 국부 발진기(112)에는, 신호의 주파수 성분을 측정하는 스펙트럼 분석기의 기능을 가지는 BIST 회로(120)가 접속되어도 된다. 이러한 BIST 회로(120)는, 대응하는 회로의 주파수 특성이, 미리 정해진 사양을 만족하는지 여부를 시험하여도 된다.
또한, LNA(106) 및 LPF(114)에는, 디지타이저의 기능을 가지는 BIST 회로(120)가 접속되어도 된다. 이러한 BIST 회로(120)는, 대응하는 회로가 출력하는 신호 파형이, 소정의 사양을 만족하는지 여부를 시험하여도 된다.
또한, A/D 변환기(116)에는, 임의 파형 발생기의 기능을 가지는 BIST 회로(120)가 접속되어도 된다. 해당 BIST 회로(120)는, A/D 변환기(116)에 소정의 아날로그 파형을 입력한 때의 A/D 변환기(116)의 출력에 기초하여, A/D 변환기(116)의 양부를 판정하여도 된다. 이 경우, A/D 변환기(116)가 출력하는 디지털 값은, 신호 처리부(119) 및 실동작 핀(140-2)을 통해서, 시험 회로(222)가 측정하여도 된다.
또한, BPF(104), 이미지 제거 필터(108), 및 국부 발진기(112)에 접속되는 BIST 회로(120)는, 모두 스펙트럼 분석기의 기능을 가진다. 이와 같이, 동일 기능의 BIST 회로(120)가 접속되어야 하는 구성 요소에 대해서는, 동일한 BIST 회로(120)를 이용하여, 해당 BIST 회로(120) 및 해당 구성 요소 간의 접속을 스위칭하는 것으로, 이러한 구성 요소의 시험을 수행하여도 된다.
도 7은, 피시험 디바이스(110) 및 회로 블록(220)의 다른 구성예를 나타내는 도면이다. 본 예에서의 피시험 디바이스(110)는, 도 1 내지 도 6에 관련해 설명한 피시험 디바이스(110)의 구성에 대해서, 내부 노드 액세스부(128) 및 인터페이스(125)를 가지는 점에서 상이하다. 피시험 디바이스(110)에서의 다른 구성 요소는, 도 1 내지 도 6에 관련해 설명한 피시험 디바이스(110)의 구성 요소와 동일하여도 된다.
내부 노드 액세스부(128) 및 인터페이스(125)는, 도 1 내지 도 6에 관련해 설명한 BIST 회로(120) 가운데, 디지털 회로를 시험하는 BIST 회로(120)에 대신하여 설치되어도 된다. 내부 노드 액세스부(128)는, 대응하는 동작 회로(102)의 내부에서의, 소정의 복수의 노드와 전기적으로 접속된다.
또한, 인터페이스(125)는, 시험용 핀(146)을 통해서, 내부 노드 액세스부(128)와 회로 블록(220)을 전기적으로 접속한다. 또한, 내부 노드 액세스부(128)는, 복수의 시험용 핀(146)과 전기적으로 접속되어도 된다. 내부 노드 액세스부(128)는, 각각의 시험용 핀(146)을, 어느 동작 회로(102)에서의, 어느 내부 노드에 접속할지를 스위칭하여도 된다.
또한, 내부 노드 액세스부(128)는, 시험용 내장 회로의 일례이어도 된다. 디바이스측 제어부(122)는, 내부 노드 액세스부(128)를 제어하여, 시험용 핀(146)과 내부 노드의 접속 관계를 스위칭하여도 된다.
본 예의 회로 블록(220)은, 도 1 내지 도 6에 관련해 설명한 회로 블록(220)의 구성에 더하여 복수의 BOST 회로(232)를 더욱 가진다. 회로 블록(220)의 다른 구성 요소는, 도 1 내지 도 6에 관련해 설명한 회로 블록(220)의 구성 요소와 동일하여도 된다.
각각의 BOST 회로(232)는, 도 1 내지 도 6에 관련해 설명한, 디지털 회로를 포함한 BIST 회로(120)와 동일한 기능 및 구성을 가져도 된다. 또한, BOST 회로(232)는, 시험 회로(222)와 마찬가지로, 공통 버스(240)에 접속된다. 테스터측 제어부(226)는, 테스터 내 제어 신호를 이용하여, 각각의 BOST 회로(232)를 제어하여도 된다. 이 경우, 테스터측 제어부(226)는, 테스터 내 제어 신호에서의 지정 비트에서, 어느 하나의 BOST 회로(232)를 지정한다.
BOST 회로(232)는, 입출력 핀(256)을 통해서, 시험용 핀(146)에 접속된다. BOST 회로(232)는, 내부 노드 액세스부(128)를 통해서, 동작 회로(102)를 시험한다.
이와 같이, BIST 회로(120)와 같은 기능을 가지는 BOST 회로(232)를, 회로 블록(220)에 설치하는 것으로, 피시험 디바이스(110)에서 BIST 회로(120)가 차지하는 면적을 축소할 수 있다. 또한, 회로 블록(220)은, 피시험 웨이퍼(100)의 근처에 배치되는 시험 기판(202)에 형성되므로, 회로 블록(220)의 내부에 BOST 회로(232)를 배치할 수 있다. 이 때문에, BOST 회로(232) 및 시험 회로(222)의 동기를 용이하게 취할 수 있다. 또한, BOST 회로(232)와 피시험 디바이스(110)의 거리가 가깝기 때문에, BOST 회로(232) 및 피시험 디바이스(110)의 사이에 드라이버 회로 등을 설치하지 않아도 된다.
도 8은, 피시험 디바이스(110)의 다른 구성예를 나타내는 도면이다. 본 예의 피시험 디바이스(110)는, 도 1 내지 도 7에 관련해 설명한 피시험 디바이스(110)의 구성에 더하여, 스위치부(103) 및 캘리브레이션용 핀(148)을 더 가진다. 피시험 디바이스(110)의 다른 구성 요소는, 도 1 내지 도 7에 관련해 설명한 피시험 디바이스(110)의 구성 요소와 동일하여도 된다.
스위치부(103)는, 소정의 BIST 회로(120)와 복수의 동작 회로(102)의 사이에 설치되어, 해당 BIST 회로(120)를, 어느 동작 회로(102)에 접속할지를 스위칭한다. 스위치부(103)는, 시험용 내장 회로의 일례이어도 된다. 디바이스측 제어부(122)는, 상술한 디바이스 내 제어 신호의 지정 비트에서의, 동작 모드를 나타내는 부분에 의해, 스위치부(103)가 어느 동작 회로(102)를 선택할지를 제어하여도 된다.
또한, 복수의 동작 회로(102)는, 동일한 BIST 회로(120)에 의해 시험 가능한 회로이어도 된다. 예를 들면 복수의 동작 회로(102)는, 도 6에 도시된 BPF(104), 이미지 제거 필터(108), 및 국부 발진기(112)이어도 된다. 이 경우, 스위치부(103)에 접속되는 BIST 회로(120)는, 스펙트럼 분석기의 기능을 가져도 된다. 이러한 구성에 의해, BIST 회로(120)의 개수를 저감할 수 있다.
또한, BIST 회로(120)는, 신호를 출력하는 타이밍, 출력하는 신호의 진폭, 또는, 입력 신호에 대한 측정값의 관계 등의 특성이, 소정의 특성이 되도록, 미리 캘리브레이션되는 것이 바람직하다.
예를 들면 회로 블록(220)은, 캘리브레이션용 핀(148), 배선(134) 및 스위치부(103)을 통해서 동작 회로(102)에 소정의 캘리브레이션용의 신호를 공급했을 때에, BIST 회로(120)가 측정하는 측정값이 소정의 값이 되도록, BIST 회로(120)의 내부에서의 입출력 게인 등의 회로 특성을 조정하여도 된다. 디바이스측 제어부(122)는, 디바이스 내 제어 신호의 입력 비트를 이용하여, BIST 회로(120)의 조정 대상 부분의 어드레스를 지정하는 한편, 해당 부분의 특성을 조정하는 데이터를 공급하여도 된다.
도 9는, 회로 블록(220)의 구성예를 나타내는 도면이다. 본 예의 회로 블록(220)은, 도 1 내지 도 7에 관련해 설명한 회로 블록(220)의 구성에 더하여 캘리브레이션부(234)를 더 가진다. 캘리브레이션부(234)는, 입출력 핀(258)을 통해서, 피시험 디바이스(110)의 캘리브레이션용 핀(148)에 전기적으로 접속된다.
캘리브레이션부(234)는, 캘리브레이션용 핀(148)을 통해서, 동작 회로(102)에 소정의 캘리브레이션용의 신호를 공급하여도 된다. 테스터측 제어부(226)는, 동작 회로(102)가 캘리브레이션용의 신호에 따라 출력하는 신호를, BIST 회로(120)가 측정한 결과를 수취하여도 된다. 테스터측 제어부(226)는, 해당 측정 결과에 기초하여, BIST 회로(120)를 조정하는 외부 신호를 생성하여도 된다. 예를 들면 테스터측 제어부(226)는, 해당 측정 결과와 미리 정해진 기대값의 차이를 작게 하도록, 외부 신호를 생성하여도 된다.
도 10은, 시험 장치(200)의 다른 구성예를 나타내는 도면이다. 본 예의 시험 장치(200)는, 복수의 시험 기판(202) 및 접속 기판(302)을 가진다. 또한, 도 10에서는, 2개의 시험 기판(202)을 가지는 시험 장치(200)를 일례로서, 나타낸다.
시험 기판(202) 및 접속 기판(302)의 각각은, 피시험 웨이퍼(100)와 동일한 반도체 재료로 형성되어도 된다. 예를 들면 이러한 기판은, 실리콘 웨이퍼이어도 된다. 또한, 시험 기판(202) 및 접속 기판(302)의 각각은, 피시험 웨이퍼(100)와 실질적으로 동일한 직경을 가져도 된다. 본 예의 시험 장치(200)는, 피시험 웨이퍼(100)와 실질적으로 동일한 직경의 반도체 웨이퍼를 접속 기판(302)로서 이용하여, 복수의 피시험 디바이스(110)와 일괄하여 전기적으로 접속한다.
각각의 시험 기판(202) 및 접속 기판(302)에는, 도 1 내지 도 9에 관련해 설명한 회로 블록(220)의 일부가 형성된다. 예를 들면, 각각의 시험 기판(202)에는, 웨이퍼마다 미리 정해진 기능을 가지는 시험 회로(222)가, 복수의 피시험 디바이스(110)와 대응하여 기판마다 복수로 형성된다.
또한, 다른 시험 기판(202)에는, 다른 기능의 시험 회로(222)가 형성되어도 된다. 일례로서, 제1 시험 기판(202-1)에는, 피시험 디바이스(110)의 직류 시험을 수행하는 시험 회로(222-1)가, 각각의 피시험 디바이스(110)와 일대일로 대응하여 형성되어도 된다. 또한, 제2 시험 기판(202-2)에는, 피시험 디바이스(110)의 아날로그 시험을 수행하는 시험 회로(222-2)가, 각각의 피시험 디바이스(110)와 일대일로 대응하여 형성되어도 된다. 또한, 도 10에서는, 각각의 시험 기판(202)에서, 하나의 피시험 디바이스(110)에 대응하는 시험 회로(222)를 도시하고, 다른 시험 회로(222)의 표시를 생략한다.
또한, 각각의 시험 기판(202)은, 다층으로 거듭하여 배치된다. 예를 들면, 제1 시험 기판(202-1)의 이면과 제2 시험 기판(202-2)의 표면이, 이방성 도전 시트등을 통해서 붙을 수 있어도 된다.
접속 기판(302)은, 피시험 웨이퍼(100)에 대해서 가장 가까운 측의 시험 기판(202)과 피시험 웨이퍼(100)의 사이에 설치된다. 본 예의 접속 기판(302)은, 제2 시험 기판(202-2)과 피시험 웨이퍼(100)의 사이에 설치되어 제2 시험 기판(202-2)에 설치된 패드와 피시험 웨이퍼(100)에 설치된 패드의 사이의 신호 전송로를 접속한다.
접속 기판(302)은, 복수의 피시험 디바이스(110)에 대응하여, 복수의 접속부(320)를 가진다. 각각의 접속부(320)에는, 도 1 내지 도 9에 관련해 설명한 테스터측 제어부(226)가 설치된다. 또한, 각각의 접속부(320)는, 어느 하나의 시험 회로(222)를 선택하는 스위칭부(224)를 가진다. 또한 도 10에서는, 하나의 피시험 디바이스(110)에 대응하는 접속부(320)를 나타내고, 다른 접속부(320)의 표시를 생략한다.
도 11은, 각각의 시험 기판(202)에 설치되는 회로 블록(220), 및 접속부(320)의 예를 나타내는 도면이다. 또한, 도 11에서는, 각각의 시험 기판(202)에 설치되는 회로 블록(220) 및 접속부(320)를, 각각 하나씩 도시한다. 상술한 바와 같이, 각각의 시험 기판(202)에는, 웨이퍼마다 미리 정해진 기능을 가지는 회로 블록(220)이 설치된다.
예를 들면, 제1 시험 기판(202-1)에는, 피시험 디바이스(110)의 직류 시험을 수행하는 회로 블록(220-1)이 설치되어도 된다. 또한, 제2 시험 기판(202-2)에는, 피시험 디바이스(110)의 아날로그 시험을 수행하는 회로 블록(220-2)이 설치되어도 된다. 또한, 제3 시험 기판(202-3)에는, 피시험 디바이스(110)의 펑션 시험을 수행하는 회로 블록(220-3)이 설치되어도 된다.
또한, 각각의 시험 기판(202)에 설치되는 회로 블록(220)은, 상기의 시험 회로에 한정되지 않는다. 예를 들면, 피시험 디바이스(110)의 스캔 시험, 지터 내력 시험 등과 같이, 여러 가지 시험에 대응하는 회로 블록(220)을, 시험 기판(202)에 설치하여도 된다.
또한, 피시험 웨이퍼(100)에 가까운 측의 시험 기판(202)에 설치되는 회로 블록(220)일수록, 보다 높은 주파수의 신호를 생성하여 피시험 디바이스(110)를 시험하여도 된다. 예를 들면, 직류 시험을 수행하는 회로 블록(220)은, 고주파의 아날로그 시험을 수행하는 회로 블록(220)보다도, 보다 피시험 웨이퍼(100)에 먼 측의 시험 기판(202)에 설치되어도 된다. 즉, 고주파의 신호를 이용하여 피시험 디바이스(110)를 시험하는 회로 블록(220)을 피시험 디바이스(110)의 근처에 배치하는 것으로, 고주파 신호의 전송 거리를 짧게 하기 때문에, 보다 양호한 정밀도로 피시험 디바이스(110)를 시험할 수 있다.
접속부(320)는, 상술한 바와 같이, 어느 하나의 시험 기판(202)에 설치된 회로 블록(220)을, 대응하는 피시험 디바이스(110)에 접속한다. 접속부(320)는, 스위칭부(224), 테스터측 제어부(226), 및 동기 제어부(230)를 가져도 된다.
스위칭부(224)는, 메인 프레임 등으로부터 주어지는 제어 신호에 기초하여, 어느 하나의 시험 기판(202)에 설치된 시험 회로(222)를 선택한다. 예를 들면, 각각의 스위칭부(224)는, 어느 하나의 시험 회로(222)로부터의 신호 전송로를, 각각의 피시험 디바이스(110)에 접속하여도 된다. 또한, 스위칭부(224)는, 선택한 시험 회로(222)를, 테스터측 제어부(226)를 통해서 피시험 디바이스(110)에 접속하여도 되고, 테스터측 제어부(226)를 통하지 않고 피시험 디바이스(110)의 실동작 핀에 접속하여도 된다.
테스터측 제어부(226)는, 도 1 내지 도 9에 관련해 설명한 바와 같이, 외부 신호 및 테스터 내 제어 신호를 생성한다. 동기 제어부(230)는, 테스터측 제어부(226)가 생성하는 외부 신호 및 테스터 내 제어 신호를, 테스트 사이클에 동기 시킨다.
테스터측 제어부(226)는, 공통 버스(240)를 통해서, 각각의 시험 기판(202)에서 대응하는 시험 회로(222)와 전기적으로 접속된다. 공통 버스(240)는, 복수의 시험 기판(202)을 관통하여 형성되는 비아홀이어도 된다. 테스터측 제어부(226)는, 공통 버스(240)에 테스터 내 제어 신호를 출력하여도 된다.
또한, 테스터측 제어부(226)는, 피시험 디바이스(110)의 시험용 핀에 외부 신호를 공급한다. 이러한 구성에 의해도, 시험 회로(222) 및 BIST 회로(120)를 동기하여 동작시킬 수 있다. 또한, 각각의 회로 블록(220) 및 접속부(320)에는, 시험 프로그램에 의해 지정되는 주기의 테스트 사이클을 생성하는 주기 발생부(228)가 설치되어도 된다.
또한 스위칭부(224)는, 각각의 시험 기판(202)에 설치된 시험 회로(222)와 각각 전기적으로 접속되어도 된다. 이 경우, 각각의 시험 기판(202)에는, 접속 기판(302)에 대해서 먼 측의 시험 기판(202)에 설치되는 시험 회로(222)를, 접속 기판(302)에 대해서 가까운 측의 시험 기판(202)에 바이패스하여 접속하는 비아홀이 형성된다. 예를 들면, 제1 시험 기판(202-1)에 설치된 시험 회로(222)는, 제2 시험 기판(202-2)에 설치된 비아홀을 통해서 스위칭부(224)에 전기적으로 접속한다.
스위칭부(224)는, 복수의 비아홀을 통해서, 대응하는 복수의 시험 회로(222)와 전기적으로 접속되어도 된다. 그리고, 스위칭부(224)는, 대응하는 피시험 디바이스(110)를, 어느 하나의 비아홀을 통해서, 어느 하나의 시험 회로(222)에 전기적으로 접속하여도 된다.
이상, 본 발명의 일 측면을 실시 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더할 수 있다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 분명하다.
청구의 범위, 명세서, 및 도면 중에서 나타낸 장치, 시스템, 프로그램, 및 방법에서의 동작, 순서, 스텝, 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」등으로 명시하지 않고, 또한, 전의 처리의 출력을 후의 처리로 이용하지 않는 한, 임의의 순서로 실현할 수 있다는 것에 유의하여야 한다. 청구의 범위, 명세서, 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음에,」등을 이용해 설명했다 하여도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
상기 설명으로부터 분명한 바와 같이, 본 발명의 일 실시 형태에 의하면, 복수 종류의 BIST 회로, 시험 회로, 및 BOST 회로를 동기하여 동작시킬 수 있다. 또한, 각각의 회로를, 공통의 신호로 제어할 수 있다.
10???시험 시스템 100???피시험 웨이퍼
102???동작 회로 103???스위치부
104???BPF 106???LNA
108???이미지 제거 필터 110???피시험 디바이스
111???믹서 112???국부 발진기
114???LPF 116???A/D 변환기
117???스위치 118???메모리 회로
119???신호 처리부 120???BIST 회로
122???디바이스측 제어부 124, 125, 126???인터페이스
128???내부 노드 액세스부 130???공통 버스
134???배선 140, 142???실동작 핀
144, 146???시험용 핀 148???캘리브레이션용 핀
200???시험 장치 202???시험 기판
210???메인 프레임 212???프로그램 격납부
220???회로 블록 222???시험 회로
224???스위칭부 226???테스터측 제어부
228???주기 발생부 230???동기 제어부
232???BOST 회로 234???캘리브레이션부
240???공통 버스 242???테스터 버스
250, 252, 254, 256, 258???입출력 핀
302???접속 기판 320???접속부

Claims (11)

  1. 피시험 디바이스를 시험하는 시험 시스템에 있어서,
    상기 피시험 디바이스의 내부에 설치되어, 상기 피시험 디바이스의 동작 회로를 시험하는데 이용되는 복수의 시험용 내장 회로;
    상기 복수의 시험용 내장 회로에 대하여 공통 버스를 통해서 전기적으로 접속되어, 주어지는 외부 신호에 따른 디바이스 내 제어 신호를 상기 공통 버스에 공급하는 것으로, 각각의 시험용 내장 회로를 제어하는 디바이스측 제어부; 및
    상기 디바이스측 제어부에 상기 외부 신호를 공급하는 시험 장치
    를 포함하고,
    상기 시험 장치는,
    상기 동작 회로를 시험하는 시험 회로; 및
    상기 시험 회로 및 상기 시험용 내장 회로를 동기하여 동작시키는 동기 제어부
    를 포함하는,
    시험 시스템.
  2. 삭제
  3. 제1항에 있어서,
    상기 시험 장치는, 상기 디바이스측 제어부에 상기 외부 신호를 공급하는 테스터측 제어부를 더 포함하고,
    상기 시험 회로는, 미리 정해진 테스트 사이클에 따라 동작하고,
    상기 동기 제어부는, 상기 테스터측 제어부가 생성하는 상기 외부 신호를, 상기 테스트 사이클에 동기시키는,
    시험 시스템.
  4. 제3항에 있어서,
    상기 테스터측 제어부는, 상기 디바이스 내 제어 신호와 실질적으로 동일한 비트 구성을 가지는 테스터 내 제어 신호를 생성하여, 상기 시험 회로를 더 제어 하는,
    시험 시스템.
  5. 제4항에 있어서,
    상기 테스터측 제어부는, 상기 시험 회로가 상기 동작 회로를 소정의 상태로 한 후에, 상기 시험용 내장 회로에 의해 상기 동작 회로를 시험시키는 상기 외부 신호를 생성하는,
    시험 시스템.
  6. 제5항에 있어서,
    상기 피시험 디바이스는,
    상기 동작 회로와 상기 피시험 디바이스의 외부의 사이에 신호를 입출력하는 실동작 핀; 및
    상기 디바이스측 제어부와 상기 피시험 디바이스의 외부의 사이에 신호를 입출력하는 시험용 핀
    을 더 포함하고,
    상기 테스터측 제어부는, 상기 시험용 핀을 통해서 상기 디바이스측 제어부와 신호를 입출력하고,
    상기 시험 회로는, 상기 실동작 핀을 통해서 상기 동작 회로와 신호를 입출력하는
    시험 시스템.
  7. 제6항에 있어서,
    상기 시험용 내장 회로의 적어도 하나는, 아날로그 신호를 입출력하는 아날로그 회로를 포함하고,
    상기 피시험 디바이스는, 상기 아날로그 회로를 포함한 상기 시험용 내장 회로에 접속되는 캘리브레이션용 핀을 더 포함하고,
    상기 시험 장치는, 상기 캘리브레이션용 핀을 통해서 상기 시험용 내장 회로에 캘리브레이션용의 신호를 공급하는,
    시험 시스템.
  8. 제1항에 있어서,
    상기 시험 시스템은, 피시험 웨이퍼에 형성된 복수의 상기 피시험 디바이스를 시험하고,
    상기 시험 장치는, 상기 피시험 웨이퍼에 대향하여 배치되어, 복수의 상기 피시험 디바이스에 대응하는 복수의 회로 블록이 형성되는 시험 기판을 더 포함하고,
    상기 복수의 회로 블록의 각각은, 상기 시험 회로 및 상기 동기 제어부를 가져, 대응하는 상기 피시험 디바이스를 시험하는,
    시험 시스템.
  9. 제8항에 있어서,
    상기 시험 장치는, 상기 시험 기판에 형성되어, 상기 피시험 디바이스에 설치된 시험용 핀을 통해서 상기 동작 회로를 시험하는 BOST 회로를 더 포함하는,
    시험 시스템.
  10. 삭제
  11. 삭제
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009147723A1 (ja) * 2008-06-02 2009-12-10 株式会社アドバンテスト 試験システムおよび試験用基板ユニット
US8373432B2 (en) * 2009-04-09 2013-02-12 Teradyne Inc. Automated test equipment employing test signal transmission channel with embedded series isolation resistors
US8627162B2 (en) * 2011-12-12 2014-01-07 International Business Machines Corporation Iimplementing enhanced aperture function calibration for logic built in self test (LBIST)
US9429625B1 (en) * 2012-05-18 2016-08-30 Altera Corporation Analog signal test circuits and methods
JP5690321B2 (ja) * 2012-11-29 2015-03-25 株式会社アドバンテスト プローブ装置および試験装置
JP7274999B2 (ja) * 2019-10-09 2023-05-17 日清紡マイクロデバイス株式会社 アナログｂｉｓｔ回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001305188A (ja) 2000-04-21 2001-10-31 Hitachi Electronics Eng Co Ltd 半導体試験装置
KR20030048695A (ko) * 2001-12-12 2003-06-25 한국전기연구원 정지상태 전류값 검사를 위한 내장형 전류감지회로
US20050120170A1 (en) 2003-12-02 2005-06-02 Nvidia Corporation Universal raid class driver

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920600A (en) * 1995-09-18 1999-07-06 Oki Electric Industry Co., Ltd. Bit phase synchronizing circuitry for controlling phase and frequency, and PLL circuit therefor
US6551844B1 (en) * 1997-01-15 2003-04-22 Formfactor, Inc. Test assembly including a test die for testing a semiconductor product die
JP2000011691A (ja) * 1998-06-16 2000-01-14 Mitsubishi Electric Corp 半導体試験装置
US6587979B1 (en) * 1999-10-18 2003-07-01 Credence Systems Corporation Partitionable embedded circuit test system for integrated circuit
JP2002184948A (ja) 2000-12-12 2002-06-28 Hitachi Ltd 半導体集積回路装置の製造方法
JP3638260B2 (ja) 2001-08-02 2005-04-13 松下電器産業株式会社 メモリ内蔵半導体集積回路
JP3523238B2 (ja) * 2002-03-13 2004-04-26 沖電気工業株式会社 音声データ同期補正回路
US7159145B2 (en) * 2003-05-12 2007-01-02 Infineon Technologies Ag Built-in self test system and method
US7444564B2 (en) * 2003-11-19 2008-10-28 International Business Machines Corporation Automatic bit fail mapping for embedded memories with clock multipliers
US7246025B2 (en) * 2004-01-28 2007-07-17 Texas Instruments Incorporated Method and apparatus for synchronizing signals in a testing system
JP2006107590A (ja) 2004-10-04 2006-04-20 Nec Electronics Corp 半導体集積回路装置及びそのテスト方法
JP2006258703A (ja) 2005-03-18 2006-09-28 Toshiba Corp 半導体集積回路のテスト回路及びテスト方法
JP2007107930A (ja) 2005-10-11 2007-04-26 Sony Corp 検査回路および検査システム
JP2008102081A (ja) 2006-10-20 2008-05-01 Matsushita Electric Ind Co Ltd 半導体検査システム、検査装置、半導体集積回路
US7679391B2 (en) * 2008-07-11 2010-03-16 Advantest Corporation Test equipment and semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001305188A (ja) 2000-04-21 2001-10-31 Hitachi Electronics Eng Co Ltd 半導体試験装置
KR20030048695A (ko) * 2001-12-12 2003-06-25 한국전기연구원 정지상태 전류값 검사를 위한 내장형 전류감지회로
US20050120170A1 (en) 2003-12-02 2005-06-02 Nvidia Corporation Universal raid class driver

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