JP5235232B2 - 試験装置および半導体デバイス - Google Patents

Description

本発明は、半導体デバイスの試験技術に関する。

半導体デバイスの低コストで試験するために、ＢＩＳＴ回路（Built-In Self Test）が利用される。ＢＩＳＴ回路を利用すると、高価な半導体自動試験装置（以下、ＡＴＥと称す）を用いなくても、限定された入出力信号を被試験デバイス（以下、ＤＵＴという）に対して低速で読み書きすることで故障箇所の診断や良否判定を行うことができる。特にメモリ回路やロジック回路のＢＩＳＴについては多くの実績や研究成果が積まれており、量産試験として実用化されている。１９９０年にはＩＥＥＥ１１４９．１という規格がＪＴＡＧ（Joint Test Action Group）によって策定され、バウンダリスキャン試験の方式とバウンダリスキャン試験に必要な入出力信号が統一された。ＪＴＡＧ規格（単にＪＴＡＧともいう）は、テストデータ入力ＴＤＩ、テストデータ出力ＴＤＯ、テストクロックＴＣＫ、テストモードセレクトＴＭＳ、テストリセットＴＲＳＴ（オプション）からなる５ビットの入出力信号によってＤＵＴに組み込まれたＢＩＳＴ回路にアクセスし、バウンダリスキャン試験を行う仕様となっている。

メモリやロジック回路に対するＢＩＳＴの多くで行われるバウンダリスキャン試験は、回路のある境界部分に設けられる複数のフリップフロップやラッチを直列に接続してデイジーチェインを形成し、データを読み書きする方法である。具体的にはテストデータ入力ポートから低速でシリアルデータを入力し、ＤＵＴのある状態におけるある境界部分のフリップフロップやラッチのデータをシリアルに読み出し、期待値との比較を行う。したがってバウンダリスキャン試験だけを行う場合、ＪＴＡＧ信号のリソースとしては５ビットのパラレルＩ／Ｏポートを有する小規模な装置あるいは電子計算機（コンピュータ）があれば足りる。

しかしながら多くのＤＵＴは、その品質を保証するために、ＢＩＳＴ試験のみでなく、ＤＣ試験や入力リーク試験を行う必要があり、ＡＴＥを全く用いない試験の実現には至っていない。したがってＤＣ試験等を行うためのＡＴＥのいくつかの入出力ポートが、ＤＵＴのＪＴＡＧ用のポート（テストアクセスポートＴＡＰともいう）に割り当てられ、ひとつのＡＴＥでＢＩＳＴ試験とＤＣ試験などの両方が実行される。一般的にはＡＴＥは高速な信号の入出力が可能な機種ほど高価であり、テストコストが増大する。よってＢＩＳＴと所定のＤＣ試験だけを行って、必要最低限の品質を保証してデバイスを出荷する場合、低速信号しか発生できない廉価なＡＴＥを用いれば足りる。現状においてもＢＩＳＴ用に最適化されたＢＩＳＴテスタなども存在する。

ＢＩＳＴの有効性はロジックやメモリ回路において十分に立証されている。そこでＢＩＳＴをアナログ回路にまで拡張し、デジタル−アナログ混載ＬＳＩ（Large Scale Integration）の統合的なＢＩＳＴの実現が試みられている。すでにアナログ回路ブロックのひとつである高速Ｉ／Ｆ回路は、ループバック試験というＢＩＳＴ方式が多く研究されており、量産試験でも実用化されている。またＡ／Ｄ変換器やＤ／Ａ変換器などのデジタルブロックとアナログブロックの境界部分のＢＩＳＴや、無線通信用ＬＳＩのフロントエンドやバックエンドのＢＩＳＴについても将来的には実用化されるであろう。

かかる状況に鑑みれば近い将来、メモリ、ロジック、アナログ、Ａ／Ｄ変換、Ｄ／Ａ変換、高速Ｉ／ＦなどがモノリシックされたＳｏＣ（System On a Chip）あるいはＳｉＰ（System in a Package）では、単一のＤＵＴに複数種類のＢＩＳＴが搭載される可能性がある。半導体プロセスの微細化が進み、ＢＩＳＴ回路を設けることによる回路面積の増加（オーバーヘッド）が無視できるようになればなるほど、ＢＩＳＴにより検証可能な試験項目が多くなり、さらに多くのＢＩＳＴ回路が実装されることになろう。さらにＢＩＳＴの優れた点として、外部ポートからは観測できないＤＵＴの内部の回路の状態を知ることができることが挙げられる。これは複数の複数の機能を集積化したＳｏＣデバイスにとって、不良解析や歩留まり向上のための非常に有用な情報となる。

このような状況において発明者らは、複数のＢＩＳＴが実装されるＤＵＴの試験について検討した結果、以下の課題を認識するに至った。

１． 複数のＢＩＳＴの制御仕様が独立していると、ＢＩＳＴ回路ごとの制御コマンドや期待値比較手順が異なり、ＡＴＥによるＤＵＴ内のＢＩＳＴの制御が煩雑化する。これは試験時間の増大や試験リソースの無駄となる。

２． ＢＩＳＴ回路同士の連係動作あるいは同期動作を行う場合、ＡＴＥから各ＢＩＳＴ回路に対するアクセスも同時に行う必要があり、ＢＩＳＴ回路ごとに独立した外部アクセスポート（ＴＡＰ）が必要となる。結果としてＤＵＴの本来の機能・動作に割り当て可能なポート数が制限されてしまう。

３． 将来においては、複数のＢＩＳＴと通常試験（ＡＴＥがＤＵＴの通常の入出力ポートにアクセスする試験）を連携あるいは同期動作させる必要があるかもしれない。現状の方式では、ＢＩＳＴと通常試験の連携は想定されておらず、不可能である。

本発明はこうした状況に鑑みてなされたものであり、その目的は、複数のＢＩＳＴ回路を統合的に制御する方式の提供にある。

本発明のある態様は、半導体デバイスの試験装置に関する。被試験デバイス（ＤＵＴ）である半導体デバイスは、複数の機能ブロックと、複数のＢＩＳＴ回路と、インタフェース回路とを有する。複数の機能ブロックは、メインバスを介して信号の入出力を行い、所定の信号処理を実行する。複数のＢＩＳＴ回路は、複数の機能ブロックごとに設けられ、対応する機能ブロックを試験し、試験結果に応じたデジタルの試験結果信号を生成する。インタフェース回路は、メインバスと異なるテスト制御バスを介して試験装置と接続され、試験装置から出力される制御信号を受信する。インタフェース回路は、（１）制御信号にもとづいて複数のＢＩＳＴ回路を制御するとともに、（２）制御信号により指定された試験結果信号が、テスト制御バスを介して試験装置によって読み出し可能に構成される。試験装置は、試験ユニットと、制御ユニットと、を備える。試験ユニットは、メインバスを介して半導体デバイスと信号の送受信を行い、少なくともひとつの機能ブロックに所定の信号処理を実行させる。制御ユニットは、半導体デバイス内の前記複数のＢＩＳＴ回路を個別に制御するための第１制御信号と、ＢＩＳＴ回路により生成される試験結果信号を半導体デバイス内のインタフェース回路から読み出すための第２制御信号と、を生成し、テスト制御バスを介して半導体デバイスに供給する。

この態様によると、複数のＢＩＳＴ回路のインタフェースを統一化し、ＤＵＴに設けられたＢＩＳＴ回路を制御できるとともに、各ＢＩＳＴ回路によって生成される試験結果信号を取得することができる。「試験結果信号」は、検査対象である機能ブロックの良否の判定結果でもよいし、試験の過程で得られる中間データであってもよい。また「送受信」とは、送信、受信の少なくとも一方を意味する。

制御ユニットにより生成される第１制御信号は、少なくとも、複数のＢＩＳＴ回路のうち、いずれのＢＩＳＴ回路をアクティブとするかを設定する選択信号を含んでもよい。

複数のＢＩＳＴ回路の少なくともひとつは、複数のモードが切り換え可能に構成されてもよい。選択信号は、モードを設定するモードデータを含んでもよい。

制御ユニットはさらに、各ＢＩＳＴ回路に供給すべきテストパターンを含む第３制御信号を生成し、テスト制御バスを介して半導体デバイスに供給してもよい。
この場合、機能ブロックに対して試験装置により生成したテストパターンを供給し、そのテストパターンを処理した結果を取得することができる。

制御ユニットはさらに、ＢＩＳＴ回路による試験の開始、停止を指示する第４制御信号を生成し、テスト制御バスを介して半導体デバイスに供給してもよい。

制御ユニットは、複数のＢＩＳＴ回路のうち、少なくともひとつに固有の制御を行うために利用されるオプション信号を生成してもよい。テスト制御バスは、オプション信号を伝送するための、第１、第２制御信号とは別の信号線を含んでもよい。
オプション信号を設けることにより、ＤＵＴ２００の設計者は、多ビット伝送が要求されるＢＩＳＴ回路に、オプション信号を割り当てることができる。

試験ユニットが半導体デバイスと信号の送受信を行い、少なくともひとつの機能ブロックが所定の信号処理を実行した状態で、制御ユニットは、少なくともひとつの機能ブロックに対応するＢＩＳＴ回路をアクティブとして、少なくともひとつの機能ブロックを試験させてもよい。
この場合、メインバスを介して送受信される信号を利用して内部セルフテスト（ＢＩＳＴ）を実行できる。

試験装置は、制御ユニットにより生成される制御信号を受け、試験ユニットのテストレートと同期して出力する同期制御ユニットをさらに備えてもよい。
この場合、制御信号がテストレートと同期してＤＵＴに供給されるため、テストレートをリアルタイムで変化させながら内部セルフテスト（ＢＩＳＴ）を同期して実行できる。

複数のＢＩＳＴ回路のうち、同一の機能を有するＢＩＳＴ回路は、複数の機能ブロックの間で共有化されてもよい。

少なくともひとつのＢＩＳＴ回路は、キャリブレーション用バスを介してキャリブレーション信号が入力可能であってもよい。試験装置の試験ユニットは、キャリブレーション信号を生成可能に構成されてもよい。制御ユニットは、ＢＩＳＴ回路がキャリブレーション信号を処理した結果発生する試験結果信号を取得し、試験結果信号に応じてＢＩＳＴ回路をキャリブレーションするための第５制御信号を生成してもよい。
この場合、試験装置側で生成したキャリブレーション信号を用いてＢＩＳＴ回路をキャリブレートできる。

本発明の別の態様は、半導体デバイスである。この半導体デバイスは、複数の機能ブロックと、複数のＢＩＳＴ回路と、インタフェース回路と、を備える。複数の機能ブロックは、メインバスを介して信号の入出力を行い、所定の信号処理を実行する。複数のＢＩＳＴ回路は、複数の機能ブロックごとに設けられ、対応する機能ブロックを試験し、試験結果に応じたデジタルの試験結果信号を生成する。インタフェース回路は、メインバスと異なるテスト制御バスを介して、試験装置から出力される制御信号を受信する。インタフェース回路は、（１）制御信号にもとづいて複数のＢＩＳＴ回路を制御するとともに、（２）制御信号により指定された試験結果信号が、テスト制御バスを介して試験装置によって読み出し可能に構成される。

この態様によると、複数のＢＩＳＴ回路のインタフェースを統一化し、ＤＵＴに設けられた複数のＢＩＳＴ回路を試験装置によって統合的に制御でき、また各ＢＩＳＴ回路によって生成される試験結果信号を試験装置から読み出すことができる。

制御信号は、少なくとも、複数のＢＩＳＴ回路のうち、いずれのＢＩＳＴ回路をアクティブとするかを設定する選択信号と、アクティブに設定されたＢＩＳＴ回路に供給すべきテストパターンを含むテストデータ入力信号と、を含んでもよい。選択信号によってアクティブに設定されたＢＩＳＴ回路は、テストデータ入力信号を受け、対応する機能ブロックを試験してもよい。

複数のＢＩＳＴ回路の少なくともひとつは、複数のモードが切り換え可能に構成されてもよい。インタフェース回路は、選択信号に含まれるモードデータに応じて、ＢＩＳＴ回路のモードを設定してもよい。

選択信号によりアクティブに設定されたＢＩＳＴ回路は、制御信号に含まれるスタートストップ信号に応じて、テストを開始し、停止してもよい。

少なくともひとつの機能ブロックが所定の信号処理を実行した状態で、少なくともひとつの機能ブロックに対応するＢＩＳＴ回路は、少なくともひとつの機能ブロックを試験してもよい。

複数のＢＩＳＴ回路のうち、同一の機能を有するＢＩＳＴ回路は、複数の機能ブロックの間で共有化されてもよい。

少なくともひとつのＢＩＳＴ回路は、キャリブレーション用バスを介してキャリブレーション信号が入力可能となっており、当該ＢＩＳＴ回路は、キャリブレーション信号を処理した結果を試験結果信号として出力してもよい。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素などを再構成したものもまた、本発明の態様として有効である。さらに、この課題を解決するための手段の記載は、必ずしも本発明の特徴のすべてを説明するものではなく、したがってこれらに記載されるサブコンビネーションも本発明たり得る。

実施の形態に係るＡＴＥおよびＤＵＴを含む試験システムを示すブロック図である。 テスト制御バスを介して伝送される制御信号のフォーマットを示す図である。 ＢＩＳＩ同期制御ユニットの動作を示すタイムチャートである。 複数の機能ブロックＦＢと複数のＢＩＳＴ回路を含むＤＵＴの具体的な構成例を示すブロック図である。 アナログＢＩＳＴ回路のキャリブレーション機能を備えたＤＵＴの構成を示すブロック図である。 変形例に係るＤＵＴの構成を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図中、様々な処理を行う機能ブロックとして記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他のＬＳＩで構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。

図１は、実施の形態に係る半導体自動試験装置（以下、ＡＴＥと称す）１００およびＤＵＴ２００を含む試験システム３００を示すブロック図である。図１は本発明と関連する部材のみを示しており、電源供給などの発明の本質と関係ない信号線やブロックは省略している。

本実施の形態に係るＡＴＥ１００は、従来にはない特徴を有する実施の形態に係るＤＵＴ２００を前提として構成され、また同様に、実施の形態に係るＤＵＴ２００は、従来にはない特徴を有するＡＴＥ１００を前提として構成される。つまり、本発明は、ＡＴＥ１００およびＤＵＴ２００の双方に従来とは異なる新規のアーキテクチャを実装して、複数のＢＩＳＴ回路を簡易に制御し、また従来のＪＴＡＧでは実現できなかったさまざまな試験方式の実現を図るものである。

はじめにＤＵＴ２００の構成を説明し、続いてＡＴＥ１００の構成を説明する。

ＤＵＴ２００は、複数の機能ブロックＦＢ１〜ＦＢ５、複数のＢＩＳＴ回路ＢＩＳＴ１〜ＢＩＳＴ５、ＢＩＳＩ制御回路２０２、入出力バッファ２０４、入出力バッファ２０８を備える。

複数の機能ブロックＦＢ１〜ＦＢ５および入出力バッファ２０８は、通常動作時（つまりセットに実装された状態）において、デジタルメインバスＢＵＳ１、アナログメインバスＢＵＳ２を介して外部の回路との間で信号の送受信を行い、互いに同期・協調しながら、所定の信号処理を実行する。信号処理の内容は特に限定されるものではなく、任意のＬＳＩがＤＵＴ２００として想定される。

以下では理解の容易を目的とし、ＤＵＴ２００がアナログデジタル混載の集積回路である場合を説明する。ＤＵＴ２００は、デジタルＩ／Ｏ（Input/Output）ポートＰ４に接続されるデジタルメインバスＢＵＳ１を介して、デジタル信号の送受信を行い、アナログＩ／ＯポートＰ５に接続されるアナログメインバスＢＵＳ２を介してアナログ信号の送受信を行う。

デジタルメインバスＢＵＳ１を介して伝送されるデジタル信号は、ＴＴＬ（Transistor Transfer Logic）、ＤＴＬ（Diode-Transistor Logic）、ＥＣＬ（Emitter Coupled Logic）、ＣＭＬ（Current Mode Logic）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）、ＳＳＴＬ（Stub Series Terminated Logic）、ＬＶＤＳ（Low Voltage Differential Signaling）などの従来の標準ロジックＩ／Ｏによる２値デジタル信号である。デジタルメインバスＢＵＳ１を介したデジタル信号は、既存のＡＴＥ１００の入出力ポート（デジタルＩ／ＯポートＰ１）で受け渡しが可能である。

これに対して、アナログメインバスＢＵＳ２を介して伝送されるアナログ信号は、高速Ｉ／Ｆ入出力信号、光信号、多値変調信号（ＡＳＫ、ＦＳＫ、ＰＳＫ）、ＲＦアナログ信号（振幅変調、周波数変調、位相変調）、無線信号であり、単純な２値デジタル信号ではない。アナログ信号が光信号の場合、アナログメインバスＢＵＳ２は光ファイバであるし、ＲＦアナログ信号の場合、所定の特性インピーダンス（５０Ωや７５Ω）を有するケーブルあるいは伝送線路であるし、無線信号の場合には、アナログメインバスＢＵＳ２は空気である。したがって、本明細書におけるアナログメインバスＢＵＳ２は、有線、無線を含む広い概念として把握される。アナログ信号を送受信するために、ＡＴＥ１００はデジタルＩ／ＯポートＰ１とは別にアナログＩ／ＯポートＰ２を備える。デジタルメインバスＢＵＳ１、アナログメインバスＢＵＳ２のバス幅（ビット数）は任意である。

一般的なアナログデジタル混載回路は、大きくデジタルブロック２１４、アナログブロック２１６に分けられる。

以下では理解の容易を目的として、機能ブロックＦＢ１はメモリ回路、ＦＢ２はロジック回路、ＦＢＬ３はＤ／Ａ・Ａ／Ｄ変換回路、ＦＢ４はアナログ回路、ＦＢ５はアナログＩ／Ｏ回路であるとする。入出力バッファ２０８は、デジタルメインバスＢＵＳ１に接続される外部回路との間でデータの入出力を行うためのバッファである。ロジック回路ＦＢ２は、入出力バッファ２０８を介して外部から入力されたデジタル信号を受け、所定の信号処理を行う。メモリ回路ＦＢ１は、ロジック回路ＦＢ２によりアクセス可能となっており、種々のデータを保持する。

つまり入出力バッファ２０８、メモリ回路ＦＢ１、ロジック回路ＦＢ２と、Ｄ／Ａ・Ａ／Ｄ変換器ＦＢ３の一部は、デジタルブロック２１４に属する。

アナログＩ／Ｏ回路ＦＢ５は、アナログメインバスＢＵＳ２を介して接続される外部回路との間でデータの入出力を行う。アナログＩ／Ｏ回路ＦＢ５としては、ＨＤＭＩ(High Definition Multimedia Interface)規格の信号を送受信する高速Ｉ／Ｆ回路、光信号を送受信する光Ｉ／Ｏ回路、多値変調信号を送受信するＩ／Ｏ回路が想定される。あるいは、アナログＩ／Ｏ回路ＦＢ５は、無線信号を受けるアンテナや無線インタフェースなどであってもよい。

アナログ回路ＦＢ４は、ＲＦ送受信回路、直交変復調回路、多値変復調回路、ＦＦＴ（Fast Fourie Transform）回路、IFFT（Inverse FFT）回路、フィルタ、発振器、イコライザ、ミキサ、電源回路、バンドギャップレギュレータなどのうち、ＤＵＴ２００の機能に応じたいくつかの回路を含む。

アナログ回路ＦＢ４、アナログＩ／Ｏ回路ＦＢ５およびＤ／Ａ・Ａ／Ｄ変換器ＦＢ３の一部は、アナログブロック２１６に属する。

Ｄ／Ａ・Ａ／Ｄ変換器ＦＢ３のＤ／Ａ変換器は、ロジック回路ＦＢ２側で生成されたデジタル信号をアナログ信号に変換し、アナログブロックへと供給する。またＤ／Ａ・Ａ／Ｄ変換器ＦＢ３のＡ／Ｄ変換器は、アナログブロック側で生成されたアナログ信号をデジタル信号に変換し、デジタルブロックに供給する。つまりＤ／Ａ・Ａ／Ｄ変換器ＦＢ３は、デジタルブロック２１４とアナログブロック２１６の間のインタフェースとして機能する。

複数のＢＩＳＴ回路ＢＩＳＴ１〜ＢＩＳＴ５は、機能ブロックＦＢ１〜ＦＢ５ごとに設けられる。各ＢＩＳＴ回路は、対応する機能ブロックを試験し、試験結果に応じたデジタルの試験結果信号ＳＲを生成する。「試験結果信号」は、検査対象である機能ブロックＦＢの良否の判定結果でもよいし、試験の過程で得られる中間データであってもよい。

ＢＩＳＴ回路による試験の項目や内容は、機能ブロックＦＢ１〜ＦＢ５の信号処理の内容に応じて定められる。言い換えればＤＵＴ２００の設計者は、各ＢＩＳＴ回路を、対応する機能ブロックの正常な動作を保証し、あるいは故障箇所を発見しうるように設計する。ＢＩＳＴ回路ＢＩＳＴ１、ＢＩＳＴ２およびＢＩＳＴ３の一部は、デジタルＢＩＳＴ群２１０と称され、ＢＩＳＴ回路ＢＩＳＴ３の一部と、ＢＩＳＴ４、ＢＩＳＴ５は、アナログＢＩＳＴ群２１２と称される。

具体的には、ＢＩＳＴ回路ＢＩＳＴ１、ＢＩＳＴ２は、メモリ回路ＦＢ１、ロジック回路ＦＢ２を試験する回路であるから、従来のバウンダリスキャン試験回路として構成してもよい。またＢＩＳＴ回路ＢＩＳＴ１、ＢＩＳＴ２の制御は、ＪＴＡＧ規格に準拠するように設計してもよい。

一方、ＢＩＳＴ回路ＢＩＳＴ３〜ＢＩＳＴ５が試験対象とするＤ／Ａ・Ａ／Ｄ変換器ＦＢ３、アナログ回路ＦＢ４、アナログＩ／Ｏ回路ＦＢ５は、バウンダリスキャン試験は適用できない。つまりＪＴＡＧ規格にもとづく制御では不足が生じることとなり、バウンダリスキャン試験よりも高度な制御を行う必要がある。

詳しくは後述するが、アナログ回路に対するＢＩＳＴ回路は、ミキサ回路、任意波形発生器、あるいはデジタイザなどのいわゆる計測機器を集積化した回路と考えることができる。したがってこの観点から、アナログ回路に対するＢＩＳＴ回路（アナログＢＩＳＴ回路ともいう）は、組み込み測定器（Built-in Instruments）と捉えることができる。

なお入出力バッファ２０８は単なるバッファであり、特にＢＩＳＴによる試験を必要としないため、個別のＢＩＳＴ回路は設けられていない。

ＤＵＴ２００は、メインバスＢＵＳ１、ＢＵＳ２と異なるテスト制御バスＢＵＳ３が接続される試験用Ｉ／ＯポートＰ６を備える。入出力バッファ２０４は、試験用Ｉ／ＯポートＰ６を介して２値デジタル信号を入出力するために設けられる。

インタフェース回路２０２は、ＡＴＥ１００から出力される第１制御信号ＳＣＮＴ１、第２制御信号ＳＣＮＴ２をテスト制御バスＢＵＳ３を介して受信する。インタフェース回路２０２は、第１制御信号ＳＣＮＴ１にもとづいて複数のＢＩＳＴ回路ＢＩＳＴ１〜ＢＩＳＴ５を制御する。またインタフェース回路２０２は、ＢＩＳＴ回路により生成される試験結果信号ＳＲのうち、第２制御信号ＳＣＮＴ２により指定された試験結果信号ＳＲを、テスト制御バスＢＵＳ３を介してＡＴＥ１００側に出力可能に構成される。

インタフェース回路２０２は、従来のメモリＢＩＳＴ、ロジックＢＩＳＴに加えて、アナログＢＩＳＴを統合制御する。インタフェース回路２０２によって、信号の入出力形式や制御コマンドが異なる複数のＢＩＳＴ回路のインタフェースが統一され、ＡＴＥ１００とＤＵＴ２００の間の組み込み測定器の標準的なインタフェース（Built-in Instruments Standard Interface、以下、ＢＩＳＩと略す）が提供される。この観点からインタフェース回路２０２はＢＩＳＩ制御回路とも称される。

ＢＩＳＩ制御回路２０２を設けることにより、ＢＩＳＴ回路とＡＴＥ１００とが連係動作、同期動作して、複数の試験が同時に実行可能な試験環境が提供される。ＢＩＳＩ制御回路２０２の動作については、後述する。

以上がＤＵＴ２００の構成である。続いてＤＵＴ２００を試験するＡＴＥ１００の構成を説明する。

ＡＴＥ１００は、テストプログラム１０、ＢＩＳＩコマンド制御部１２、ファンクション試験ユニット１４、ＲＦ試験ユニット１６、光Ｉ／Ｏ試験ユニット１８、ＤＣ試験ユニット２０、ＢＩＳＩ同期制御ユニット２２を備える。

テストプログラム１０は、予めユーザによってプログラミングされたものであり、試験処理のシーケンスを定義する。ＡＴＥ１００は、テストプログラム１０により規定されるシーケンスに従ってＤＵＴ２００を試験する。

ＡＴＥ１００のデジタルＩ／ＯポートＰ１は、デジタルメインバスＢＵＳ１を介してＤＵＴ２００のデジタルＩ／ＯポートＰ４と接続される。ＡＴＥ１００のアナログＩ／ＯポートＰ２は、アナログメインバスＢＵＳ２を介してＤＵＴ２００のアナログＩ／ＯポートＰ５と接続される。さらにＡＴＥ１００の試験用Ｉ／ＯポートＰ３はテスト制御バスＢＵＳ３を介してＤＵＴ２００の試験用Ｉ／ＯポートＰ６と接続される。

ＡＴＥ１００とＤＵＴ２００は、デジタルメインバスＢＵＳ１を介して、デジタル信号の送受信を行う。つまりＡＴＥ１００はＤＵＴ２００に対してデータを出力し（書き込み）、あるいはＤＵＴ２００からデータを読み出すことができる。

またＡＴＥ１００とＤＵＴ２００は、アナログメインバスＢＵＳ２を介して、アナログ信号の送受信を行う。つまりＡＴＥ１００はＤＵＴ２００に対してアナログ信号を与え、あるいはＤＵＴ２００から出力されるアナログ信号を受ける。

ファンクション試験ユニット１４は、デジタルメインバスＢＵＳ１およびアナログメインバスＢＵＳ２の少なくとも一方を介して、ＤＵＴ２００の機能試験を行う。機能試験としては以下の態様が例示される。

機能試験１． ファンクション試験ユニット１４はデジタルメインバスＢＵＳ１を介して所定のパターンデータを出力し、ＤＵＴ２００のメモリ回路ＦＢ１に書き込む。その後、メモリ回路ＦＢ１から書き込んだデータをデジタルメインバスＢＵＳ１を介して読み出し、その期待値と一致するかを判定する。その結果、メモリ回路ＦＢ１のデータアクセス機能が正常か否かが判定される。

機能試験２． ファンクション試験ユニット１４はデジタルメインバスＢＵＳ１を介して所定のパターンデータを出力し、ロジック回路ＦＢ２に所定の信号処理を実行させる。信号処理の結果得られたデータをデジタルメインバスＢＵＳ１を介して読み出し、期待値と一致するかを判定する。その結果、ロジック回路ＦＢ２が正常に機能するかが判定される。

機能試験３． ファンクション試験ユニット１４はアナログメインバスＢＵＳ２を介して所定のパターンデータを変調して得られるアナログ信号を出力する。メモリ回路ＦＢ１〜アナログＩ／Ｏ回路ＦＢ５によって信号処理が実行される。信号処理の結果は、デジタルメインバスＢＵＳ１を介してデジタル信号としてＡＴＥ１００に出力される場合もあれば、アナログメインバスＢＵＳ２を介してアナログ信号としてＡＴＥ１００に出力される場合もある。ファンクション試験ユニット１４は、ＤＵＴ２００による信号処理の結果を期待値と比較し、ＤＵＴ２００全体が正常に機能するかを判定する。このとき、デジタルメインバスＢＵＳ１を介してロジック回路ＦＢ２の信号処理を制御することも可能である。

ＤＣ試験ユニット２０は、ＤＣ試験を行う。ＤＣ試験は通常、ＤＣ試験ユニット２０とファンクション試験ユニット１４の協調動作により実行される。ファンクション試験ユニット１４によって所定のパターンデータやコマンドを生成し、デジタルメインバスＢＵＳ１を介してロジック回路ＦＢ２に与え、あるいはファンクション試験ユニット１４により所定のパターンデータを変調したアナログ信号を生成し、アナログメインバスＢＵＳ２を介してアナログ回路ＦＢ４に与える。その結果、ロジック回路ＦＢ２は所定の状態に設定され、デジタルＩ／ＯポートＰ４には一定の信号レベル（ハイレベルまたはローレベル）が発生する。ＤＣ試験ユニット２０はその状態においてデジタルＩ／ＯポートＰ４に生ずる直流の信号レベル（電流レベルあるいは電流レベル）を測定し、その良否を判定する。たとえばデジタルＩ／ＯポートＰ４がハイレベルであるべきところ、ＤＣ試験ユニット２０により測定された電位が所定のしきい値レベルＶＨよりも低ければ不良であり、デジタルＩ／ＯポートＰ４がローレベルであるべきところ、ＤＣ試験ユニット２０により測定された電位がしきい値レベルＶＬより高ければ不良である。

あるいは、ＤＵＴ２００に所定パターンを与えた結果、アナログＩ／Ｏ回路ＦＢ５が所定の状態に設定され、アナログＩ／ＯポートＰ５には一定の信号レベルが発生する。ＤＣ試験ユニット２０は、その状態においてアナログＩ／ＯポートＰ５に生ずる直流の信号レベルを測定し、良否を判定する。

またＤＣ試験ユニット２０は、デジタルＩ／ＯポートＰ４やアナログＩ／ＯポートＰ５に所定の電圧を与え、ＤＵＴ２００側に流れ込むＤＣリーク電流を測定し、ＤＵＴ２００の良否を判定する。

なお、図１にはデジタルメインバスＢＵＳ１やアナログメインバスＢＵＳ２は１本のみが示されるが、複数の信号線が設けられる場合、すべての信号線に対する、つまり複数のデジタルＩ／ＯポートＰ４やアナログＩ／ＯポートＰ５に対するＤＣ試験が行われる。

ＲＦ試験ユニット１６は、ＤＵＴ２００がＲＦ信号を処理する場合に設けられる。ＲＦ試験ユニット１６は、ＤＵＴ２００に供給すべきＲＦ信号を生成する機能を有する。またＲＦ試験ユニット１６は、ＤＵＴ２００から出力されるＲＦ信号（アナログ信号）を受け、これを復調してシンボルを抽出したり、アイパターンを測定してその開口率を測定したり、スペクトルを測定し、あるいはコンスタレーションマッピングを行う機能を有する。

またＲＦ試験ユニット１６は上述した機能試験にも併用され、ファンクション試験ユニット１４により生成される所定のパターンデータをＲＦ信号に変換し、アナログメインバスＢＵＳ２を介してＤＵＴ２００に出力する。

光Ｉ／Ｏ試験ユニット１８は、ＤＵＴ２００が光信号を処理する場合に設けられる。光Ｉ／Ｏ試験ユニット１８は、ＤＵＴ２００から出力される光信号（アナログ信号）を受け、復調してシンボルを抽出し、あるいは種々の試験を行う機能を有する。

また光Ｉ／Ｏ試験ユニット１８は上述した機能試験にも併用され、ファンクション試験ユニット１４により生成される所定のパターンデータを用いて光変調し、アナログメインバス（光ケーブル）ＢＵＳ２を介してＤＵＴ２００に出力する。

ＢＩＳＩコマンド制御部１２は、ユーザのテストプログラム１０内の命令に対応して、第１制御信号ＳＣＮＴ１〜第４制御信号ＳＣＮＴ４を生成する。第１制御信号ＳＣＮＴ１は、ＤＵＴ２００内の複数のＢＩＳＴ回路ＢＩＳＴ１〜ＢＩＳＴ５を制御するための信号である。第２制御信号ＳＣＮＴ２は、試験結果信号ＳＲを取得するための信号である。第３制御信号ＳＣＮＴ３は、各ＢＩＳＴ回路に供給すべきテストパターンを含む信号である。第４制御信号ＳＣＮＴ４は、ＢＩＳＴ回路による試験の開始、停止を指示するスタートストップ信号ＳＴＡＲＴ／ＳＴＯＰである。
これらの制御信号ＳＣＮＴ〜ＳＣＮＴ４（以下、単に制御信号ＳＣＮＴと総称する）は、後述するＢＩＳＩ同期制御ユニット２２によりリタイミングされ、テスト制御バスＢＵＳ３を介してＢＩＳＩ制御回路２０２に出力される。

制御信号ＳＣＮＴのフォーマットとテスト制御バスＢＵＳ３の関係を説明する。図２は、テスト制御バスを介して伝送される制御信号ＳＣＮＴのフォーマットを示す図である。テスト制御バスＢＵＳ３は、テストデータ入力ラインＤＡＴＡ−ＩＮ、テストデータ出力ラインＤＡＴＡ−ＯＵＴ、クロックラインＣＬＯＣＫ、ＢＩＳＴ選択ラインＢＩＳＴ−ＳＥＬ、スタートストップラインＳＴＡＲＴ／ＳＴＯＰ、オプション拡張ラインＯｐｔｉｏｎ−１〜Ｏｐｔｉｏｎ−Ｎを含む。制御信号ＳＣＮＴ１〜ＳＣＮＴ４は、これらの信号ラインを介して伝送される。

複数のＢＩＳＴ回路ＢＩＳＴ１〜ＢＩＳＴ５のうち、試験動作を実行すべきＢＩＳＴ回路を指定するためのＢＩＳＴ選択信号ＢＩＳＴ−ＳＥＬは、ＢＩＳＴ選択ラインＢＩＳＴ−ＳＥＬを介して送信される。ＢＩＳＴ選択信号ＢＩＳＴ−ＳＥＬは、上述の第１制御信号ＳＣＮＴ１の一部である。

ＢＩＳＴ選択信号ＢＩＳＴ−ＳＥＬは、ＢＩＳＴアドレスＡＤＲＳ＿ＢとモードデータＭＤを含む。ＢＩＳＴアドレスＡＤＲＳ＿Ｂは、ＢＩＳＴ回路ごとに割り当てられている。各ＢＩＳＴ回路が、単に動作の有無のみが切り換え可能である場合、モードデータＭＤは、動作を指示する１（アサート）または動作停止を指示する０（ネゲート）の２値をとる１ビットのデータとなる。

ＢＩＳＩコマンド制御部１２は、複数のＢＩＳＴ回路ＢＩＳＴ１〜ＢＩＳＴ５それぞれのＢＩＳＴアドレスＡＤＲＳ＿Ｂに対してモードデータＭＤを書き込む。たとえば、第１、第２ＢＩＳＴ回路ＢＩＳＴ１、ＢＩＳＴ２をアクティブとし、それ以外のＢＩＳＴ回路ＢＩＳＴ３〜ＢＩＳＴ５を非アクティブとする場合、第１ＢＩＳＴ回路ＢＩＳＴ１のＢＩＳＴアドレスと第２ＢＩＳＴ回路ＢＩＳＴ２のＢＩＳＴアドレスに、値が１のモードデータＭＤを書き込み、その他のＢＩＳＴ回路ＢＩＳＴ３〜ＢＩＳＴ５のＢＩＳＴアドレスには、値が０のモードデータＭＤを書き込む。

もし、各ＢＩＳＴ回路が、複数の試験項目を実行可能であったり、動作モードが切り換え可能である場合、モードデータは、それらの切り換えにも利用される。このとき、モードデータのビット幅も切り換え可能なモードの個数に応じて規定される。たとえば、アナログＢＩＳＴ回路ＢＩＳＴ３〜ＢＩＳＴ５がそれぞれ、第１から第３の３つのモードで動作可能な場合、各モードデータのビット幅は２ビットとなる。つまり、モードデータは、非アクティブを示す（００）と、第１モード〜第３モードそれぞれに対応する（０１）、（１０）、（１１）のいずれかの値をとる。なおモードの個数はＢＩＳＴ回路ごとに異なってもよい。

たとえば第３ＢＩＳＴ回路ＢＩＳＴ３のＢＩＳＴアドレスにモードデータ（１０）を、第４ＢＩＳＴ回路ＢＩＳＴ４のＢＩＳＴアドレスにモードデータ（０１）を、その他のＢＩＳＴ回路のＢＩＳＴアドレスにモードデータ（００）を書き込んだ場合、第３ＢＩＳＴ回路ＢＩＳＴ３が第２モードに、第４ＢＩＳＴ回路ＢＩＳＴ４が第１モードに設定され、その他のＢＩＳＴ回路が非アクティブとなる。

テストデータ出力ラインＤＡＴＡ−ＯＵＴは、ＢＩＳＴの結果得られたデータをＤＵＴ２００からＡＴＥ１００に転送するために利用される。試験結果信号ＳＲを取得するための第２制御信号ＳＣＮＴ２がテストデータ出力ラインＤＡＴＡ−ＯＵＴを介してＡＴＥ１００からＤＵＴ２００に送信される。そうすると、テストデータ出力ラインＤＡＴＡ−ＯＵＴを介して、ＤＵＴ２００からＡＴＥ１００に試験結果信号ＳＲが転送される。

図２において、第２制御信号ＳＣＮＴ２はアドレスデータＡＤＲＳ＿Ｒとして示される。ＡＴＥ１００はＤＵＴ２００に対して、アドレスデータＡＤＲＳ＿Ｒを用いてＤＵＴ２００側に設けられたメモリやレジスタのアドレスを指定する。その結果、指定されたアドレスに格納された試験結果信号ＳＲが、読み出しデータＲＤとしてＡＴＥ１００に転送される。

各ＢＩＳＴ回路に供給すべきテストパターンを含む第３制御信号ＳＣＮＴ３は、テストデータ入力ラインＤＡＴＡ−ＩＮを介してＡＴＥ１００からＤＵＴ２００に供給される。第３制御信号ＳＣＮＴ３は、テストパターンの送信先のＢＩＳＴ回路を示すアドレスデータＡＤＲＳ＿Ｗと、ＢＩＳＴ回路に供給すべきテストパターンである書き込みデータＷＤと、を含む。

テストデータ入力ラインＤＡＴＡ−ＩＮおよびテストデータ出力ラインＤＡＴＡ−ＯＵＴを介したデータ伝送は、Ｉ^２Ｃバスのように双方向伝送可能な単一のラインで実装されてもよいし、別個の２本のラインで実装されてもよい。

テストデータ入力ラインＤＡＴＡ−ＩＮ、テストデータ出力ラインＤＡＴＡ−ＯＵＴ、ＢＩＳＴ選択ラインＢＩＳＴ−ＳＥＬを介したデータ伝送の同期用のクロックは、クロックラインＣＬＯＣＫを介して伝送される。

ＢＩＳＴの開始タイミング、停止タイミングを指示する第４制御信号ＳＣＮＴ４（スタートストップ信号ともいう）は、スタートストップ信号ラインＳＴＡＲＴ／ＳＴＯＰを介して伝送される。スタートストップ信号ＳＴＡＲＴ／ＳＴＯＰがアサートされるとアクティブに設定されたＢＩＳＴ回路によるＢＩＳＴが開始し、ネゲートされるとＢＩＳＴが停止する。

オプション拡張ラインＯｐｔｉｏｎ−１〜Ｏｐｔｉｏｎ−Ｎは、各ＢＩＳＴ回路固有の制御を行うために利用される。オプション拡張ラインは、入力ポートとしてアナログＢＩＳＴ回路に必要とされる高度で複雑な制御信号の転送に用いてもよいし、あるいは出力ポートとしてＤＵＴ２００からＡＴＥ１００への多ビットのデータ転送に用いてもよい。

図３は、ＢＩＳＩ同期制御ユニット２２の動作を示すタイムチャートである。一般的なＡＴＥ１００は、ＤＵＴ２００の動作周波数をクロック（テストレート）ごとにリアルタイムで制御可能に構成される。たとえばＤＵＴ２００は、ある期間は通常の動作クロックで、ある期間は通常の２倍の動作クロック（デュアルレート）で、ある期間は通常の１／２の動作クロック（ハーフレート）で動作する。したがってデジタルメインバスＢＵＳ１を介してＤＵＴ２００との間で送受信されるデータの周期もまた、テストプログラム１０によって自由にリアルタイムで変更が可能である。

かかる状況において、ＢＩＳＩ同期制御ユニット２２は、テスト制御バスＢＵＳ３を介して転送されるデータを、テストサイクルと同期させる。図３のＤＡＴＡ−ＩＮは、ＢＩＳＩコマンド制御部１２により生成されるデータであり、所定のクロック信号ＣＬＯＣＫと同期している。ＢＩＳＩ同期制御ユニット２２は、クロックＣＬＯＣＫと同期したテストデータ入力信号ＤＡＴＡ−ＩＮを受け、これをテストサイクルＣＹＣ＿ＴＥＳＴと同期させる。同期されたテストデータ入力信号ＤＡＴＡ−ＩＮ＿ＳＹＮＣは、テスト制御バスＢＵＳ３を介してＤＵＴ２００に供給される。

以上がＡＴＥ１００の全体構成である。

図４は、複数の機能ブロックＦＢと複数のＢＩＳＴ回路を含むＤＵＴ２００の具体的な構成例を示すブロック図である。図４のＤＵＴ２００はスーパーへテロダイン方式の受信回路である。

ＤＵＴ２００は、メモリ回路３０、ベースバンド回路３２、Ａ／Ｄ変換器３４、ＬＰＦ（Low-Pass Filter）３６、ミキサ３８、局部発振器４０、イメージ除去フィルタ４２、ＬＮＡ（Low Noise Amplifier）４４、ＢＰＦ(Band-Pass Filter)４６と、それらを試験するためのメモリＢＩＳＴ回路５０、ロジックＢＩＳＴ回路５２、アナログＢＩＳＴ回路５４、５６、５８、６０、６２、６４を含む。

アナログＩ／ＯポートＰ５には、入力ＲＦ信号ＲＦｉｎが入力される。ＢＰＦ４６はＲＦ信号（ＲＦｉｎ）をキャリア周波数を中心としてフィルタリングする。ＬＮＡ４４はフィルタリングされたＲＦ信号ＲＦ１を増幅しＲＦ信号ＲＦ２を生成する。イメージ除去フィルタ４２は、後段のダウンコンバージョンによってイメージ混信が発生しないように、イメージ周波数を減衰させ、ＲＦ信号ＲＦ３を生成する。局部発振器４０はＲＦ周波数（キャリア周波数）と同じローカル周波数で発振する。ミキサ３８はイメージ除去フィルタ４２の出力ＲＦ３をローカル信号ＬＯとミキシングし、ダウンコンバージョンを行う。入力ＲＦ信号ＲＦｉｎが直交変調されている場合、ミキサ３８からアナログベースバンド信号の同相成分ＢＢ＿Ｉと直交成分ＢＢ＿Ｑが出力される。アナログベースバンド信号ＢＢは、ＬＰＦ３６によってフィルタリングされ、Ａ／Ｄ変換器３４によりデジタル値に変換される。Ａ／Ｄ変換器３４の出力はベースバンド回路３２に入力され、復調処理がなされる。

図４のメモリ回路３０およびベースバンド回路３２はそれぞれ、図１のメモリ回路ＦＢ１、ロジック回路ＦＢ２に対応する。また図４のＡ／Ｄ変換器３４は、図１のＤ／Ａ・Ａ／Ｄ変換器ＦＢ３に対応する。図４のＬＰＦ３６、ミキサ３８、局部発振器４０、イメージ除去フィルタ４２、ＬＮＡ４４、ＢＰＦ４６はそれぞれ、図１のアナログ回路ＦＢ４に対応する。

メモリＢＩＳＴ回路５０は、メモリ回路３０を試験するためのＢＩＳＴ回路であり、ロジックＢＩＳＴ回路５２は、ベースバンド回路３２を試験するためのＢＩＳＴ回路である。メモリＢＩＳＴ回路５０およびロジックＢＩＳＴ回路５２は、たとえばバウンダリスキャン試験を実行する。

アナログＢＩＳＴ回路５４、５６、５８、６０、６２、６４は、図１のアナログＢＩＳＴ群２１２に対応する。

アナログＢＩＳＴ回路５４は、任意波形発生器であり、Ａ／Ｄ変換器３４の入力端子に、アナログ波形を供給する。アナログＢＩＳＴ回路５４がアクティブとなると、Ａ／Ｄ変換器３４がアナログ波形をデジタル値に変換する。ベースバンド回路３２は、そのデジタル値に対して所定の信号処理を施し、Ａ／Ｄ変換器３４が正常に動作しているかを判定する。あるいはベースバンド回路３２は信号処理を行わずにデジタルＩ／ＯポートＰ４からデジタル値をＡＴＥ１００（不図示）に出力し、良否判定をＡＴＥ１００にゆだねてもよい。

アナログＢＩＳＴ回路５６、５８、６０、６２、６４によるＢＩＳＴは、アナログＩ／ＯポートＰ５にＲＦ信号を与えた状態で実行される。

アナログＢＩＳＴ回路６４はＢＰＦ４６を試験するために設けられる。アナログＢＩＳＴ回路６４は、たとえばスペクトラムアナライザとＡ／Ｄ変換器を含む。アナログＢＩＳＴ回路６４による試験を行う際には、ＡＴＥ１００（不図示）は、アナログＩ／ＯポートＰ５に所定のＲＦ信号を与える。アナログＢＩＳＴ回路６４のスペクトラムアナライザはＢＰＦ４６によってフィルタリングされたＲＦ信号ＲＦ１の帯域ごとの強度をデジタル値に変換する。こうして得られたスペクトルデータを期待値と比較して、アナログＢＩＳＴ回路６４はＢＰＦ４６の良否を判定する。あるいはスペクトルデータは、インタフェース回路２０２によりテストデータ出力信号ＤＡＴＡ−ＯＵＴとして出力される。

アナログＢＩＳＴ回路６２はＬＮＡ４４を試験するために設けられ、たとえばデジタイザである。アナログＢＩＳＴ回路６２はアナログＩ／ＯポートＰ５にＲＦ信号を与えた状態で、ＬＮＡ４４から出力されるＲＦ信号ＲＦ２をデジタイジングし、ＲＦ信号ＲＦ２の振幅レベルを測定する。振幅レベルはテストデータ出力信号ＤＡＴＡ−ＯＵＴとしてＡＴＥ１００に出力され、ＡＴＥ１００は波形レベルにもとづいて、ＬＮＡ４４が設計通りに動作するかを判定する。

アナログＢＩＳＴ回路６０およびアナログＢＩＳＴ回路５８はそれぞれ、イメージ除去フィルタ４２、局部発振器４０を試験するために設けられ、その構成、動作はアナログＢＩＳＴ回路６４と同様である。したがってこれらのアナログＢＩＳＴ回路６０、５８、６４を単一の回路として構成し、上述のモードに応じて測定対象のアナログ回路を切り換えてもよい。

アナログＢＩＳＴ回路５６は、ＬＰＦ３６を試験するために設けられ、その構成、動作はアナログＢＩＳＴ回路６２と同様である。アナログＢＩＳＴ回路５６、６２も単一の回路として構成してもよい。

アナログＢＩＳＴ回路は、本質的には測定器であるが、対応する機能ブロックを試験できればよいため、簡易に構成することができる。たとえばスペクトラムアナライザを例にとると、汎用のスペクトラムアナライザには、高い周波数分解能（数ｋＨｚ〜）と、広い周波数帯域（ＤＣから数ＧＨｚ）が必要とされるが、アナログＢＩＳＴ回路では、ＤＵＴ２００に入力される周波数帯域を中心として所定の範囲が測定できればよく、対応するアナログ回路の正常動作が確認できればよいため、分解能も低くて構わない。たとえばＲＦ信号のバンド幅をΔｆと書くとき、周波数分解能はΔｆ／ｎ（ｎは１０、もしくはそれ以下の実数）で構わない。

またデジタイザやＡ／Ｄ変換器、Ｄ／Ａ変換器も、対応する機能ブロックを検証するのに必要十分な精度で設計すればよい。

ＢＩＳＴ回路は、ＤＵＴ２００の実動作時には不要な回路であるため、大いにシュリンクされるべきである。しかしながら、ＤＵＴ２００の各アナログ回路ブロックを正確に試験するためには、キャリブレーションが必要となる場合もある。特に微細化プロセスによって実現された測定回路を高確度、高精度に機能させようとする場合、プロセスばらつきや温度変動に対する誤差要因を補償するためのキャリブレーション機能が必須となろう。

以下、ＤＵＴ２００のアナログＢＩＳＴ回路のキャリブレーション機構について説明する。図５は、アナログＢＩＳＴ回路のキャリブレーション機能を備えたＤＵＴ２００の構成を示すブロック図である。上述したように、図５のＤＵＴ２００は、単一のアナログＢＩＳＴ回路５８が、複数のアナログ回路４０、４２、４６によって共有されている。

ＤＵＴ２００にはキャリブレーションポートＰ７が設けられており、キャリブレーション用バスＢＵＳ４を介してＡＴＥ１００の試験ユニット（図５ではＲＦ試験ユニット１６である）からのキャリブレーション信号ＣＡＬが入力される。なおキャリブレーション用バスＢＵＳ４とアナログメインバスＢＵＳ２は共有されてもよい。

複数のアナログ回路４０、４２、４６とアナログＢＩＳＴ回路５８の間には、スイッチマトリクス７０が設けられる。スイッチマトリクス７０の複数の入力端子は、各アナログ回路４０、４２、４６の出力端子およびキャリブレーションポートＰ７と接続される。スイッチマトリクス７０の出力端子はアナログＢＩＳＴ回路５８と接続される。

スイッチマトリクス７０の状態は、上述のＢＩＳＴ選択信号ＢＩＳＴ−ＳＥＬのモードデータＭＤに応じて制御される。

以上の構成によれば、既知のキャリブレーション信号ＣＡＬをスイッチマトリクス７０を介してアナログＢＩＳＴ回路５８に入力することができる。アナログＢＩＳＴ回路５８からは、キャリブレーション信号ＣＡＬに応じた測定データＤ１０が出力される。測定データＤ１０は、ＢＩＳＩ制御回路２０２を介してＡＴＥ１００へと出力される。ＡＴＥ１００は、キャリブレーション信号ＣＡＬと測定データＤ１０の関係に応じて、アナログＢＩＳＴ回路５８をキャリブレーションする。キャリブレーションはテストプログラム１０に応じて動作するプロセッサ（ＣＰＵ）によって実行してもよいし、いずれかの試験ユニットが実行してもよい。アナログＢＩＳＴ回路５８をキャリブレーションするためのキャリブレーション制御信号Ｄ１２は、テストデータ入力信号ＤＡＴＡ−ＩＮとして、ＡＴＥ１００からＤＵＴ２００に出力される。アナログＢＩＳＴ回路５８は、キャリブレーション制御信号Ｄ１２によってキャリブレーションされる。

たとえばアナログＢＩＳＴ回路５８がスペクトラムアナライザ機能を有する場合、ＲＦ試験ユニット１６は、既知の周波数成分を有するＲＦ信号をキャリブレーション信号ＣＡＬとしてキャリブレーションポートＰ７に与える。アナログＢＩＳＴ回路５８による測定スペクトラムが、キャリブレーション信号ＣＡＬの周波数成分と一致しない場合、キャリブレーション制御信号Ｄ１２によりアナログＢＩＳＴ回路５８がキャリブレーションされる。

最後に、実施の形態に係るＡＴＥ１００およびＤＵＴ２００により実現可能な、いくつかの試験の具体例について説明する。以下では、デジタルのＢＩＳＴ回路（ＢＩＳＴ１、ＢＩＳＴ２）は、メモリ回路ＦＢ１、ロジック回路ＦＢ２のバウンダリスキャン試験を行い、第３ＢＩＳＴ回路ＢＩＳＴ３によるＤ／Ａ・Ａ／Ｄ変換器ＦＢ３の試験は、３つのモードが切り換え可能との前提で説明をする。

試験例１．
第１ＢＩＳＴ回路ＢＩＳＴ１によってメモリ回路ＦＢ１のバウンダリスキャン試験を行う場合、はじめにＢＩＳＴ選択信号ＢＩＳＴ−ＳＥＬによって第１ＢＩＳＴ回路ＢＩＳＴ１のみがアクティブに設定される。つまり、ＢＩＳＩコマンド制御部１２は、第１ＢＩＳＴ回路ＢＩＳＴのＢＩＳＴアドレスに１を書き込み、その他のＢＩＳＴアドレスには０を書き込むようにＢＩＳＴ選択信号ＢＩＳＴ−ＳＥＬを生成する。

続いてＢＩＳＩコマンド制御部１２は、スタートストップ信号ＳＴＡＲＴ／ＳＴＯＰをアサートする。これを受けてＢＩＳＴ回路ＢＩＳＴ１に内蔵されるパターン発生器（疑似ランダムパターン発生器）が所定のテストパターンの発生を開始する。このテストパターンは、メモリ回路ＦＢ１内に形成されるフリップフロップやラッチのデイジーチェインを経由する。ＢＩＳＴ回路ＢＩＳＴ１は、デイジーチェインの入力パターンと出力パターンを比較し、一致・不一致を判定する。その結果、メモリ回路ＦＢ１の良否が判定され、判定結果を示すデータがＤＵＴ２００内の記憶領域（メモリやレジスタ）の所定のアドレスに格納される。

続いてＢＩＳＩコマンド制御部１２は、テストデータ出力信号ＤＡＴＡ−ＯＵＴによって、判定結果を示すデータを格納するアドレスを指定し、判定結果を示すデータを読み出す。

試験例２．
第１ＢＩＳＴ回路ＢＩＳＴ１は、別のモード（第２モード）でも動作可能である。第２モードではＤＵＴ２００に内蔵されるパターン発生器を使用する代わりに、ＡＴＥ１００に内蔵されるパターン発生器を使用して所定のパターンを生成し、テストデータ入力信号ＤＡＴＡ−ＩＮとしてＡＴＥ１００に与えてもよい。

この場合、まずＢＩＳＴ選択信号ＢＩＳＴ−ＳＥＬによって第１ＢＩＳＴ回路ＢＩＳＴ１が第２モードに設定される。そしてスタートストップ信号ＳＴＡＲＴ／ＳＴＯＰをアサートし、テストデータ入力信号ＤＡＴＡ−ＩＮによって所定のパターンを、テスト制御バスＢＵＳ３を介して第１ＢＩＳＴ回路ＢＩＳＴ１に供給する。このテストパターンは、メモリ回路ＦＢ１内のデイジーチェインを経由し、ＤＵＴ２００内の記憶領域（メモリやレジスタ）の所定のアドレスに格納される。

続いてＢＩＳＩコマンド制御部１２は、テストデータ出力信号ＤＡＴＡ−ＯＵＴによって所定のアドレスを指定し、データを読み出す。デイジーチェインを経由したテストパターンが、テスト制御バスＢＵＳ３を介してテストデータ出力信号ＤＡＴＡ−ＯＵＴとしてＡＴＥ１００に戻される。ＡＴＥ１００はＤＵＴ２００に供給したテストパターンと、戻ってきたテストパターンを比較し、ＤＵＴ２００の良否を判定する。

ロジック回路ＦＢ２についても、試験例１、試験例２と同様の試験が第２ＢＩＳＴ回路により実現できる。

試験例３．
第３ＢＩＳＴ回路ＢＩＳＴ３は、あるモード（第１、第２モード）において、Ｄ／Ａ変換器とＡ／Ｄ変換器を直列に接続して試験する。このモードではＤ／Ａ変換器の入力にデジタル信号Ｄ１を与えると、アナログ信号Ａ１に変換され、アナログ信号Ａ１がＡ／Ｄ変換器によってデジタル信号Ｄ２に再変換される。

第１モードでは、デジタル値Ｄ１はＤＵＴ２００に内蔵されるパターン発生器により生成される。第３ＢＩＳＴ回路ＢＩＳＴ３は、デジタル値Ｄ１とＤ２を比較し、比較結果を示すデータを、テストデータ出力信号ＤＡＴＡ−ＯＵＴとしてＡＴＥ１００に出力する。

第２モードにおいて、Ｄ／Ａ変換器に入力するデジタル値Ｄ１は、上述のテストデータ入力信号ＤＡＴＡ−ＩＮによってＡＴＥ１００から供給される。Ａ／Ｄ変換器から出力されるデジタル値Ｄ２は、テストデータ出力信号ＤＡＴＡ−ＯＵＴとしてＡＴＥ１００に戻される。ＡＴＥ１００は、ＤＵＴ２００に供給したテストパターンと、戻ってきたテストパターンを比較し、ＤＵＴ２００の良否を判定する。

第３モードでは、Ａ／Ｄ変換器とＤ／Ａ変換器が切り離される。図４に示すようにアナログＢＩＳＴ回路ＢＩＳＴ３として任意波形発生器が実装され、Ａ／Ｄ変換器の入力に任意波形発生器からの既知のアナログ波形が与えられる。Ａ／Ｄ変換器により生成されるデジタル信号は、アナログＢＩＳＴ回路ＢＩＳＴ３自身によって、あるいはＡＴＥ１００によって期待値と比較され、Ａ／Ｄ変換器が試験される。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

図６は、変形例に係るＤＵＴ２００の構成を示すブロック図である。図１のＤＵＴ２００は、複数のＢＩＳＴ回路ＢＩＳＴ１〜ＢＩＳＴ５がＢＩＳＩ制御回路２０２に対してツリー状に接続される構成を有している。これに対して変形例では、複数のＢＩＳＴ回路ＢＩＳＴ１〜ＢＩＳＴ５およびＢＩＳＩ制御回路２０２は、リングバスを介して接続されてもよい。

本発明は、半導体デバイスの試験装置に利用できる。

Claims (22)

1. 半導体デバイスの試験装置であって、
   前記半導体デバイスは、
   メインバスを介して信号の入出力を行い、所定の信号処理を実行する複数の機能ブロックと、
   前記複数の機能ブロックごとに設けられ、対応する機能ブロックを試験し、試験結果に応じたデジタルの試験結果信号を生成する複数のＢＩＳＴ（Built-In Self Test）回路と、
   前記メインバスと異なるテスト制御バスを介して前記試験装置と接続され、前記試験装置から出力される制御信号を受信し、前記制御信号にもとづいて前記複数のＢＩＳＴ回路を制御するとともに、前記制御信号により指定された前記試験結果信号が、前記テスト制御バスを介して前記試験装置によって読み出し可能に構成されるインタフェース回路と、
   有するものであり、
   前記試験装置は、
   前記メインバスを介して前記半導体デバイスと信号の送受信を行い、少なくともひとつの前記機能ブロックに前記所定の信号処理を実行させる試験ユニットと、
   前記半導体デバイス内の前記複数のＢＩＳＴ回路を個別に制御するための第１制御信号と、前記ＢＩＳＴ回路により生成される前記試験結果信号を前記半導体デバイス内のインタフェース回路から読み出すための第２制御信号と、を生成する制御ユニットと、
   前記制御ユニットにより生成される前記第１、第２制御信号を受け、前記試験ユニットのテストレートと同期して、前記テスト制御バスを介して前記半導体デバイスに供給する同期制御ユニットと、
   を備え、
   前記試験ユニットが前記半導体デバイスと信号の送受信を行い、前記少なくともひとつの機能ブロックが前記所定の信号処理を実行した状態で、前記制御ユニットは、前記少なくともひとつの機能ブロックに対応する前記ＢＩＳＴ回路をアクティブとして、前記少なくともひとつの機能ブロックを試験させることを特徴とする試験装置。
2. 前記制御ユニットにより生成される前記第１制御信号は、少なくとも、
   前記複数のＢＩＳＴ回路のうち、いずれのＢＩＳＴ回路をアクティブとするかを設定する選択信号を含むことを特徴とする請求項１に記載の試験装置。
3. 前記複数のＢＩＳＴ回路の少なくともひとつは、複数のモードが切り換え可能に構成され、
   前記選択信号は、モードを設定するモードデータを含むことを特徴とする請求項２に記載の試験装置。
4. 前記制御ユニットはさらに、各ＢＩＳＴ回路に供給すべきテストパターンを含む第３制御信号を生成し、前記テスト制御バスを介して前記半導体デバイスに供給することを特徴とする請求項１から３のいずれかに記載の試験装置。
5. 前記制御ユニットはさらに、前記ＢＩＳＴ回路による試験の開始、停止を指示する第４制御信号を生成し、前記テスト制御バスを介して前記半導体デバイスに供給することを特徴とする請求項１から３のいずれかに記載の試験装置。
6. 前記制御ユニットは、前記複数のＢＩＳＴ回路のうち、少なくともひとつに固有の制御を行うために利用されるオプション信号を生成し、
   前記テスト制御バスは、前記オプション信号を伝送するための、前記第１、第２制御信号とは別の信号線を含むことを特徴とする請求項１から３のいずれかに記載の試験装置。
7. 前記複数のＢＩＳＴ回路のうち、同一の機能を有するＢＩＳＴ回路は、複数の機能ブロックの間で共有化されることを特徴とする請求項１から３のいずれかに記載の試験装置。
8. 少なくともひとつの前記ＢＩＳＴ回路は、キャリブレーション用バスを介してキャリブレーション信号が入力可能となっており、
   前記試験装置の前記試験ユニットは、前記キャリブレーション信号を生成可能に構成され、
   前記制御ユニットは、前記ＢＩＳＴ回路が前記キャリブレーション信号を処理した結果発生する前記試験結果信号を取得し、前記試験結果信号に応じて前記ＢＩＳＴ回路をキャリブレーションするための第５制御信号を生成することを特徴とする請求項１から３のいずれかに記載の試験装置。
9. 半導体デバイスの試験装置であって、
   前記半導体デバイスは、
   メインバスを介して信号の入出力を行い、所定の信号処理を実行する複数の機能ブロックと、
   前記複数の機能ブロックごとに設けられ、対応する機能ブロックを試験し、試験結果に応じたデジタルの試験結果信号を生成する複数のＢＩＳＴ（Built-In Self Test）回路と、
   前記メインバスと異なるテスト制御バスを介して前記試験装置と接続され、前記試験装置から出力される制御信号を受信し、前記制御信号にもとづいて前記複数のＢＩＳＴ回路を制御するとともに、前記制御信号により指定された前記試験結果信号が、前記テスト制御バスを介して前記試験装置によって読み出し可能に構成されるインタフェース回路と、
   有するものであり、
   前記試験装置は、
   前記メインバスを介して前記半導体デバイスと信号の送受信を行い、少なくともひとつの前記機能ブロックに前記所定の信号処理を実行させる試験ユニットと、
   前記半導体デバイス内の前記複数のＢＩＳＴ回路を個別に制御するための第１制御信号と、前記ＢＩＳＴ回路により生成される前記試験結果信号を前記半導体デバイス内のインタフェース回路から読み出すための第２制御信号と、を生成し、前記テスト制御バスを介して前記半導体デバイスに供給する制御ユニットと、
   を備え、
   少なくともひとつの前記ＢＩＳＴ回路は、キャリブレーション用バスを介してキャリブレーション信号が入力可能となっており、
   前記試験装置の前記試験ユニットは、前記キャリブレーション信号を生成可能に構成され、
   前記制御ユニットは、前記ＢＩＳＴ回路が前記キャリブレーション信号を処理した結果発生する前記試験結果信号を取得し、前記試験結果信号に応じて前記ＢＩＳＴ回路をキャリブレーションするための第５制御信号を生成することを特徴とする試験装置。
10. 前記制御ユニットにより生成される前記第１制御信号は、少なくとも、
    前記複数のＢＩＳＴ回路のうち、いずれのＢＩＳＴ回路をアクティブとするかを設定する選択信号を含むことを特徴とする請求項９に記載の試験装置。
11. 前記複数のＢＩＳＴ回路の少なくともひとつは、複数のモードが切り換え可能に構成され、
    前記選択信号は、モードを設定するモードデータを含むことを特徴とする請求項１０に記載の試験装置。
12. 前記制御ユニットはさらに、各ＢＩＳＴ回路に供給すべきテストパターンを含む第３制御信号を生成し、前記テスト制御バスを介して前記半導体デバイスに供給することを特徴とする請求項９から１１のいずれかに記載の試験装置。
13. 前記制御ユニットはさらに、前記ＢＩＳＴ回路による試験の開始、停止を指示する第４制御信号を生成し、前記テスト制御バスを介して前記半導体デバイスに供給することを特徴とする請求項９から１１のいずれかに記載の試験装置。
14. 前記制御ユニットは、前記複数のＢＩＳＴ回路のうち、少なくともひとつに固有の制御を行うために利用されるオプション信号を生成し、
    前記テスト制御バスは、前記オプション信号を伝送するための、前記第１、第２制御信号とは別の信号線を含むことを特徴とする請求項９から１１のいずれかに記載の試験装置。
15. 前記試験ユニットが前記半導体デバイスと信号の送受信を行い、前記少なくともひとつの機能ブロックが前記所定の信号処理を実行した状態で、前記制御ユニットは、前記少なくともひとつの機能ブロックに対応する前記ＢＩＳＴ回路をアクティブとして、前記少なくともひとつの機能ブロックを試験させることを特徴とする請求項１０に記載の試験装置。
16. 前記複数のＢＩＳＴ回路のうち、同一の機能を有するＢＩＳＴ回路は、複数の機能ブロックの間で共有化されることを特徴とする請求項９から１１のいずれかに記載の試験装置。
17. メインバスを介して信号の入出力を行い、所定の信号処理を実行する複数の機能ブロックと、
    前記複数の機能ブロックごとに設けられ、対応する機能ブロックを試験し、試験結果に応じたデジタルの試験結果信号を生成する複数のＢＩＳＴ（Built-In Self Test）回路と、
    前記メインバスと異なるテスト制御バスを介して、試験装置から出力される制御信号を受信し、前記制御信号にもとづいて前記複数のＢＩＳＴ回路を制御するとともに、前記制御信号により指定された前記試験結果信号が、前記テスト制御バスを介して前記試験装置によって読み出し可能に構成されるインタフェース回路と、
    を備え、
    少なくともひとつの前記ＢＩＳＴ回路は、キャリブレーション用バスを介してキャリブレーション信号が入力可能となっており、当該ＢＩＳＴ回路は、前記キャリブレーション信号を処理した結果を前記試験結果信号として出力することを特徴とする半導体デバイス。
18. 前記制御信号は、少なくとも、
    前記複数のＢＩＳＴ回路のうち、いずれのＢＩＳＴ回路をアクティブとするかを設定する選択信号と、
    アクティブに設定された前記ＢＩＳＴ回路に供給すべきテストパターンを含むテストデータ入力信号と、
    を含み、
    前記選択信号によってアクティブに設定された前記ＢＩＳＴ回路は、前記テストデータ入力信号を受け、対応する前記機能ブロックを試験することを特徴とする請求項１７に記載の半導体デバイス。
19. 前記複数のＢＩＳＴ回路の少なくともひとつは、複数のモードが切り換え可能に構成され、前記インタフェース回路は、前記選択信号に含まれるモードデータに応じて、前記ＢＩＳＴ回路のモードを設定することを特徴とする請求項１８に記載の半導体デバイス。
20. 前記選択信号によりアクティブに設定されたＢＩＳＴ回路は、前記制御信号に含まれるスタートストップ信号に応じて、テストを開始し、停止することを特徴とする請求項１８に記載の半導体デバイス。
21. 少なくともひとつの機能ブロックが前記所定の信号処理を実行した状態で、前記少なくともひとつの機能ブロックに対応する前記ＢＩＳＴ回路は、前記少なくともひとつの機能ブロックを試験することを特徴とする請求項１７に記載の半導体デバイス。
22. 前記複数のＢＩＳＴ回路のうち、同一の機能を有するＢＩＳＴ回路は、複数の機能ブロックの間で共有化されることを特徴とする請求項１７に記載の半導体デバイス。

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