KR101181557B1 - 내장 장치 표준 인터페이스를 사용한 테스트 장비 및 반도체 장치 - Google Patents

내장 장치 표준 인터페이스를 사용한 테스트 장비 및 반도체 장치 Download PDF

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토시유키 오카야스
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가부시키가이샤 어드밴티스트
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Abstract

인터페이스 회로는 주요 버스들과는 다른 테스트 제어 버스(BUS3)를 통해 ATE에 연결되고, 상기 ATE로부터 출력된 제어 신호를 수신하고, 상기 제어 신호에 따라 다수의 BIST 회로들을 제어한다. 또한, DUT는, 제어 신호에 의해 지정된 테스트 결과 신호가 테스트 제어 버스를 통해 ATE에 의해 판독될 수 있도록 구성된다. BISI 동기 제어 유닛은 DUT에 포함된 다수의 BIST 회로들을 개별적으로 제어하는 제 1 제어 신호, 및 BIST 회로에 의해 발생된 테스트 결과 신호를 판독하는 제 2 제어 신호를 발생시키고, 이러한 신호들을 테스트 제어 버스를 통해 DUT에 공급한다.

Description

내장 장치 표준 인터페이스를 사용한 테스트 장비 및 반도체 장치{TEST EQUIPMENT AND SEMICONDUCTOR DEVICE USING BUILT-IN INSTRUMENTS STANDARD INTERFACE}
본 발명은 반도체 장치에 대한 테스트 기술에 관한 것이다.
반도체 장치를 낮은 비용으로 테스트하기 위해서, BIST(Built-In Self Test) 회로가 사용된다. 이로써, 사용된 BIST 회로는, 높은 비용의 반도체 자동 테스트 장비(이하에서는 "ATE" 라 지칭)를 포함함 없이, 테스트 중인 장치(이하에서는 "DUT"라 지칭)로/로부터 정의된 입력/출력 신호를 저속으로 기입 및 판독함으로써, 결함부들 및 품질 체크의 해결을 제공한다. 특히, 메모리 회로들 및 논리 회로들에 대한 BIST들에 대해서, 많은 실질적인 결과 및 조사 결과가 쌓일 수 있다. 상기와 같은 회로들에 대한 BIST들은 생산 테스트들에서 실행되어 왔다. 표준 IEEE1149.1는 1990 년에 JTAG(Joint Test Action Group)에 의해 정식화되었다. 이 표준은 바운더리 스캔 테스트(boundary scan test)에 대한 방법 및 바운더리 스캔 테스트에 필요한 입력/출력 신호들을 통합한다. JTAG 표준(간단하게 "JTAG"로도 지칭)은 5-비트 입력/출력 신호들, 즉, 테스트 데이터 입력(TDI), 테스트 데이터 출력(TDO), 테스트 클럭(TCK), 테스트 모드 선택(TMS), 내장형 회로의 형태로 DUT에 포함된 BIST 회로를 접근시키기 위해 사용된 테스트 리셋(TRST)(선택)을 사용하는 사양을 제공하고, 이로 인해 바운더리 스캔 테스트를 제공하게 된다.
많은 경우들에 있어서, 메모리 또는 논리 회로용 BIST에서 실행된 바운더리 스캔 테스트는, 회로 바운더리에서 제공된 다수의 플립-플롭들(flip-flops) 또는 래치들(latches)이 데이터를 기입 및 판독하기 위해 데이지 체인(daisy chain)의 형태로 직렬로 연결되는 방법이다. 특히, 직렬 데이터는 테스트 데이터 입력 포트롤 통해 저속으로 입력되고, 바운더리의 플립-플롭 또는 래치에 의해 유지된 데이터는 DUT의 주어진 상태에서 직렬로 판독되고, 이로써 판독된 데이터는 기대 값과 비교된다. 따라서, 단지 바운더리 스캔 테스트만 실행되는 경우에서, 5-비트 병렬 I/O 포트를 가진 소형 장치 또는 전자 연산기(컴퓨터)는 JTAG 신호들에 대한 자원으로서 충분하다.
그러나, 많은 경우들에서, DUT의 품질을 확보하기 위해서는 BIST 테스트와 더불어 DC 테스트 및 입력 누출 테스트를 실행하는 것이 필요하다. 어떠한 테스트 시스템도, ATE의 단계들 모두에 걸쳐 포함함 없이는 제안되지 않아 왔다. 따라서, DC 테스트 등을 실행하는 ATE의 일부 입력/출력 포트들은 DUT의 JTAG 포트들("테스트 액세스 포트들(TAP)"로도 지칭됨)에 할당된다. 상기와 같은 장치로, BIST 테스트 및 DC 테스트 모두는 단일 ATE를 사용하여 실행된다. 일반적으로, 고속으로 입력/출력 신호를 가능케 하는 ATE 장치들은 신호 입력/출력 속도에 따라 비용이 많이 들게 되고, 테스트 비용도 증가하게 된다. 따라서, 장치들이 단지 기본 품질 보증만으로 운반되는 경우에서, 낮은 비용의 ATE는 저속 신호만을 발생시키는데 충분하다. 현재, BIST-최적의 BIST 테스터들 등은 이용할 수 있다.
BIST의 유효성은 논리 회로들 및 메모리 회로들에 대해 충분하게 입증되어 왔다. 따라서, 아날로그 회로를 테스트하는 기능을 포함하고 디지털-아날로그 혼합 LSI(Large Scale Integration)에 대한 집적형 BIST을 제공하기 위해, BIST의 사용을 넓히려는 노력을 해왔다. 일종의 아날로그 회로 블럭인 고속 I/F 회로를 테스트하는 BIST 방법의 테스트인 루프백 테스트(loopback test)에 대한 많은 조사 결과가 이미 있다. 루프백 테스트는 생산 테스트들에서 실행되어 왔다. 또한, 조만간 디지털 블럭과 아날로그 블럭, 예를 들면 A/D 컨버터, D/A 컨버터 등 사이의 인터페이스 회로용 BIST, 및 무선 통신 LSI의 프론트-엔드(front-end) 또는 백-엔드(back-end)용 BIST는 실제 사용에 적용될 것이다.
상기와 같은 상황에 대해, 머지않아, 메모리 회로들, 논리 회로들, 아날로그 회로들, A/D 컨버터들, D/A 컨버터들, 고속 I/F 회로들이 모놀리식 방식으로(monolithically) 장착되는 단일 DUT, 예를 들면 SoC(System On a Chip) 또는 SiP(System in a Package)를 위한 다수의 종류의 BIST들을 제공할 수 있을 것이다. 반도체 처리의 개선된 마이크로제조는 BIST 회로에 대한 증가된 회로 영역(오버헤드)이 무시되도록 한다. 이는 BIST에 의해 제공된 테스트 사항들이 증가되도록 한다. 따라서, 보다 많은 BIST 회로들이 장착될 것이다. 또한, BIST의 이점은 외부 포트를 통해 관측될 수 없는 DUT의 내부 회로 상태를 체크하는 기능을 포함한다. 이는 다수의 기능들을 완전하게 포함하는 SoC 장치들에 대해서 결점 분석(defect analysis) 및 수율 향상에 대한 매우 효과적인 정보를 제공한다.
상기와 같은 환경에서, 다수의 BIST 기능들을 가진 DUT들의 검사 결과, 발명자들은 다음 문제점들을 인식하게 되었다.
1. 서로에 무관한 각각의 제어 사양에 따라서 다수의 BIST들이 있는 경우에서, BIST 회로들 사이의 제어 명령들과 기대 값 비교 절차의 차이점들이 있어서, DUT에 의해 제공된 BIST들에 대한 ATE의 복잡한 제어 동작이 발생되게 된다. 이는 증가된 테스트 시간 및 여분의 테스트 자원을 만들어낸다.
2. BIST 회로들이 서로 함께 연결되거나 동기화되는 동작을 실행하는 경우에서, 동시에 각각의 BIST 회로를 액세스하기 위한 ATE가 필요하다. 상기와 같은 장치는 BIST 회로들의 증분에서 독립적인 외부 액세스 포트들(TAP들)을 필요로 한다. 이는 정상 모드에서 실행되는 DUT의 기능 및 동작에 할당될 수 있는 포트들의 수를 감소시킨다.
3. 조만간, 서로 함께 연결되거나 동기화된 다수의 BIST들 및 정상 테스트(ATE가 DUT의 정상 입력/출력 포트들에 액세스하는 테스트)를 제공하는 것이 필요할 수 있다. 현재 방법은 BIST들 및 정상 테스트의 결합을 지지하지 않고, 즉 상기와 같은 테스트는 실행될 수 없다.
본 발명은 상기와 같은 상황들에 대해서 고안되어 왔다. 따라서, 본 발명의 일반적인 목적은 다수의 BIST 회로들을 완전하게 제어하는 방법을 제공하는 것에 있다.
본 발명의 실시예는 반도체 장치용 테스트 장치에 관한 것이다. 테스트 중인 장치(DUT)인 반도체 장치는 다수의 기능 블럭들, 다수의 BIST 회로들 및 인터페이스 회로를 포함한다. 상기 다수의 기능 블럭들 입력/출력은 주요 버스를 통해 신호를 전송하고, 소정의 신호 프로세싱을 실행한다. 상기 다수의 BIST 회로들은 기능 블럭들의 증분에 제공되고, BIST 회로들 각각은 해당 기능 블럭을 테스트하고, 그리고 테스트 결과에 따라 디지털 신호의 형태로 테스트 결과 신호를 발생시킨다. 상기 인터페이스 회로는 상기 주요 버스와는 다른 테스트 제어 버스를 통해 테스트 장치에 연결되고, 상기 테스트 장치로부터 출력된 제어 신호를 수신한다. 상기 인터페이스 회로는, (1) 상기 인터페이스 회로가 상기 제어 신호에 따라 다수의 BIST 회로들을 제어하도록, 그리고 (2) 상기 제어 신호에 따라 지정된 테스트 결과 신호가 상기 테스트 장치에 의해 테스트 제어 버스를 통해 판독될 수 있도록 구성된다. 상기 테스트 장치는 테스트 유닛 및 제어 유닛을 포함한다. 상기 테스트 유닛은 상기 주요 버스를 통해 상기 반도체 장치로/로부터 신호들을 송신/수신하고, 상기 기능 블럭들 중 적어도 하나가 소정의 신호 프로세싱을 실행하도록 지시한다. 상기 제어 유닛은 상기 반도체 장치 내에 포함된 다수의 BIST 회로들을 개별적으로 제어하는 제 1 제어 신호, 및 상기 반도체 장치 내에 포함된 인터페이스 회로로부터 상기 BIST 회로에 의해 발생된 테스트 결과 신호를 판독하는 제 2 제어 신호를 발생시키고, 상기 테스트 제어 버스를 통해 상기 반도체 장치로 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 공급한다.
상기와 같은 실시예로, 집적화된 인터페이스는 다수의 BIST 회로들에 제공되고, 이로 인해, DUT에 포함된 BIST 회로들은 제어된다. 또한, 상기와 같은 장치는 BIST 회로 각각에 의해 발생된 테스트 결과 신호가 얻어지도록 한다. "테스트 결과 신호"는 테스트도는 기능 블럭이 정상적으로 동작하는 여부의 판별 결과일 수 있다. 또한, "테스트 결과 신호"는 테스트의 중간 단계에서 얻어지는 중간 데이터일 수 있다. 또한, 본원에서 사용되는 바와 같이, "송신/수신"은 데이터 송신 또는 데이터 수신을 적어도 나타낸다.
상기 제어 유닛에 의해 발생된 제 1 제어 신호는 상기 다수의 BIST 회로들 사이로부터 활성 상태로 설정되도록 상기 BIST 회로를 지시하는 선택 신호를 적어도 포함할 수 있다.
상기 다수의 BIST 회로들 중 적어도 하나는 다수의 모드들 사이에서 스위칭될 수 있도록 구성될 수 있다. 상기 선택 신호는 상기 모드를 설정하는 모드 데이터를 포함할 수 있다.
상기 제어 유닛은 각각의 BIST 회로에 공급되는 테스트 패턴을 포함하는 제 3 제어 신호를 더 발생시킬 수 있고, 상기 제 3 제어 신호를 상기 테스트 제어 버스를 통해 상기 반도체 장치에 공급할 수 있다.
상기와 같은 장치로, 상기 테스트 장치에 의해 발생된 테스트 패턴은 기능 블럭에 공급되고, 상기 테스트 패턴을 처리함으로써 얻어진 결과는 획득될 수 있다.
또한, 상기 제어 유닛은, 상기 BIST 회로가 테스트를 시작 또는 정지하도록 지시하는 제 4 제어 신호를 더 발생시킬 수 있고, 상기 제 4 제어 신호를 상기 테스트 제어 버스를 통해 상기 반도체 장치로 공급할 수 있다.
상기 제어 유닛은, 상기 다수의 BIST 회로들 중 적어도 하나에 관한 고유 제어 동작을 실행하기 위해 사용된 선택 신호를 발생시킬 수 있다. 상기 테스트 제어 버스는 상기 제 1 제어 신호 및 상기 제 2 제어 신호와는 다른 선택 신호를 전송하는 또 따른 신호 라인을 포함할 수 있다.
상기와 같은 장치로, 상기 선택 신호가 제공된다. 이로써, DUT(200)의 설계자들은 다중-비트 전송을 실행하기 위해 요청받는 BIST 회로에 선택 신호를 할당할 수 있다.
상기 테스트 유닛이 상기 반도체 장치로/로부터 신호들을 송신/수신하고, 상기 기능 블럭들 중 적어도 하나가 상기 소정의 신호 프로세싱을 실행하는 상태에서, 상기 제어 유닛은 상기 기능 블럭에 대응하는 BIST 회로를 활성 상태로 설정함으로써, 상기 기능 블럭을 테스트할 수 있다.
상기와 같은 장치는 상기 주요 버스를 통해 송신/수신된 신호를 사용하여, BIST(built-in self test)가 실행되도록 한다.
상기 테스트 장치는 상기 제어 유닛에 의해 발생된 제어 신호를 수신하고 상기 테스트 유닛에 의해 제공된 테스트 비율(test rate)과 동기화된 제어 신호를 출력하는 동기 제어 유닛을 더 포함할 수 있다.
상기와 같은 장치로, 상기 제어 신호는 테스트 비율과 동기화되도록 DUT로 공급된다. 이로써, 상기와 같은 장치는 BIST(built-in self test)가 테스트 비율과 동기화되게 실행되도록 하면서, 실시간 방식으로 테스트 비율을 변화시킨다.
상기 다수의 BIST 회로들 중 동일한 기능을 가진 BIST 회로는 다수의 기능 블럭들에 의해 공유된다.
상기 BIST 회로들 중 적어도 하나는 측정 신호가 측정 버스를 통해 입력되도록 할 수 있다. 상기 테스트 장치의 테스트 유닛은 측정 신호를 발생시킬 수 있도록 구성될 수 있다. 상기 제어 유닛은 상기 BIST 회로에 의해 실행된 측정 신호 프로세싱의 결과로서 발생된 테스트 결과 신호를 얻을 수 있고, 상기 테스트 결과 신호에 따라서 상기 BIST 회로를 측정하는 제 5 제어 신호를 발생시킬 수 있다.
상기와 같은 장치로, 상기 BIST 회로는 상기 테스트 장치 측에 의해 발생된 측정 신호를 사용하여 측정될 수 있다.
본 발명의 또 다른 실시예는 반도체 장치에 관한 것이다. 상기 반도체 장치는 다수의 기능 블럭들, 다수의 BIST 회로들, 및 인터페이스 회로를 포함한다. 상기 다수의 기능 블럭들은 주요 버스를 통해 입력/출력의 신호를 실행하고, 소정의 신호 프로세싱을 실행한다. 상기 다수의 BIST 회로들은 다수의 기능 블럭들의 증분에 제공된다. 각각의 BIST 회로들은 해당 기능 블럭을 테스트하고, 그리고 테스트 결과에 따라 디지털 신호의 형태로 테스트 결과 신호를 발생시킨다. 상기 인터페이스 회로는 상기 주요 버스와는 다른 테스트 제어 버스를 통해 테스트 장치로부터 출력된 제어 신호를 수신한다. 상기 인터페이스 회로는, (1) 상기 다수의 BIST 회로들이 제어 신호에 따라 제어되도록, 그리고 (2) 상기 제어 신호에 따라 지정된 테스트 결과 신호가 상기 테스트 장치에 의해 테스트 제어 버스를 통해 판독될 수 있도록 구성된다.
상기와 같은 실시예로, 집적화된 인터페이스는 상기 다수의 BIST 회로들에 제공되어, DUT에 포함된 다수의 BIST 회로들은 상기 테스트 장치에 의해 완전하게 제어된다. 또한, 상기와 같은 실시예는 상기 테스트 장치가 각각의 BIST 회로에 의해 발생된 테스트 결과 신호를 판독하도록 한다.
상기 제어 신호는, 상기 다수의 BIST 회로들이 활성 상태로 설정되도록 지시하는 선택 신호, 및 상기 활성 상태로 설정된 BIST 회로에 공급되는 테스트 패턴을 포함하는 테스트 데이터 입력 신호를 적어도 포함할 수 있다. 상기 선택 신호에 따라 활성 상태로 설정된 BIST 회로는 테스트 데이터 입력 신호를 수신할 수 있고, 해당 기능 블럭을 테스트할 수 있다.
상기 다수의 BIST 회로들 중 적어도 하나는 다수의 모드들 사이에서 스위칭될 수 있도록 구성될 수 있다. 상기 인터페이스 회로는 상기 선택 신호에 포함된 모드 데이터에 따라 BIST 회로의 모드를 설정할 수 있다.
상기 선택 신호에 따라 활성 상태로 설정되는 BIST 회로는 상기 제어 신호에 포함된 시작/정지 신호에 따라 테스트를 시작 또는 정지할 수 있다.
적어도 하나의 기능 블럭이 상기 소정의 신호 프로세싱을 실행하는 상태에서, 상기 기능 블럭에 대응하는 BIST 회로는 상기 기능 블럭을 테스트할 수 있다.
상기 다수의 BIST 회로들 중 동일한 기능을 가진 BIST 회로는 다수의 기능 블럭들에 의해 공유될 수 있다.
상기 BIST 회로들 중 적어도 하나는 측정 신호가 측정 버스를 통해 입력되도록 할 수 있다. 상기 BIST 회로는 상기 테스트 결과 신호로서 측정 신호를 처리함으로써 얻어진 결과를 출력할 수 있다.
상술된 구조적인 구성요소들 등의 임의의 조합 또는 재배열이 효과적이고, 본 실시예에 의해 포함된다는 것을 주목해야 한다.
게다가, 본 발명의 이러한 요약은 필요한 모든 특징을 반드시 기술할 필요는 없어서, 본 발명은 기술된 이러한 특징들의 하위-조합으로도 이루어질 수 있다.
이제 실시예들은 제한되지 않고 예시적인 것을 의미하는 첨부된 도면과 관련하여 단지 예로서 기술될 것이고, 동일한 소자들은 여러 도면에서 동일한 번호로 매겨지고, 상기 도면에서:
도 1은 실시예에 따른 ATE 및 DUT를 포함한 테스트 시스템을 도시하는 블럭도;
도 2는 테스트 제어 버스를 통해 전송된 제어 신호의 포맷을 도시하는 다이어그램;
도 3은 BISI 동기 제어 유닛의 동작을 도시하는 시간 차트;
도 4는 다수의 기능 블럭들(FB) 및 다수의 BIST 회로들을 포함하는 DUT의 특정 구성 예를 도시한 블럭도;
도 5는 아날로그 BIST 회로에 대해 보정 기능을 가진 DUT의 구성을 도시한 블럭도; 및
도 6은 변형에 따른 DUT의 구성을 도시한 블럭도이다.
이제 본 발명은, 본 발명의 권리 범위를 한정하지 않고 본 발명을 예시적으로 나타내는 바람직한 실시예들에 기초하여 기술될 것이다. 실시예들에 기술된 특징 및 조합 모두는 본 발명에 있어 반드시 필요한 것은 아니다.
다양한 프로세싱을 제공하는 기능 블럭들의 형태의 도면에서 도시된 이러한 구성요소들은 하드웨어 수단, 예를 들면, CPU, 메모리, 및 다른 LSI들의 작동에 의해, 또는 소프트웨어 수단, 예를 들면, 메모리에 로딩되는 프로그램의 작동에 의해 실현될 수 있다. 이에 따라서, 상기와 같은 기능 블럭들은 하드웨어 구성요소들만에 의해, 소프트웨어 구성요소들만에 의해, 또는 이들의 다양한 조합들에 의해 실현될 수 있고, 이 기술 분야의 당업자에 의해 손쉽게 고안될 수 있다. 즉, 각각의 기능 블럭은 하드웨어 구성요소들만 또는 소프트웨어 구성요소들만 한정되지 않는다.
도 1은 실시예에 따라서 반도체 자동 테스트 장비(이하에서 "ATE"라 언급함)(100) 및 DUT(200)를 포함하는 테스트 시스템(300)을 도시하는 블럭도이다. 도 1은 본 발명에 관련된 구성요소들만 도시하고, 본 발명과 본질적으로 관련되지 않은 신호 라인들 및 블럭들, 예를 들면 전원 공급부 등은 생략된다.
본 실시예에 따른 ATE(100)는 실시예에 따른 새로운 특징을 가진 DUT(200)에 기초하여 구성된다. 동일한 방식으로, 본 실시예에 따른 DUT(200)는 새로운 특징을 가진 ATE(100)에 기초하여 구성된다. 즉, 본 발명은 ATE(100) 및 DUT(200)을 제공하고, 상기 ATE(100) 및 DUT(200) 각각은 다수의 BIST 회로들이 간단한 방식으로 제어되도록 하는 종래의 구성도와는 다른 새로운 구성도를 가진다. 또한, 상기와 같은 배열은, 종래의 JTAG에 의해 구비될 수 없는 다양한 테스트 방법들을 제공한다.
우선, DUT(200)의 구성에 대해 설명될 것이다. 이 후에, ATE(100)에 대해 설명될 것이다.
DUT(200)는 다수의 기능 블럭들(FB1 내지 FB5), 다수의 BIST 회로들(BIST1 내지 BIST5), BISI 제어 회로(202), I/O 버퍼(204), 및 I/O 버퍼(208)를 포함한다.
다수의 기능 블럭들(FB1 내지 FB5) 및 I/O 버퍼(208)는 정상 동작 모드(즉, 이들이 설정된 것으로 장착되는 상태)에서 디지털 주요 버스(BUS1) 및 아날로그 입력/출력 포트를 통하여 외부 회로에/로부터 신호를 송신/수신하고, 서로 동기화되고 연동되는 소정의 신호 프로세싱을 실행한다. 신호 프로세싱의 내용은 특별하게 한정된 것은 아니다. 원하는 LSI는 DUT(200)로 가정될 수 있다.
이해의 도모를 용이하게 하기 위해, DUT(200)가 아날로그-디지털 혼합 집적 회로인 배열에 대해 이하에서 설명을 할 것이다. DUT(200)는 디지털 I/O(입력/출력) 포트(P4)에 연결된 디지털 주요 버스(BUS1)를 통해 디지털 신호를 송신/수신하고, 아날로그 I/O 포트(P5)에 연결된 아날로그 입력/출력 신호 경로를 통해 아날로그 신호를 송신/수신한다.
디지털 주요 버스(BUS 1)를 통해 전송된 디지털 신호들은 종래의 논리 I/O, 예를 들면, TTL(Transistor Transfer Logic), DTL(Diode-Transistor Logic), ECL(Emitter Coupled Logic), CML(Current Mode Logic), CMOS(Complementary Metal Oxide Semiconductor), SSTL(Stub Series Terminated Logic), LVDS(Low Voltage Differential Signaling) 등에 의해 제공된 이진 디지털 신호들이다. 디지털 주요 버스(BUS1)를 통한 디지털 신호 입력/출력은 존재하는 ATE(100)의 입력/출력 포트(디지털 I/O 포트(P1))를 통해 송신/수신될 수 있다.
또한, 아날로그 입력/출력 포트를 통해 전송된 아날로그 신호들의 예는 고속 I/F 입력/출력 신호, 광학 신호, 다중 레벨 변조 신호(ASK, FSK, PSK), RF 아날로그 신호(진폭 변조, 주파수 변조, 위상 변조), 무선 신호를 포함하는데, 이들 신호는 간단한 이진 디지털 신호가 아니다. 아날로그 신호가 광학 신호인 경우에서, 광학 섬유는 아날로그 입력/출력 포트로서 사용된다. RF 아날로그 신호가 입력/출력인 경우에서, 소정의 특성 임피던스(50 ohm 또는 75 ohm)를 가진 케이블 또는 전송 라인은 아날로그 입력/출력 포트로서 사용된다. 무선 신호가 입력/출력인 경우에서, 대기는 아날로그 입력/출력 포트로서 사용된다. 따라서, 본 명세서에서 사용된 용어 "아날로그 입력/출력 포트"는 유선 아날로그 입력/출력 포트 및 무선 아날로그 입력/출력 포트 모두를 포함하는 폭넓은 개념을 보여준다. 아날로그 신호들을 송신/수신하기 위해서, ATE(100)는 디지털 I/O 포트(P1)와는 다른, 또 다른 아날로그 I/O 포트(P2)를 포함한다. 디지털 주요 버스(BUS1)는 원하는 버스 폭(비트 수)을 가질 수 있다. 또한, 아날로그 입력/출력 포트는 원하는 수의 포트를 가질 수 있다.
일반적으로, 아날로그-디지털 혼합 회로는 디지털 블럭(214) 및 아날로그 블럭(216)으로 대략적으로 분류된다.
이해의 도모를 용이하게 하기 위해서, 기능 블럭(FB1)이 메모리 회로이고, FB2가 논리 회로이고, FB3가 D/A-A/D 컨버터 회로이고, FB4가 아날로그 회로이고, 그리고 FB5가 아날로그 I/O 회로인 배열에 대해 이하에서 설명될 것이다. I/O 버퍼(208)는, 디지털 주요 버스(BUS1)에 연결된 외부 회로로부터/에 데이터가 입력/출력되도록 하는 버퍼이다. 논리 회로(FB2)는 I/O 버퍼(208)를 통하여 외부 소스로부터 입력된 디지털 신호를 수신하고, 소정의 신호 프로세싱을 실행한다. 메모리 회로(FB1)는 논리 회로(FB2)를 통해 액세스될 수 있고, 다양한 종류의 데이터를 유지시킬 수 있다.
즉, I/O 버퍼(208), 메모리 회로(FB1), 논리 회로(FB2), 및 D/A-A/D 컨버터(FB3)의 일부는 디지털 블럭(214)에 속한다.
아날로그 I/O 회로(FB5)는 아날로그 입력/출력 포트를 통해 연결된 외부 회로로부터/로 데이터를 입력/출력한다. FB5에 대해 고려된 아날로그 I/O 회로들의 예들은 HDMI(High Definition Multimedia Interface) 표준에 의해 규정된 바와 같은 신호를 송신/수신하는 고속 I/F 회로, 광학 신호들을 송신/수신하는 광학 I/O 회로; 다중 레벨 변조 신호들을 송신/수신하는 I/O 회로 등을 포함한다. 대안적으로, 아날로그 I/O 회로(FB5)는 무선 신호를 수신하는 안테나 또는 무선 인터페이스일 수 있다.
아날로그 회로(FB4)는, RF 송신/수신 회로, 직교 변조/복조 회로, 다중 레벨 변조/복조 회로, FFT(Fast Fourier Transform) 회로, IFFT(Inverse FFT) 회로, 필터, 발진기, 이퀄라이저, 믹서, 전원 공급 회로, 대역 갭 조절기 등 사이에서부터 DUT(200)의 기능에 따라 선택된 여려 회로들을 포함한다.
아날로그 회로(FB4), 아날로그 I/O 회로(FB5) 및 D/A-A/D 컨버터(FB3)의 일부는 아날로그 블럭(216)에 속한다.
D/A-A/D 컨버터(FB3)에 포함된 D/A 컨버터는 논리 회로(FB2) 측에 의해 발생된 디지털 신호를 아날로그 신호로 전환시키고, 이로써, 전환된 아날로그 신호를 아날로그 블럭으로 공급한다. 또한, D/A-A/D 컨버터(FB3)에 포함된 A/D 컨버터는 아날로그 블럭 측에 의해 발생된 아날로그 신호를 디지털 신호로 전환시키고, 이로써, 전환된 디지털 신호를 디지털 블럭으로 공급한다. 즉, D/A-A/D 컨버터(FB3)는 디지털 블럭(214)과 아날로그 블럭(216) 사이의 인터페이스로서의 기능을 제공한다.
다수의 BIST 회로들(BIST1 내지 BIST5)은 각각의 기능 블럭들(FB1 내지 FB5)에 구비된다. 각각의 BIST 회로는 해당 기능 블럭을 테스트하고, 테스트 결과들에 기초하여 디지털 신호의 형태로 테스트 결과 신호(SR)를 발생시킨다. "테스트 결과 신호"는 테스트 대상인 기능 블럭(FB)이 정상이거나 결함이 있는 여부의 판별 결과에 기초하거나, 또는 테스트의 중간 단계에서 얻어진 중간 데이터에 기초하여 발생될 수 있다.
BIST 회로에 의해 제공된 테스트의 사항 및 내용은 기능 블럭들(FB1 내지 FB5)에 의해 실행된 신호 프로세싱의 내용에 기초하여 판별된다. 다른 말로 하면, DUT(200)의 설계자는, 해당 기능 블럭의 정상 동작을 확보하기 위해, 또는 결함이 있는 부분이 검출되도록 하기 위해, 각각의 BIST 회로를 설계한다. BIST 회로들의 일부, 즉, BIST1, BIST2, 및 BIST3의 일부는 "디지털 BIST 그룹(210)"으로 언급될 것이다. BIST 회로들의 다른 부분, 즉, BIST3의 다른 부분, BIST4, 및 BIST5는 "아날로그 BIST 그룹(212)"으로 언급될 것이다.
특별하게, BIST 회로들(BIST1 및 BIST2)은 메모리 회로(FB1) 및 논리 회로(FB2) 각각을 테스트하는 회로들이다. 따라서, 상기와 같은 BIST 회로는 종래의 바운더리 스캔 테스트 회로의 형태로 구성될 수 있다. 또한, BIST1 및 BIST2의 제어 동작은 JTAG 표준에 따라 설계될 수 있다. 그러나, JTAG 표준이 사용되는 경우에서, 테스트는 실제 동작 상태에서 또는 실제 동작 속도에서 기능 블럭들(FB1 및 FB2)에 대해 실행될 수 없다. 따라서, 설계자는 JTAG 표준을 포함하지 않고, 테스트가 실제 동작 상태에서, 그리고 실제 동작 속도에서 실행되도록 하는 사용자 자신의 BIST 회로를 설계할 수 있다.
그 반면, 바운더리 스캔 테스트는 D/A-A/D 컨버터(FB3), 아날로그 회로(FB4) 및 아날로그 I/O 회로(FB5)에 적용될 수 없다. 즉, JTAG 표준에 따른 제어 동작은 상기와 같은 회로들에 대해 불충분하다. 상기와 같은 회로는 바운더리 스캔 테스트와 비교해 보면, 보다 더 진보된 제어 동작들을 필요로 한다.
아날로그 회로를 위한 BIST 회로는 소위 계측 장치들이라 불리는 장치들, 예를 들면, 이하에서 설명될 믹서 회로, 임의 파형 발생기, 디지타이저(digitizer) 등을 집적화시킴으로써 형성된 회로로서 간주될 수 있다. 따라서, 이 시점에서 보면, 아날로그 회로를 위한 BIST 회로("아날로그 BIST 회로"로도 지칭")는 내장형 계측 장치로서 간주될 수 있다(내장형 장치들). 동일한 방식으로, 디지털 BIST 회로는 디지털 도메인(digital domain)에 포함된 계측 장치 블럭으로서 간주될 수 있다.
BIST가 테스트 대상으로서 I/O 버퍼(208)에 구비될 수 있다는 것을 주목해야 한다. 예를 들면, 테스트는 기능 블럭(FB2)에 속한 논리 회로의 일부로서 I/O 버퍼(208)로 이루어질 수 있다. 또한, I/O 버퍼에 대한 전용 BIST는 기능 블럭(FB0)으로서 제공될 수 있다.
DUT(200)는, 주요 버스(BUS1) 및 아날로그 I/O 포트와는 다르고 테스트 제어 버스(BUS3)에 연결된 테스트 I/O 포트(P6)를 포함한다. I/O 버퍼(204)는 이진 디지털 신호가 테스트 I/O 포트(P6)를 통해 입력 및 출력되도록 하기 위해 구비된다.
테스트 제어 버스(BUS3)를 통해, 인터페이스 회로(202)는 ATE(100)로부터 출력된 제 1 제어 신호(SCNT1) 및 제 2 제어 신호(SCNT2)를 수신한다. 인터페이스 회로(202)는 제 1 제어 신호(SCNT1)에 따라서 다수의 BIST 회로들(BIST1 내지 BIST5)을 제어한다. 또한, 인터페이스 회로(202)는, 인터페이스 회로(202)가 BIST 회로들에 의해 발생된 테스트 결과 신호들(SR) 사이에서부터 테스트 제어 버스(BUS3)를 통하여 ATE(100) 측으로, 제어 신호(SCNT2)에 의해 지정된 테스트 결과 신호(SR)를 출력하도록 구성된다.
인터페이스 회로(202)는 종래의 메모리(BIST) 및 논리(BIST)와 더불어 아날로그(BIST)를 전체적으로 제어한다. 인터페이스 회로(202)는 서로와는 다른 각각의 신호 입력/출력 포맷들 및 제어 명령 세트들을 가진 다수의 BIST 회로들에 집적화된 인터페이스를 제공한다. 이는 ATE(100)와 DUT(200) 사이에서 표준 인터페이스를 내장형 계측 장치들(이하에서 약어 "BISI"로 불리는 Built-in Instruments Standard Interface)에 제공한다. 이 시점에서 보면, 인터페이스 회로(200)는 "BISI 제어 회로"로서도 언급될 수 있다.
이로써, 사용된 BISI 제어 회로(202)는, 동시에 서로 연동하고 동기화되는 다수의 테스트들을 BIST 회로들 및 ATE(100)이 실행되도록 하는 테스트 환경을 제공한다. BISI 제어 회로(202)의 동작에 대해서는 나중에 설명할 것이다.
상기에서는 DUT(200)의 구성도를 보여준다. 다음으로, DUT(200)를 테스트하는 ATE(100)의 구성에 대해 설명할 것이다.
ATE(100)는 테스트 프로그램(10), BISI 명령 제어 유닛(12), 기능 테스트 유닛(14), RF 테스트 유닛(16), 광학 I/O 테스트 유닛(18), DC 테스트 유닛(20) 및 BISI 동기 제어 유닛(22)을 포함한다.
테스트 프로그램(10)은 사용자에 의해 사전에 프로그램되고, 테스트 프로세싱의 시퀀스를 정의한다. ATE(100)는 테스트 프로그램(10)에 의해 정의된 시퀀스에 따라서 DUT(200)를 테스트한다.
ATE(100)의 아날로그 I/O 포트(P1)는 DUT(200)의 디지털 I/O 포트(P4)에 연결된다. ATE(100)의 아날로그 I/O 포트(P2)는 DUT(200)의 아날로그 I/O 포트(P5)에 연결된다. 또한, ATE(100)의 테스트 I/O 포트(P3)는 테스트 제어 버스(BUS3)를 통하여 DUT(200)의 테스트 I/O 포트(P6)에 연결된다.
ATE(100) 및 DUT(200)는 디지털 주요 버스(BUS1)를 통해 디지털 신호들의 송신/수신을 실행한다. 즉, ATE(100)는 DUT(200)로 데이터를 출력(기입)할 수 있고, DUT(200)로부터 데이터를 판독할 수 있다.
또한, ATE(100) 및 DUT(200)는 아날로그 주요 버스(BUS2)를 통해 아날로그 신호들의 송신/수신을 실행한다. 즉, ATE(100)는 DUT(200)로 데이터를 송신할 수 있고, DUT(200)로부터 출력된 데이터를 수신할 수 있다.
기능 테스트 유닛(14)은 적어도 디지털 주요 버스(BUS1) 또는 아날로그 입력/출력 포트를 통하여 DUT(200)의 기능 테스팅을 실행한다. 기능 테스트의 예들은 이하에서 설명될 것이다.
기능 테스트 1. 기능 테스트 유닛(14)은 DUT(200)의 메모리 회로(FB1)에 데이터를 기입하도록 디지털 주요 버스(BUS1)을 통해 소정의 패턴 데이터(pattern data)를 출력한다. 이 후에, 기입된 데이터는 디지털 주요 버스(BUS1)을 통해 메모리 회로(FB1)로부터 판독되고, 판독된 데이터가 그의 기대 값에 일치하는지를 비교한다. 그 결과, 메모리 회로(FB1)의 데이터 액세스 기능이 정상적으로 동작하는 지를 판별한다.
기능 테스트 2. 기능 테스트 유닛(14)은, 논리 회로(FB2)가 소정의 신호 프로세싱을 실행하도록 지시하기 위해, 디지털 주요 버스(BUS1)를 통해 소정의 패턴 데이터를 출력한다. 신호 프로세싱의 결과로서 얻어진 데이터는 디지털 주요 버스(BUS1)을 통해 판독되고, 판독된 데이터가 기대 값에 일치하는지를 비교한다. 이로써, 논리 회로(FB2)가 정상적으로 동작하는 지를 판별한다.
기능 테스트 3. 아날로그 입력/출력 포트를 통하여, 기능 테스트 유닛(14)은 소정의 패턴 데이터를 변조함으로써 얻어진 아날로그 신호를 출력한다. 신호 프로세싱은 메모리 회로(FB1)에 의해 아날로그 I/O 회로(FB5)로 실행된다. 일부 경우에서, 신호 프로세싱의 결과는 디지털 신호의 형태로 디지털 주요 버스(BUS1)을 통해 ATE(100)로 출력한다. 일부 경우에서, 신호 프로세싱의 결과는 아날로그 신호의 형태로 아날로그 입력/출력 포트를 통해 ATE(100)로 출력한다. 기능 테스트 유닛(14)은 DUT(200)에 의해 실행된 신호 프로세싱의 결과를 기대 값에 비교하고 DUT(200)의 전체 동작이 정상인지를 판별한다. 이 경우에서, 논리 회로(FB2)의 신호 프로세싱은 디지털 주요 버스(BUS1)를 통해 제어될 수 있다.
DC 테스트 유닛(20)은 DC 테스트를 실행한다. 일반적으로, DC 테스트 유닛(20) 및 기능 테스트 유닛(14)은 서로 연동하여 DC 테스트를 실행한다. 기능 테스트 유닛(14)은 소정의 패턴 데이터 및 명령을 발생시키고, 이로써, 발생된 패턴 데이터 및 명령은 디지털 주요 버스(BUS1)를 통해 논리 회로(FB2)로 공급된다. 대안적으로, 기능 테스트 유닛(14)은 소정의 패턴 데이터를 변조함으로써 얻어진 아날로그 신호를 발생시키고, 이로써, 발생된 아날로그 신호는 아날로그 주요 버스(BUS2)를 통해 아날로그 회로(FB4)로 공급된다. 그 결과, 논리 회로(FB2)는 소정의 상태로 설정되고, 이로 인해, 소정의 신호 레벨(하이 레벨(high level) 또는 로우 레벨(low level))은 디지털 I/O 포트(P4)에서 일어난다. 이 상태에서, DC 테스트 유닛(20)은 디지털 I/O 포트(P4)에서 일어난 DC 신호 레벨(전류 레벨 또는 전류 레벨)을 계측하고, DUT(200)가 정상적으로 동작하는지를 판별한다. 예를 들면, 정상 상태에서, 디지털 I/O 포트(P4)의 신호 레벨이 하이 레벨이라면, DC 테스트 유닛(20)에 의해 계측된 전위가 임계치 레벨(VH)보다 작은 경우에서, DUT(200)가 결함이 있는지를 판별한다. 또한, 정상 상태에서, 디지털 I/O 포트(P4)의 신호 레벨이 로우 레벨이라면, DC 테스트 유닛(20)에 의해 계측된 전이가 임계치 레벨(VL)보다 큰 경우에서, DUT(200)가 결함이 있는지를 판별한다.
대안적으로, 소정의 패턴을 DUT(200)로 공급함으로써, 아날로그 I/O 회로(FB5)는 소정의 상태로 설정된다. 이 상태에서, 소정의 신호 레벨은 아날로그 I/O 포트(P5)에서 일어난다. 이 상태에서, DC 테스트 유닛(20)은 아날로그 I/O 포트(P5)에서 일어난 DC 신호 레벨을 계측하고, DUT(200)가 정상적으로 동작하는지를 판별한다.
또한, DC 테스트 유닛(20)은 디지털 I/O 포트(P4) 및 아날로그 I/O 포트(P5)로 소정의 전압을 공급하고, DUT(200) 측에 흐르는 DC 누설 전류를 계측하고, DUT(200)가 정상적으로 동작하는지를 판별한다.
도 1이 각각의 디지털 주요 버스(BUS1) 및 아날로그 입력/출력 포트에 대해 단일 신호 라인만을 도시하는 반면, 다수의 신호 라인들이 제공될 수 있다는 것을 주목해야 한다. 이 경우에서, DC 테스트는 모든 신호 라인들에 대해, 즉 다수의 디지털 I/O 포트들(P4) 및 다수의 아날로그 I/O 포트들(P5)에 대해 실행된다.
RF 테스트 유닛(16)은, DUT(200)가 RF 신호에 관한 프로세싱을 실행하는 장치에 구비된다. RF 테스트 유닛(16)은 DUT(200)로 공급되는 RF 신호를 발생시키는 기능을 가진다. 또한, RF 테스트 유닛(16)의 기능의 예는: DUT(200)로부터 출력된 RF 신호(아날로그 신호)를 수신하는 기능; 수신된 RF 신호를 복조함으로써 심볼을 추출하는 기능; 시야 개구율(eye aperture ratio)을 계측하기 위해 시야 패턴을 계측하는 기능; 스펙트럼을 계측하는 기능; 및 성상도 맵핑(constellation mapping)을 실행하는 기능을 포함한다.
또한, RF 테스트 유닛(16)은 상술된 기능 테스트에서 공동으로(jointly) 사용된다. RF 테스트 유닛(16)은 기능 테스트 유닛(14)에 의해 발생된 소정의 패턴 데이터를 RF 신호로 전환하고, 이로써, 전환된 RF 신호를 아날로그 입력/출력 포트를 통해 DUT(200)로 출력한다.
광학 I/O 테스트 유닛(18)은, DUT(200)가 광학 신호에 관한 프로세싱을 실행하는 장치에 구비된다. 광학 I/O 테스트 유닛(18)은 DUT(200)로부터 출력된 광학 신호(아날로그 신호)를 수신하는 기능, 수신된 광학 신호를 복조함으로써 심볼을 추출하는 기능 및 다양한 종류의 테스트들을 실행하는 기능을 가진다.
또한, 광학 I/O 테스트 유닛(18)은 상술된 기능 테스트에서 공동으로 사용된다. 광학 I/O 테스트 유닛(18)은 기능 테스트 유닛(14)에 의해 발생된 소정의 패턴 데이터를 사용하여 광학 변조를 실행하고, 이로써, 광학적으로 변조된 광학 데이터를 아날로그 입력/출력 포트(광학 케이블)를 통하여 DUT(200)로 출력한다.
BISI 명령 제어 유닛(12)은 사용자에 의해 제공된 테스트 프로그램(10)에 포함된 명령에 따라서 제 1 제어 신호(SCNT1) 내지 제 4 제어 신호(SCNT4)를 발생시킨다. 제 1 제어 신호(SCNT1)는 DUT(200) 내에 포함된 다수의 BIST 회로들(BIST1 내지 BIST5)을 제어하는 신호이다. 제 2 제어 신호(SCNT2)는 테스트 결과 신호(SR)를 획득하는 신호이다. 제 3 제어 신호(SCNT3)는 각각의 BIST 회로들에 공급되는 테스트 패턴을 포함하는 신호이다. 제 4 제어 신호(SCNT4)는 각각의 BIST 회로가 테스트 동작을 시작 또는 정지하도록 지시하는 시작/정지 신호(START/STOP)이다. 이러한 제어 신호들(SCNT1 내지 SCNT4)(이하에서 "제어 신호들 SCNT"라고 집합적으로 언급됨)은 나중에 기술될 BISI 동기 제어 유닛(22)에 의해 리타이밍 프로세싱(retiming processing)을 받고, 제어 신호들 SCNT는 테스트 제어 버스(BUS3)를 통해 BISI 제어 회로(202)로 출력한다.
제어 신호들(SCNT)의 포맷과 테스트 제어 버스(BUS3) 사이의 관계에 관해서 설명할 것이다. 도 2는 테스트 제어 버스를 통해 송신된 제어 신호들(SCNT)의 포맷을 도시하는 다이어그램이다. 테스트 제어 버스(BUS3)는 테스트 데이터 입력 데이터 라인(DATA-IN), 테스트 데이터 출력 라인(DATA-OUT), 클럭 라인(CLOCK), BIST 선택 라인(BIST-SEL), 시작/정지 라인(START/STOP), 및 선택 확장 라인들(Option-1 내지 Option-N)을 포함한다. 제어 신호들(SCNT1 내지 SCNT4)은 이러한 신호 라인들을 통해 송신된다.
BIST 선택 신호(BIST-SEL)는 BIST 선택 라인(BIST-SEL)을 통해 송신된다. BIST-SEL은 다수의 BIST 회로들(BIST1 내지 BIST5) 사이로부터 테스트 동작을 실행하는 BIST 회로를 지정하기 위해 사용된다. BIST 선택 신호(BIST-SEL)는 상술된 제 1 제어 신호(SCNT1)의 일부이다.
BIST 선택 신호(BIST-SEL)는 BIST 어드레스(ADRS_B) 및 모드 데이터(mode data)(MD)를 포함한다. BIST 어드레스(ADRS_B)는 각각의 BIST 회로에 할당된다. 각각의 BIST 회로가 ON 상태와 OFF 상태 사이의 동작을 스위칭하는 간단한 기능만을 가진 경우에서, 모드 데이터(MD)는 2 진 값, 즉, 동작을 실행시키는 지시로서 사용되는 1(주장, assert), 동작을 정지시키는 지시로서 사용되는 0(부정, negate) 사이에서 변화되는 단일-비트 데이터이다.
BISI 명령 제어 유닛(12)은 각각의 다수의 BIST 회로들(BIST1 내지 BIST5)의 BIST 어드레스(ADRS_B)에 모드 데이터(MD)를 기입한다. 예를 들면, 제 1 및 제 2 BIST 회로들(BIST1 및 BIST2)이 활성 상태로 설정되는 경우, 다른 BIST 회로들 (BIST3 내지 BIST5)은 비-활성 모드로 설정되고, 값이 1인 모드 데이터(MD)는 제 1 BIST 회로(BIST1)의 BIST 어드레스 및 제 2 BIST 회로(BIST2)의 BIST 어드레스에 기입되고, 값이 0인 모드 데이터(MD)는 각각의 다른 BIST 회로들(BIST3 내지 BIST5)의 BIST 어드레스에 기입된다.
각각의 BIST 회로가 다수의 테스트 사항들을 실행시키는 기능을 가지거나, 동작 모드를 스위칭시키는 기능을 가진 경우에서, 모드 데이터는 테스트 사항과 같이 또는 동작 모드와 같이 스위칭되기 위해 사용된다. 이 경우에서, 모드 데이터의 비트 폭은 모드들의 수에 기초하여 정의되고, 이때 상기 모드들 사이에서는 동작 모드가 스위칭될 수 있다. 예를 들면, 각각의 아날로그 BIST 회로들(BIST3 내지 BIST5)가 3 개의 모드들, 즉 제 1 모드 내지 제 3 모드 중 하나로 동작할 경우에서, 각 모드 데이터의 비트 폭은 2 비트이다. 특히, 모드 데이터는 비-활성 모드를 나타내는 (00), 및 제 1 모드 내지 제 3 모드를 각각 나타내는 (01), (10) 및 (11) 중 하나로 설정될 수 있다. BIST 회로들 사이의 모드들의 수에는 차이가 있을 수 있다는 것을 주목해야 한다.
예를 들면, 모드 데이터(10)가 제 3 BIST 회로(BIST3)의 BIST 어드레스에 기입되는 경우를 간주해 보면, 모드 데이터(01)는 제 4 BIST 회로(BIST4)의 BIST 어드레스에 기입되고, 모드 데이터(00)는 다른 BIST 회로들 각각의 BIST 어드레스에 기입된다. 이 경우에서, 제 3 BIST 회로(BIST3)는 제 2 모드로 설정되고, 제 4 BIST 회로(BIST4)는 제 1 모드로 설정되고, 다른 BIST 회로들은 비-활성 모드로 설정된다.
테스트 데이터 출력 라인(DATA-OUT)은 BIST의 결과로서 얻어지는 데이터를 DUT(200)로부터 ATE(100)로 전송하기 위해 사용된다. 테스트 결과 신호(SR)를 취득하기 위해 사용되는 제 2 제어 신호(SCNT2)는 테스트 데이터 출력 라인(DATA-OUT)을 통해 ATE(100)로부터 DUT(200)로 전송된다. 이 데이터 전송의 결과로서, 테스트 결과 신호(SR)는 테스트 데이터 출력 라인(DATA-OUT)을 통해 DUT(200)로부터 ATE(100)로 전송된다.
도 2에서, 제 2 제어 신호(SCNT2)는 어드레스 데이터(ADRS_R)로서 도시된다. ATE(100)는 어드레스 데이터(ADRS_R)를 DUT(200)로 전송하고, 상기 어드레스 데이터(ADRS_R)는 DUT(200) 측에 구비된 각각의 메모리 또는 레지스터의 어드레스를 지정하기 위해 사용된다. 그 결과, 지정된 어드레스에서 저장된 테스트 결과 신호(SR)는 판독 데이터(RD)로서 ATE(100)로 전송된다.
각각의 BIST 회로에 공급되는 테스트 패턴을 포함하는 제 3 제어 신호(SCNT3)는 테스트 데이터 입력 라인(DATA-IN)을 통해 ATE(100)로부터 DUT(200)로 공급된다. 제 3 제어 신호(SCNT3)는 테스트 패턴 목적지 BIST 회로를 나타내는 어드레스 데이터(ADRS_W), 및 BIST 회로에 공급되는 테스트 패턴인 기입 데이터(WD)를 포함한다.
테스트 데이터 입력 라인(DATA-IN) 및 테스트 데이터 출력 라인(DATA-OUT)을 통해 실행된 데이터 전송은 I2C 버스와 같은 양방향 전송을 제공하는 단일 라인을 사용하여, 또는 2 개의 개별적인 라인들을 사용하여 실행될 수 있다.
테스트 데이터 입력 라인(DATA-IN), 테스트 데이터 출력 라인(DATA-OUT) 및 BIST 선택 라인(BIST-SEL)을 통해 데이터 전송을 동기화시키는 클럭은 클럭 라인(CLOCK)을 통해 전송된다.
BIST를 위한 시작 타이밍 또는 정지 타이밍을 나타내는 제 4 제어 신호(SCNT4)("시작/정지 신호"로서도 언급됨)는 시작/정지 신호 라인(START/STOP)을 통해 전송된다. 시작/정지 신호(START/STOP)가 나타날 시에, 활성 모드로 설정되는 BIST 회로는 BIST 동작을 시작한다. 시작/정지 신호(START/STOP)가 부정될 시에, BIST 회로는 BIST 동작을 정지한다.
선택 확장 라인들(Option-1 내지 Option-N)은 각각의 BIST 회로의 고유 제어 동작을 제어하는데 사용된다. 선택 확장 라인은 아날로그 BIST 회로에 필요한, 진보되고 복잡한 제어 신호들의 전송을 위한 입력 포트로서 사용될 수 있다. 대안적으로, 선택 확장 라인은 DUT(200)로부터 ATE(100)로 다중-비트 데이터의 전송을 위한 출력 포트로서 사용될 수 있다.
도 3은 BISI 동기 제어 유닛(22)의 동작을 제시하는 시간 차트이다. 일반적으로, ATE(100)가 클럭들의 증분(테스트 비율)에서 실시간 방식으로 DUT(200)의 동작 주파수를 제어할 수 있도록 구성된다. 예를 들면, DUT(200)는 특정 구간 동안 정상 동작 클럭을 동작시키고, 또 다른 구간에서는 정상 클럭을 두번으로(이중 비율) 동작시키고, 그리고 또 다른 구간 동안 정상 클럭을 절반으로(절반 비율) 동작시킨다. 따라서, 디지털 주요 버스(BUS1)를 통해 DUT(200)로/로부터 전송/수신되는 데이터의 주기는 테스트 프로그램(10)에 따라 실시간 방식으로 원하는 경우에 변화될 수도 있다.
상기와 같은 상황에서, BISI 동기 제어 유닛(22)은 테스트 제어 버스(BUS3)를 통해 전송되는 데이터를 테스트 주기에 동기화시킨다. 도 3에 제시된 DATA-IN은 BISI 명령 제어 유닛(12)에 의해 발생된 데이터이고, 소정의 클럭 신호(CLOCK)와 동기화된다. BISI 동기 제어 유닛(22)은 클럭(CLOCK)과 동기화되는 테스트 데이터 입력 신호(DATA-IN)를 수신하고, 이로써, 수신된 테스트 데이터 입력 신호(DATA-IN)를 테스트 주기(CYC_TEST)와 동기화시킨다. 이로써, 동기화된 테스트 데이터 입력 신호(DATA-IN_SYNC)는 테스트 제어 버스(BUS3)를 통해 DUT(200)에 공급된다.
상기의 설명은 ATE(100)의 전반적인 구성에 관한 것이다.
도 4는 다수의 기능 블럭들(FB) 및 다수의 BIST 회로들을 포함하는 DUT(200)의 특정 구성 예를 제시하는 블럭도이다. 도 4에 도시된 DUT(200)는 슈펴헤테르다인 수신기 회로(superheterodyne receiver circuit)이다.
DUT(200)는 메모리 회로(30), 기저 대역 회로(32), A/D 컨버터(34), LPF(Low-Pass Filter)(36), 믹서(38), 국부 발진기(40), 이미지 제거 필터(42), LNA(Low Noise Amplifier)(44) 및 BPF(Band-Pass Filter)(46)를 포함하고, 메모리 BIST 회로(50), 논리 BIST 회로(52), 및 상술된 구성요소들을 테스트하는 아날로그 BIST 회로들(54, 56, 58, 60, 62 및 64)을 더 포함한다.
입력 RF 신호(RFin)는 아날로그 I/O 포트(P5)에 입력된다. BPF(46)는 중심 주파수로서 캐리어 주파수로 RF 신호(RFin)에 관한 필터링 프로세싱을 실행한다. 이로써, LNA(44)은 필터링된 RF 신호(RF1)를 증폭시킴으로써 RF 신호(RF2)를 발생시킨다. 이미지 제거 필터(42)는 다음 단계에서 실행되는 다운 전환(down conversion)으로 인해 일어나는 이미지 간섭을 방지하도록 이미지 주파수를 감소시키고, 이로 인해 RF 신호(RF3)는 발생된다. 국부 발진기(40)는 RF 주파수(캐리어 주파수)와 동일한 국부 주파수에서 발진한다. 믹서(38)는 이미지 제거 필터(42)로부터 출력된 RF 신호(RF3)를 국부 신호(LO)와 혼합시키고, 이로 인해 다운 전환은 실행된다. RF 신호(RFin)가 직교 변호를 거쳐가는 경우에서, 믹서(38)는 동위상 성분(BB_I) 및 직교 성분(BB_Q)으로 구성되는 아날로그 기저 대역 신호를 출력한다. 아날로그 기저 대역 신호(BB)는 LPF(36)에 의해 필터링되고, A/D 컨버터(34)에 의해 디지털 값으로 전환된다. A/D 컨버터(34)의 출력은 기저 대역 회로(32)에 입력되고, 복조 프로세싱을 거치게 된다.
도 4에 도시된 메모리 회로(30) 및 기저 대역 회로(32)는 도 1에 도시된 메모리 회로(FB1) 및 논리 회로(FB2)에 대응된다. 또한, 도 4에 도시된 A/D 컨버터(34)는 도 1에 도시된 D/A-A/D 컨버터(FB3)에 대응된다. 도 4에 도시된 LPF(36), 믹서(38), 국부 발진기(40), 이미지 제거 필터(42), LNA(44), 및 BPF(46)는 도 1에 도시된 아날로그 회로(FB4)에 대응된다.
메모리 BIST 회로(50)는 메모리 회로(30)를 테스트하는 BIST 회로이다. 논리 BIST 회로(52)는 기저 대역 회로(32)를 테스트하는 BIST 회로이다. 메모리 BIST 회로(50) 및 논리 BIST 회로(52)는 예를 들면 바운더리 스캔 테스트를 실행한다.
아날로그 BIST 회로들(54, 56, 58, 60, 62 및 64)은 도 1에 도시된 아날로그 BIST 그룹(212)에 대응된다.
아날로그 BIST 회로(54)는 임의 파형 발생기이고, 아날로그 파형을 A/D 컨버터(34)의 입력 단자로 공급한다. 아날로그 BIST 회로(54)가 활성 상태로 설정되는 경우에서, A/D 컨버터(34)는 아날로그 파형을 디지털 값으로 전환한다. 이로써, 기저 대역 회로(32)는 전환된 디지털 값에 관한 소정의 신호 프로세싱을 실행하고, A/D 컨버터(34)가 정상적으로 동작하는지를 판별한다. 대안적으로, 장치는 디지털 값이 기저 대역 회로(32)에 의해, 신호 프로세싱을 포함함 없이, 디지털 I/O 포트(P4)를 통해 ATE(100)(미도시)으로 출력되고, 품질 체크가 ATE(100)에 남아있도록 이루어질 수 있다.
아날로그 BIST 회로들(56, 58, 60, 62 및 64)은 RF 신호가 아날로그 I/O 포트(P5)에 공급되는 상태에서 BIST들을 실행한다.
아날로그 BIST 회로(64)는 BPF(46)를 테스트하기 위해 구비된다. 아날로그 BIST 회로(64)는 예를 들면, 스펙트럼 분석기 및 A/D 컨버터를 포함한다. 테스트가 아날로그 BIST 회로(64)에 의해 실행되는 단계에서, ATE(100)(미도시)는 소정의 RF 신호를 아날로그 I/O 포트(P5)에 공급한다. 아날로그 BIST 회로(64)의 스펙트럼 분석기는 BPF(46)에 의해 필터링된 RF 신호(RF1)의 각 대역의 세기를 디지털 값으로 전환한다. 이로써, 얻어진 스펙트럼 데이터는 기대 값과 비교된다. 이로써, 아날로그 BIST 회로(64)는 BPF(46)가 정상적으로 동작하는지를 판별한다. 대안적으로, 스펙트럼 데이터는 인터페이스 회로(202)에 의해 테스트 데이터 출력 신호(DATA-OUT)로서 출력된다.
아날로그 BIST 회로(62)는 LNA(44)을 테스트하기 위해 구비되고, 예를 들면 디지타이저이다. 아날로그 BIST 회로(62)는, RF 신호가 아날로그 I/O 포트(P5)에 공급되는 상태에서 LNA(44)으로부터 출력된 RF 신호(RF2)를 디지털화시키고, RF 신호(RF2)의 진폭 레벨을 계측한다. 진폭 레벨은 테스트 데이터 출력 신호(DATA-OUT)로서 ATE(100)로 출력된다. ATE(100)는, 설계된 바와 같이 LNA(44)이 파형 레벨들에 따라 동작하는지를, 파형 레벨들에 기초하여 판별한다.
아날로그 BIST 회로(60) 및 아날로그 BIST 회로(58)는 이미지 제거 필터(42) 및 국부 발진기(40) 각각을 테스트하기 위해 구비된다. 구성들 및 그의 동작들은 아날로그 BIST 회로(64) 것과 동일하다. 따라서, 아날로그 BIST 회로들(60, 58 및 64)은 단일 회로로 구성될 수 있고, 계측되는 아날로그 회로는 상술된 모드에 따라 스위칭될 수 있다.
아날로그 BIST 회로(56)는 LPF(36)를 테스트하기 위해 구비된다. 아날로그 BIST 회로(56)의 구성 및 동작은 아날로그 BIST 회로(62)의 것과 동일하다. 따라서, 아날로그 BIST 회로들(56 및 62)은 단일 회로로서 구성될 수 있다.
아날로그 BIST 회로는 본질적으로 계측 장치이다. 그러나, 상기와 같은 장치는 해당 기능 블럭을 테스트하는 기능만을 요구한다. 따라서, 아날로그 BIST 회로는 간단한 방식으로 구성될 수 있다. 예를 들어, 스펙트럼 분석기에 대해 설명할 것이다. 일반적인 목적성을 가지는 스펙트럼 분석기들은 고주파 해상도(몇 kHz 또는 그 이상) 및 광역 주파수 대역(DC부터 몇 GHz 까지)을 요구한다. 그러나, 아날로그 BIST 회로는 DUT(200)에 입력되는 주파수 대역인 중심 주파수를 가진 소정의 주파수 범위를 계측하는 기능만을 요구한다. 또한, 아날로그 BIST 회로는, 해당 아날로그 회로가 정상적으로 동작되는 지를 체크할 수 있는 한, 저주파 해상도를 가질 수 있다. 예를 들면, Df로서 RF 신호의 대역폭과 함께, 아날로그 BIST 회로는 Df/n(n은 10 이하의 실수임)의 주파수 해상도를 가질 수 있다.
또한, 각각의 디지타이저, A/D 컨버터, 및 D/A 컨버터는 해당 기능 블럭을 체크하는데 필요하고 충분한 해상도로 설계되어야 한다.
각각의 BIST 회로는 DUT(200)의 실제 동작 모드에 불필요한 회로이다. 따라서, 그의 회로 스케일은 가능한 많이 감소되어야 한다. 그러나, 일부 경우에서, 고정밀성으로, DUT(200)에 포함된 각각의 아날로그 회로 블럭들을 테스트하기 위해 상기와 같은 BIST 회로의 측정을 실행할 필요가 있다. 특히, 미세 공정에 의해 실현된 계측 회로가 고정밀성 및 고해상도를 가지고 동작되는 경우에서, 보정 기능은 처리의 불규칙 및 온도의 변화로 인한 에러를 보상하는데 없어서는 안 될 것이다.
DUT(200)의 아날로그 BIST 회로를 위한 측정 메커니즘에 대해서 설명을 할 것이다. 도 5는 아날로그 BIST 회로를 위한 측정 메커니즘을 포함한 DUT(200)의 구성을 도시한 블럭도이다. 상술된 바와 같이, 도 5에 도시된 DUT(200)에서, 단일 아날로그 BIST 회로(58)는 다수의 아날로그 회로들(40, 42 및 46)에 의해 공유된다.
측정 포트(P7)는 DUT(200)에 구비된다. 측정 신호(CAL)는 측정 버스(BUS4)를 통해 테스트 유닛(도 5의 RF 테스트 유닛(16))으로부터 입력된다. 측정 버스(BUS4) 및 아날로그 주요 버스(BUS2)가 공통 버스의 형태로 구비될 수 있다는 것을 주목해야 한다.
스위치 매트릭스(switch matrix)(70)는 다수의 아날로그 회로들(40, 42 및 46)와 아날로그 BIST 회로(58) 사이에서 구비된다. 스위치 매트릭스(70)의 다수의 입력 단자들은 아날로그 회로들(40, 42 및 46)의 출력 단자들 및 측정 포트(P7)에 연결된다. 스위치 매트릭스(70)의 출력 단자는 아날로그 BIST 회로(58)에 연결된다.
스위치 매트릭스(70)의 상태는 상술된 BIST 선택 신호(BIST-SEL)의 모드 데이터(MD)에 따라서 제어된다.
상술된 구성으로, 공지된 측정 신호(CAL)는 스위치 매트릭스(70)를 통해 아날로그 BIST 회로(58)에 입력될 수 있다. 아날로그 BIST 회로(58)는 측정 신호(CAL)에 따라서 계측 데이터(D10)를 출력한다. 계측 데이터(D10)는 BISI 제어 회로(202)를 통해 ATE(100)로 출력된다. ATE(100)는 측정 신호(CAL)와 계측 데이터(D10) 사이의 관계에 따라서 아날로그 BIST 회로(58)의 측정을 실행한다. 측정은 테스트 프로그램(10)에 따라서 동작하는 프로세서(CPU)에 의해 실행될 수 있다. 또한, 테스트 유닛들 중 하나는 측정을 실행할 수 있다. 아날로그 BIST 회로(58)를 측정하기 위해 사용된 측정 제어 신호(D12)는 테스트 데이터 입력 신호(DATA-IN)로서, ATE(100)로부터 DUT(200)로 출력된다. 아날로그 BIST 회로(58)는 측정 제어 신호(D12)에 따라서 측정된다.
예를 들면, 아날로그 BIST 회로(58)가 스펙트럼 분석 기능을 가진 경우에서, RF 테스트 유닛(16)은 공지된 주파수 성분을 가진 RF 신호를 측정 신호(CAL)로서 측정 포트(P7)로 공급된다. 아날로그 BIST 회로(58)에 의해 계측된 계측 스펙트럼이 측정 신호(CAL)의 주파수 성분과 일치하지 않는 경우에서, 아날로그 BIST 회로(58)는 측정 제어 신호(D12)에 따라 측정된다.
마지막으로, 실시예에 따른 ATE(100) 및 DUT(200)에 의해 제공될 수 있는 테스트들의 일부 특정 예들에 대해 설명을 할 것이다. 디지털 BIST 회로들(BIST1 및 BIST2)이 메모리 회로(FB1) 및 논리 회로(FB2)의 바운더리 스캔 테스트들을 실행하고 제 3 BIST 회로(BIST3)에 의해 실행된 D/A-A/D 컨버터(FB3)의 테스트가 3 개의 모드들 사이에서 스위칭될 수 있다는 가정 하에서 다음의 설명을 할 것이다.
시험 예 1.
메모리 회로(FB1)의 바운더리 스캔 테스트가 제 1 BIST 회로(BIST1)에 의해 실행되는 경우에서, 우선, 제 1 BIST 회로(BIST1)만 BIST 선택 신호(BIST-SEL)에 따라서 활성 상태로 설정된다. 즉, BISI 명령 제어 유닛(12)은, "1"이 제 1 BIST 회로의 BIST 어드레스에 기입되도록, 그리고 "0"이 다른 BIST 어드레스들에 기입되도록 BIST 선택 신호(BIST-SEL)를 발생시킨다.
그 후에, BISI 명령 제어 유닛(12)은 시작/정지 신호(START/STOP)를 나타나게 한다. 시작/정지 신호(START/STOP)의 수신 시에, 내장 구성요소의 형태로 BIST 회로(BIST1) 내에 포함된 패턴 발생기(무작위 패턴 발생기, pseudo random pattern generator)는 소정의 테스트 패턴을 발생시키기 위해 시작한다. 이로써, 발생된 테스트 패턴은 메모리 회로(FB1)에서 형성된 플립-플롭들 또는 래치들의 데이지 체인을 통해 전송된다. BIST 회로(BIST1)는 데이지 체인의 입력 패턴과 출력 패턴 사이를 비교할 수 있고, 입력 패턴 및 출력 패턴이 서로 일치된 지를 판별한다. 이로써, 메모리 회로(FB1)가 정상적으로 동작하는지가 판별되고, 판별 결과를 나타내는 데이터는 DUT(200) 내에 포함된 저장 영역(메모리 또는 레지스터)의 소정의 어드레스에 저장된다.
그 후에, 테스트 데이터 출력 신호(DATA-OUT)를 사용하여, BISI 명령 제어 유닛(12)은 판별 결과를 나타내는 데이터가 저장되는 어드레스를 지정하고, 그리고 판별 결과를 나타내는 데이터를 판독한다.
시험 예 2.
제 1 BIST 회로(BIST1)는 또 다른 모드(제 2 모드)로 동작할 수 있다. 제 2 모드에서, 내장형 구성요소의 형태로 DUT(200) 내에 포함된 패턴 발생기를 사용하는 대신에, 소정의 패턴은 내장형 구성요소의 형태로 ATE(100) 내에 포함된 패턴 발생기에 의해 발생될 수 있다. 이로써, 발생된 소정의 패턴은 테스트 데이터 입력 신호(DATA-IN)로서 ATE(100)로 공급될 수 있다.
이 경우에서, 우선, 제 1 BIST 회로(BIST1)는 BIST 선택 신호(BIST-SEL)에 따라서 제 2 모드로 설정된다. 그 후에, 시작/정지 신호(START/STOP)가 나타나게 되고, 소정의 패턴은 테스트 데이터 입력 신호(DATA-IN)를 사용하여 테스트 제어 버스(BUS3)를 통해 제 1 BIST 회로(BIST1)로 공급된다. 테스트 패턴은 메모리 회로(FB1) 내에 포함된 데이지 체인을 통해 전송되고, DUT(200) 내에 포함된 저장 영역(메모리 또는 레지스터)의 소정의 어드레스에 저장된다.
그 후에, BISI 명령 제어 유닛(12)은 테스트 데이터 출력 신호(DATA-OUT)를 사용하여 소정의 어드레스를 지정하고, 데이터를 판독한다. 데이지 체인을 통해 전송된 테스트 패턴은 테스트 데이터 출력 신호(DTA-OUT)로서 테스트 제어 버스(BUS3)를 통해 ATE(100)로 되돌아 간다. ATE(100)는 DUT(200)에 공급된 테스트 패턴과 되돌아간 테스트 패턴 사이를 비교하고, DUT(200)가 정상적으로 동작하는지를 판별한다.
또한, 제 2 BIST 회로는 시험 예 1 및 시험 예 2와 동일한 논리 회로(FB2)를 위한 테스트들을 제공한다.
시험 예 3.
특정 모드(제 1 또는 제 2 모드)에서, 제 3 BIST 회로(BIST3)는, D/A 컨버터 및 A/D 컨버터가 직렬로 연결된 상태에서, D/A 컨버터 및 A/D 컨버터를 테스트한다. 이 모드에서, 디지털 신호(D1)가 D/A 컨버터의 입력에 공급될 시에, 디지털 신호(D1)는 아날로그 신호(A1)로 전환되고, 아날로그 신호(A1)는 A/D 컨버터에 의해 디지털 신호(D2)로 재전환된다.
제 1 모드에서, 디지털 값(D1)은 내장형 구성요소의 형태로 DUT(200) 내에 포함된 패턴 발생기에 의해 발생된다. 제 3 BIST 회로(BIST3)는 디지털 값들(D1 및 D2) 사이를 비교하고, 테스트 데이터 출력 신호(DATA-OUT)로서, 비교 결과를 나타내는 데이터를 ATE(100)로 출력한다.
제 2 모드에서, D/A 컨버터에 입력되는 디지털 값(D1)은 상술된 테스트 데이터 입력 신호(DATA-IN)를 사용하여 ATE(100)에 의해 공급된다. A/D 컨버터로부터 출력된 디지털 값(D2)은 테스트 데이터 출력 신호(DATA-OUT)로서 ATE(100)로 되돌아 간다. ATE(100)는 DUT(200)에 공급된 테스트 패턴과 되돌아간 테스트 패턴 사이를 비교하고, DUT(200)가 정상적으로 동작하는지를 판별한다.
제 3 모드에서, A/D 컨버터 및 D/A 컨버터는 서로로부터 분리된다. 도 4에 도시된 바와 같이, 임의 파형 발생기는 아날로그 BIST 회로(BIST3)로서 장착된다. 임의 파형 발생기는 공지된 아날로그 파형을 A/D 컨버터의 입력에 공급한다. A/D 컨버터에 의해 발생된 디지털 신호는 아날로그 BIST 회로(BIST3) 그 자체 또는 ATE(100)에 의해 기대 값과 비교되고, 이로 인해 A/D 컨버터는 테스트된다.
도 6은 변형에 따른 DUT(200)의 구성을 도시하는 블럭도이다. 도 1에 도시된 DUT(200)는, 다수의 BIST 회로들(BIST1 내지 BIST5)이 트리(tree) 구성물의 형태로 BISI 제어 회로(202)에 연결되는 구조를 가진다. 한편, 변형에 따라서, 다수의 BIST 회로들(BIST1 내지 BIST5) 및 BISI 제어 회로(202)는 링 버스를 통해 서로 연결된다.
본 발명의 바람직한 실시예들이 특정 용어들을 사용하여 기술되었지만, 상기와 같은 기술은 단지 예시용의 목적을 가지며, 첨부된 청구항들의 권리 범위 및 권리 사상으로부터 벗어남 없이 변화 및 변형이 이루어질 수 있다는 것을 이해하여야 한다.
본 발명은 테스트 장치에 적용될 수 있다.

Claims (17)

  1. 반도체 장치를 위한 테스트 장치에 있어서,
    상기 반도체 장치는:
    입력/출력이 주요 버스를 통해 신호를 전송하고, 소정의 신호 프로세싱을 실행하는 복수의 기능 블럭들;
    기능 블럭들의 증분에 제공되고, 해당 기능 블럭을 각각 테스트하고, 그리고 테스트 결과에 따라 디지털 신호의 형태로 테스트 결과 신호를 발생시키는 복수의 BIST(Built-in Self Test) 회로들; 및
    상기 주요 버스와는 다른 테스트 제어 버스를 통해 테스트 장치에 연결되고, 상기 테스트 장치로부터 출력된 제어 신호를 수신하고, 인터페이스 회로가 상기 제어 신호에 따라 복수의 BIST 회로들을 제어하도록, 그리고 상기 제어 신호에 따라 지정된 테스트 결과 신호가 상기 테스트 장치에 의해 테스트 제어 버스를 통해 판독될 수 있도록 구성된 인터페이스 회로를 포함하고,
    상기 테스트 장치는:
    상기 주요 버스를 통해 상기 반도체 장치로 신호를 송신하고, 상기 주요 버스를 통해 상기 반도체 장치로부터 신호를 수신하고, 상기 기능 블럭들 중 적어도 하나가 상기 소정의 신호 프로세싱을 실행하도록 지시하는 테스트 유닛; 및
    상기 반도체 장치 내에 포함된 복수의 BIST 회로들을 개별적으로 제어하는 제 1 제어 신호, 및 상기 반도체 장치 내에 포함된 인터페이스 회로로부터 상기 BIST 회로에 의해 발생된 테스트 결과 신호를 판독하는 제 2 제어 신호를 발생시키고, 상기 테스트 제어 버스를 통해 상기 반도체 장치로 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 공급하는 제어 유닛을 포함하는 것을 특징으로 하는 반도체 장치용 테스트 장치.
  2. 제 1 항에 있어서,
    상기 제어 유닛에 의해 발생된 제 1 제어 신호는 상기 복수의 BIST 회로들 사이로부터 활성 상태로 설정되도록 상기 BIST 회로를 지시하는 선택 신호를 적어도 포함하는 것을 특징으로 하는 반도체 장치용 테스트 장치.
  3. 제 2 항에 있어서,
    상기 복수의 BIST 회로들 중 적어도 하나는 복수의 모드들 사이에서 스위칭될 수 있도록 구성되고,
    상기 선택 신호는 상기 모드를 설정하는 모드 데이터를 포함하는 것을 특징으로 하는 반도체 장치용 테스트 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제어 유닛은 각각의 BIST 회로에 공급되는 테스트 패턴을 포함하는 제 3 제어 신호를 더 발생시키고, 상기 제 3 제어 신호를 상기 테스트 제어 버스를 통해 상기 반도체 장치에 공급하는 것을 특징으로 하는 반도체 장치용 테스트 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제어 유닛은, 상기 BIST 회로가 테스트를 시작 또는 정지하도록 지시하는 제 4 제어 신호를 더 발생시키고, 상기 제 4 제어 신호를 상기 테스트 제어 버스를 통해 상기 반도체 장치로 공급하는 것을 특징으로 하는 반도체 장치용 테스트 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제어 유닛은, 상기 복수의 BIST 회로들 중 적어도 하나에 관한 고유 제어 동작을 실행하기 위해 사용된 선택 신호를 발생시키고,
    상기 테스트 제어 버스는 상기 제 1 제어 신호 및 상기 제 2 제어 신호와는 다른 선택 신호를 전송하는 또 따른 신호 라인을 포함하는 것을 특징으로 하는 반도체 장치용 테스트 장치.
  7. 제 2 항에 있어서,
    상기 테스트 유닛이 상기 반도체 장치로 신호를 송신하고, 상기 반도체 장치로부터 신호를 수신하고, 상기 기능 블럭들 중 적어도 하나가 상기 소정의 신호 프로세싱을 실행하는 상태에서, 상기 제어 유닛은 상기 기능 블럭에 대응하는 BIST 회로를 활성 상태로 설정함으로써, 상기 기능 블럭을 테스트하는 것을 특징으로 하는 반도체 장치용 테스트 장치.
  8. 제 7 항에 있어서,
    상기 제어 유닛에 의해 발생된 제어 신호를 수신하고 상기 테스트 유닛에 의해 제공된 테스트 비율과 동기화된 제어 신호를 출력하는 동기 제어 유닛을 더 포함하는 것을 특징으로 하는 반도체 장치용 테스트 장치.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수의 BIST 회로들 중 동일한 기능을 가진 BIST 회로는 복수의 기능 블럭들에 의해 공유되는 것을 특징으로 하는 반도체 장치용 테스트 장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 BIST 회로들 중 적어도 하나는 측정 신호가 측정 버스를 통해 입력되도록 하고,
    상기 테스트 장치의 테스트 유닛은 측정 신호를 발생시킬 수 있도록 구성되고,
    상기 제어 유닛은 상기 BIST 회로에 의해 실행된 측정 신호 프로세싱의 결과로서 발생된 테스트 결과 신호를 얻고, 상기 테스트 결과 신호에 따라서 상기 BIST 회로를 측정하는 제 5 제어 신호를 발생시키는 것을 특징으로 하는 반도체 장치용 테스트 장치.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101646954B (zh) * 2007-03-29 2013-07-24 爱德万测试株式会社 测试装置及电子器件
ITMI20080365A1 (it) 2008-03-05 2009-09-06 St Microelectronics Srl Collaudo di circuiti integrati mediante poche sonde di collaudo
US8358147B2 (en) 2008-03-05 2013-01-22 Stmicroelectronics S.R.L. Testing integrated circuits
US7847572B2 (en) * 2008-06-01 2010-12-07 Advantest Corporation Test system, electronic device, and test apparatus
US8415955B2 (en) * 2008-08-08 2013-04-09 Industrial Control & Electrical Pty Ltd Electrical test device
JP2010122108A (ja) * 2008-11-20 2010-06-03 Oki Semiconductor Co Ltd プローブカード及びそれを用いたテスト方法半導体試験装置
IT1392071B1 (it) * 2008-11-27 2012-02-09 St Microelectronics Srl Metodo per eseguire un testing elettrico di dispositivi elettronici
US8166343B2 (en) * 2009-12-01 2012-04-24 Hamilton Sundstrand Corporation Processing system hardware diagnostics
WO2011088893A1 (en) * 2010-01-20 2011-07-28 Verigy (Singapore) Pte. Ltd. Method and apparatus for testing a device-under-test
US20110273197A1 (en) * 2010-05-07 2011-11-10 Qualcomm Incorporated Signal generator for a built-in self test
US8589750B2 (en) * 2010-07-14 2013-11-19 Qualcomm, Incorporated Methods and apparatus for providing a built-in self test
US9020796B2 (en) * 2010-11-22 2015-04-28 Certon Software Inc. Model based verification using intelligent connectors
TW201225529A (en) * 2010-12-03 2012-06-16 Fortune Semiconductor Corp Test mode controller and electronic apparatus with self-testing thereof
JP2012247316A (ja) * 2011-05-27 2012-12-13 Advantest Corp 試験装置および試験方法
US20140154997A1 (en) * 2012-11-30 2014-06-05 Mediatek Inc. Rf testing system
US9041421B2 (en) * 2011-06-13 2015-05-26 Mediatek Inc. IC, circuitry, and RF BIST system
US10320494B2 (en) * 2011-06-13 2019-06-11 Mediatek Inc. RF testing system using integrated circuit
US9525500B2 (en) * 2011-06-13 2016-12-20 Mediatek Inc. Low-cost test/calibration system and calibrated device for low-cost test/calibration system
US10069578B2 (en) 2011-06-13 2018-09-04 Mediatek Inc. RF testing system with parallelized processing
US20120324302A1 (en) * 2011-06-17 2012-12-20 Qualcomm Incorporated Integrated circuit for testing using a high-speed input/output interface
EP2557501B1 (en) * 2011-08-11 2016-03-16 Intel Deutschland GmbH Circuit arrangement and method for testing same
WO2013060361A1 (en) * 2011-10-25 2013-05-02 Advantest (Singapore) Pte. Ltd. Automatic test equipment
JP2013113665A (ja) * 2011-11-28 2013-06-10 Advantest Corp 試験パターン生成装置、試験プログラム生成装置、生成方法、プログラム、および試験装置
CN104115092B (zh) * 2011-12-30 2017-10-27 英特尔公司 电压调节器的微处理器辅助自动校准
KR101877939B1 (ko) * 2012-03-15 2018-08-10 에스케이하이닉스 주식회사 테스트 회로, 메모리 시스템 및 메모리 시스템의 테스트 방법
KR101918627B1 (ko) * 2012-04-04 2018-11-15 삼성전자 주식회사 데이터 수신장치 및 그 테스트 방법
JP5502938B2 (ja) * 2012-06-19 2014-05-28 株式会社アドバンテスト 試験装置
US9384108B2 (en) * 2012-12-04 2016-07-05 International Business Machines Corporation Functional built-in self test for a chip
US9218506B2 (en) * 2013-03-12 2015-12-22 University Of Connecticut Methods and systems for preventing hardware trojan insertion
US9619156B2 (en) 2014-07-31 2017-04-11 Samsung Electronics Co., Ltd. Storage device, memory card, and communicating method of storage device
US9514842B2 (en) * 2014-09-24 2016-12-06 Apple Inc. Memory testing system
CN105652109A (zh) * 2014-12-01 2016-06-08 联发科技股份有限公司 系统与已校正装置
CN104637544B (zh) * 2015-01-31 2017-11-24 上海华虹宏力半导体制造有限公司 存储器的测试电路及测试方法
DE102016114795A1 (de) * 2016-08-10 2018-02-15 Infineon Technologies Ag Testen von nichtflüchtigem Speicher
US10241146B2 (en) * 2017-05-01 2019-03-26 Advantest Corporation Test system and method
KR102583174B1 (ko) 2018-06-12 2023-09-26 삼성전자주식회사 테스트 인터페이스 보드, 이를 포함하는 테스트 시스템 및 이의 동작 방법
KR102099355B1 (ko) * 2018-11-26 2020-04-10 현대오트론 주식회사 집적회로 진단 장치
US11437112B2 (en) * 2018-12-06 2022-09-06 Micron Technology, Inc. Multi-level signaling for a memory device
DE102019111881A1 (de) * 2019-05-07 2020-11-12 Infineon Technologies Ag Verfahren und vorrichtung zum senden von daten gemäss einem signalzeitablauf
CN111856246A (zh) * 2020-07-13 2020-10-30 胜达克半导体科技(上海)有限公司 一种高速同步触发总线电路及同步触发方法
KR20230006566A (ko) * 2020-08-04 2023-01-10 주식회사 아도반테스토 양방향 전용 실시간 인터페이스를 사용하여 피시험 디바이스를 테스트하기 위한 자동 테스트 장비, 핸들러 및 방법
DE102021001093B4 (de) 2021-03-01 2022-09-15 Infineon Technologies Ag Eingebundenes Testinstrument für Hochgeschwindigkeitsschnittstellen
KR102594471B1 (ko) * 2022-12-07 2023-10-26 주식회사디아이 반도체 테스트 장비의 다중 테스트 존 제어장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040006729A1 (en) 2002-07-03 2004-01-08 Pendurkar Rajesh Y. Hierarchical test methodology for multi-core chips
KR100480852B1 (ko) 1996-04-29 2005-07-07 텍사스 인스트루먼츠 인코포레이티드 내장형자가테스트장치를이용하여다이나믹랜덤억세스메모리에서서브어레이테스트를위한장치및방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5995731A (en) * 1997-12-29 1999-11-30 Motorola, Inc. Multiple BIST controllers for testing multiple embedded memory arrays
JP2000131389A (ja) * 1998-10-28 2000-05-12 Hitachi Ltd Ｉｃチップ内モジュールテスト制御方式
US6587979B1 (en) 1999-10-18 2003-07-01 Credence Systems Corporation Partitionable embedded circuit test system for integrated circuit
JP2001186011A (ja) * 1999-12-24 2001-07-06 Ricoh Co Ltd 集積回路装置
JP2001311766A (ja) * 2000-04-28 2001-11-09 Advantest Corp 半導体デバイス試験装置及び試験方法
US6671844B1 (en) 2000-10-02 2003-12-30 Agilent Technologies, Inc. Memory tester tests multiple DUT's per test site
JP2003068865A (ja) * 2001-08-30 2003-03-07 Sony Corp 半導体デバイスの自己診断方法および装置
JP2003139818A (ja) * 2001-10-30 2003-05-14 Hitachi Ltd 半導体集積回路及び半導体集積回路のテスト方法
JP4124345B2 (ja) 2003-05-30 2008-07-23 シャープ株式会社 試験装置
JP2004362157A (ja) * 2003-06-03 2004-12-24 Toshiba Corp 半導体装置、そのアドレス割り付け方法、および半導体装置の制御方法
JP2005141797A (ja) * 2003-11-04 2005-06-02 Fujitsu Ltd 半導体装置
JP2006208190A (ja) * 2005-01-28 2006-08-10 Matsushita Electric Ind Co Ltd 集積回路およびその試験方法
JP2006302470A (ja) * 2005-04-25 2006-11-02 Matsushita Electric Ind Co Ltd 半導体装置
US7253652B2 (en) * 2005-07-26 2007-08-07 Marvell International Ltd. Integrated systems testing
JP2007205933A (ja) * 2006-02-02 2007-08-16 Nec Electronics Corp 半導体集積回路
JP2008102081A (ja) * 2006-10-20 2008-05-01 Matsushita Electric Ind Co Ltd 半導体検査システム、検査装置、半導体集積回路
JP2008141013A (ja) * 2006-12-01 2008-06-19 Matsushita Electric Ind Co Ltd 半導体装置
CN101005191A (zh) * 2006-12-19 2007-07-25 大连海事大学 高能半导体激光器发散角测试方法及其装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480852B1 (ko) 1996-04-29 2005-07-07 텍사스 인스트루먼츠 인코포레이티드 내장형자가테스트장치를이용하여다이나믹랜덤억세스메모리에서서브어레이테스트를위한장치및방법
US20040006729A1 (en) 2002-07-03 2004-01-08 Pendurkar Rajesh Y. Hierarchical test methodology for multi-core chips

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