JP2003139818A

JP2003139818A - 半導体集積回路及び半導体集積回路のテスト方法

Info

Publication number: JP2003139818A
Application number: JP2001332466A
Authority: JP
Inventors: Koichi Suga; 宏一菅
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-10-30
Filing date: 2001-10-30
Publication date: 2003-05-14

Abstract

(57)【要約】【課題】半導体集積回路にテスト専用のメモリを別途
用意しなくても、比較的動作速度の遅いテスタを用いて
テスト可能にする。【解決手段】半導体集積回路（１）は、半導体集積回
路が持つ所定の機能を用いる実動作と前記所定の機能が
達成されているかを検証するためのテスト動作とを行
う。半導体集積回路は、前記実動作で動作可能な複数の
実動作回路ブロックとして論理回路（２Ｌ，３Ｌ）及び
メモリ（２Ｍ，３Ｍ）を有する。テストモードにおいて
テスト対象に指定されずに未使用となるオンチップメモ
リに着目し、テスト制御回路（５）は、未使用のメモリ
に予めテスタからテスト入力系列及びテスト期待値系列
から成るテストパターンを格納し、格納されたテストパ
タンを利用して、半導体集積回路内部で独自にテストを
行うオンチップテスト機能を実現する。ローエンドの比
較的低速なテスタにて実動作周波数テストを行うことが
可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路及
びそのテスト方法に関し、例えば大規模集積回路（以
下、ＬＳＩという）の機能テストに適用して有効な技術
に関する。

【０００２】

【従来の技術】近年の電子機器の小型化、高性能化に伴
い、ＬＳＩは複数のメモリとロジックを複合した、いわ
ゆるシステムＬＳＩとして発展している。動作速度も非
常に高速となり、近年では動作速度が１ＧＨｚを超える
ものが登場している。

【０００３】従来、上記のようなＬＳＩの機能テストを
行う場合は、テスターを用いて、ＬＳＩ上に形成された
論理回路に対して外部から適当な入力系列を入力し、そ
の入力系列に基づく論理回路の出力系列を取り込み、こ
れが所定の期待系列と一致するかを比較する事により、
論理回路の故障を検出していた。

【０００４】

【発明が解決しようとする課題】ＬＳＩの性能を追求す
る為、使用する製造プロセスの実力ぎりぎりの線で設計
するような場合、量産ラインで製造されるＬＳＩの中に
は製造工程のバラツキに起因した不良が発生する場合が
あり、このような不良を検出する為にはアット・スピー
ド・テスト（実動作周波数テスト）が有力な手法となっ
ている。

【０００５】ところが、現在広く用いられているローエ
ンドテスターの動作周波数は８０ＭＨｚ程度と低く、１
００ＭＨｚ以上で動作する半導体集積回路においては、
実動作周波数でのテストができないという問題が生じ
る。近年では３００ＭＨｚ以上の高速動作が可能なハイ
エンドテスターが登場しているが、高価でありでＬＳＩ
のコストアップにつながる可能性がある。また、ハイエ
ンドのテスターを用いても、テスタとＬＳＩの信号の授
受にはピン（外部端子）が介在する為、ピン間の寄生容
量により使用可能な動作周波数に制約を生じる。

【０００６】このような問題を回避する為には、ＬＳＩ
内部にテスト回路を設ければ良く、特開平４−１８４１
７８号公報や特開平５−８７８９０号公報にはＬＳＩ内
部にテスト専用のメモリと比較回路を設け、ＬＳＩ内部
でテストを行う技術が紹介されている。

【０００７】しかしながら、これらの手法はテスト専用
のメモリを別途用意する必要が有る為、回路規模の増加
を招くという欠点があった。

【０００８】そこで本発明者は、テスト専用メモリに代
えて、半導体集積回路の本来の機能実現のためにオンチ
ップされるメモリをテストに用いることについて検討し
た。そして、本発明者は、テストパターンの供給やテス
ト結果の取得についても大きな負担なく比較的低速のテ
スタを用いることができるようにするという点で新たな
検討の必要性を見出した。

【０００９】本発明の目的は、半導体集積回路にテスト
専用のメモリを別途用意しなくても、比較的動作速度の
遅いテスタを用いてテスト可能な半導体集積回路を提供
することにある。

【００１０】本発明の別の目的は、半導体集積回路にテ
スト専用のメモリを別途用意しなくても、比較的動作速
度の遅いテスタを用いて半導体集積回路を実動作速度で
機能検証することができる半導体集積回路のテスト方法
を提供することにある。

【００１１】本発明の更に別の目的は、テストパターン
の供給やテスト結果の取得について大きな負担なく比較
的低速のテスタを用いてテスト可能な半導体集積回路、
そしてその半導体集積回路のテスト方法を提供すること
にある。

【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１４】〔１〕本発明に係る半導体集積回路は、半
導体集積回路が持つ所定の機能を用いる実動作と前記所
定の機能が達成されているかを検証するためのテスト動
作とを行うことが可能である。この半導体集積回路は、
前記実動作で動作可能な複数の実動作回路ブロックとし
て論理回路及びメモリを有し、前記テスト動作におい
て、指定された前記メモリを用い、指定されたその他の
前記実動作回路ブロックをテスト対象として制御するテ
スト制御回路を有する。前記テスト制御回路は、外部か
ら与えられたテスト入力系列及びテスト期待値系列を有
するテストパターンを、指定されたメモリに格納し、メ
モリに格納されたテスト入力系列を前記指定されたメモ
リからテスト対象の実動作回路ブロックに供給し、当該
実動作回路ブロックから出力されるテスト出力結果を、
前記指定されたメモリから読み出されたテスト期待値系
列と比較し、比較結果を外部に出力する。

【００１５】上記した手段によれば、テスト動作におい
てテスト対象に指定されずに未使用となるオンチップメ
モリに着目し、未使用のメモリに予めテスタからテスト
入力系列及びテスト期待値系列から成るテストパターン
を格納し、格納されたテストパターンを利用して、半導
体集積回路内部で独自にテストを行うオンチップテスト
機能が実現される。テストパターンをメモリに格納する
動作速度は低速で済み、テスタは、内部で比較されたテ
スト結果を取得すればよく、実動作周波数による高速動
作に同期して動作結果を受取って比較動作を行うことを
要しない。したがって、ローエンドの比較的低速なテス
タにて実動作周波数テストを行うことが可能になる。

【００１６】前記テスト制御回路は、比較不一致を得た
とき、その結果を保持して出力する保持回路を有するこ
とが望ましい。比較不一致結果が高速パルス変化で出力
されるようなことはないから、テスタはテスト結果を任
意のタイミングで参照することができ、この点において
もローエンドのテスタで対処することができる。

【００１７】前記テスト制御回路は、外部から与えられ
たテストパターンを圧縮して前記メモリに供給可能にす
る圧縮回路と、前記メモリから読み出されたテストパタ
ンを伸張する伸張回路とを有してもよい。オンチップメ
モリに格納可能なテストパタンの実質的なデータ量を増
やすことができ、それによって、テストパターンの書き
込み回数が減るので、テスト効率を向上させることがで
きる。

【００１８】〔２〕前記テストパターンには、データ、
アドレス信号及び制御信号などの情報パターンを含み、
予めメモリに格納されるときの並列ビット数などの情報
フォーマットはメモリのデータ入出力ビット数などに依
存され、実際にテスト動作で実動作回路ブロックに与え
られるときのフォーマットとは必ずしも一致しない。こ
こでは、そのような情報フォーマットの相異を吸収する
ことを考慮する。即ち、半導体集積回路が前記実動作に
おいて前記実動作回路ブロックと半導体集積回路の外部
との間でデータ、アドレス信号入力及び制御信号を伝達
するシステムインタフェースバスを有するとき、前記テ
スト動作との関係では、例えば、当該テスト動作におい
て前記テスト制御回路と前記メモリとの間で前記テスト
パターン、メモリアクセスアドレス信号、及びメモリア
クセス制御信号を伝達するテストパターンバスと、前記
テスト動作において前記テスト制御回路と前記メモリ及
び論理回路との間で前記テスト入力系列又はテスト結果
出力系列を伝達可能なテスト入出力バスとを別々に設け
るのがよい。テストパターンバスのバス幅等はメモリの
並列データ入出力構成を考慮して決めればよく、テスト
入出力バスのバス幅等は実動作回路ブロックの実際の情
報入出力動作態様を考慮して決めればよい。

【００１９】このとき、前記テスト制御回路は、外部か
ら与えられたテスト入力系列及びテスト期待値系列の情
報配列を前記テストパターンバスにおけるテストパター
ン伝達用のデータバス幅に合わせて変更する第１データ
幅変換回路を有するとよい。

【００２０】同様に、前記テスト制御回路は、前記メモ
リから前記テストパターンバスに読み出された前記テス
トパターンのテスト入力系列及びテスト期待値系列の情
報配列を前記テスト入出力バスのデータバス幅に合わせ
て変更する第２データ幅変換回路を備えるとよい。

【００２１】テストパターンの格納に流用するメモリの
記憶容量が小さい場合に対処するには、前記論理回路が
直列的に接続された複数の論理段を有するとき、前記複
数の論理段の中から選択された任意の論理段に前記テス
ト入出力バスを接続可能にするスイッチ回路を設けると
よい。1回のテスト動作でテストパターンが通過する論
理段の論理規模を小さくすることが可能になるから、テ
スト単位でメモリに格納するテストパターンのデータ量
が少なくて済む。その分、必要なテスト結果を得るまで
に必要なテスト動作回数は増えるが、テストパターンを
記憶するメモリの記憶容量は小さくて済む。

【００２２】具体的な態様として、半導体集積回路は、
前記実動作回路ブロックの一種である前記論理回路とし
て、記録媒体から読取られた記録情報の再生に用いられ
る誤り訂正回路及びホストインタフェース回路を有す
る、ＣＤ−ＲＯＭやＤＶＤ―ＲＡＭなどに対する再生制
御又は記録・再生制御の為の半導体集積回路として実現
可能である。別の態様として、半導体集積回路は、ＣＰ
Ｕを論理回路としキャッシュメモリをメモリとするマル
チプロセッサを構成するプロセッサモジュールを複数個
有するマイクロコンピュータとして実現可能である。

【００２３】〔３〕本発明に係るテスト方法は、半導体
集積回路が持つ所定の機能を用いる実動作で利用される
複数の実動作回路ブロックとして論理回路及びメモリを
備えた半導体集積回路をテスト装置に接続し、任意の実
動作回路ブロックを指定してテストを行う方法である。
前記半導体集積回路はテスト制御回路を有する。前記テ
スト方法は、前記テスト装置から前記半導体集積回路に
テストパターンを供給する処理と、供給されたテストパ
ターンを前記テスト制御回路が所定のメモリに格納する
処理と、前記テスト制御回路が前記テストパターンを前
記所定のメモリから取り込む処理と、前記テスト制御回
路が前記取り込まれた前記テストパターンの入力系列を
所定の実動作回路ブロックに供給して動作させる処理
と、前記テスト制御回路が前記取り込まれた前記テスト
パターンの期待値系列を前記所定の実動作回路ブロック
の動作により得られる結果出力データと比較し、比較結
果をテスト装置に出力する処理と、を含む。

【００２４】このテスト方法において、前記出力する処
理では、比較不一致を得たとき、その結果をラッチして
出力するとよい。比較的動作速度の遅いテスタがテスト
結果を受領し易くなる。前記半導体集積回路の前記実動
作における前記実動作回路ブロックの動作速度よりも遅
いテスト装置を用いることができる。前記テスト装置が
前記所定のメモリと前記所定の実動作回路ブロックを指
定する処理を更に含んでよい。

【００２５】

【発明の実施の形態】図１には本発明に係る半導体集積
回路の一例が示される。同図に示される半導体集積回路
１は、特に制限されないが、公知のＣＭＯＳ集積回路製
造技術により単結晶シリコンのような１個の半導体基板
（半導体チップ）に形成される。この半導体集積回路１
は、半導体集積回路１が持つ所定の機能を用いる実動作
と前記所定の機能が達成されているかを検証するための
テスト動作とを行うことが可能である。

【００２６】前記実動作で動作可能な複数の実動作回路
ブロックとして、例えば論理回路２Ｌ，３Ｌ及びメモリ
２Ｍ，３Ｍを備える。論理回路２Ｌとメモリ２Ｍは例え
ばディジタル信号処理等の所定の機能を達成する処理モ
ジュール２を成し、論理回路３Ｌとメモリ３Ｍは例えば
インタフェース処理などの所定に機能を達成する処理モ
ジュール３を成す。前記処理モジュール２，３はシステ
ムインタフェースバスＮＢに接続され、システムインタ
フェース回路４を介して外部端子Ｔｓｙに接続可能にさ
れる。また、前記処理モジュール２，３はシステムイン
タフェースバスＮＢによる他に、夫々に専用適に割当て
られた入出力ポート又は入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２
を介して外部とインタフェース可能にされる。システム
インタフェースバスＮＢは、データ、アドレス信号、制
御信号を伝達する。

【００２７】半導体集積回路１は、テストの為に、テス
ト制御回路（ＴＰＧＣ）５、テストインタフェース回路
６、及びテスト制御レジスタ７を有する。処理モジュー
ル２，３をテストするとき、実動作では外部に出力され
ない内部信号を外部に出力可能にするためのテスト入出
力バスＴＩＯＢ、メモリ２Ｍ，３Ｍにテストパターンを
格納したりするときに用いるテストパターンバスＴＰ
Ｂ、テスト動作における制御信号を伝達するテスト制御
バスＴＣＢが設けられる。前記テストパターンバスＴＰ
Ｂはテスト動作においてテスト制御回路５と前記メモリ
２Ｍ，３Ｍとの間で前記テストパターン、メモリアクセ
スアドレス信号、及びメモリアクセス制御信号を伝達す
る。テスト入出力バスＴＩＯＢは、前記テストモードに
おいて前記テストパターンアクセス比較回路５から前記
メモリ２Ｍ，３Ｍ及び論理回路２Ｌ，３Ｌへの前記テス
ト入力系列の供給と前記メモリ２Ｍ，３Ｍ及び論理回路
２Ｌ，３Ｌによるテスト結果出力系列の伝達を可能とす
る。テスト入出力バスＴＩＯＢはテストインタフェース
回路６を介して複数ビットの外部端子Ｔｔｓ１に接続可
能にされる。

【００２８】前記テスト制御レジスタ７は、特に制限さ
れないが、半導体集積回路の図示を省略する特定の外部
端子等の設定等によりテストモードが設定されたとき、
システムインタフェース回路４を介して外部より制御デ
ータの設定が可能にされる。前記テスト制御レジスタ７
に設定された制御データがテスト制御バスＴＣＢを介し
て伝達されることにより、メモリ２Ｍ，３Ｍ、論理回路
２Ｌ，３Ｌ、テストパターンアクセス比較回路５の間
の、前記バスＴＩＯＢ，ＴＰＢによるバス接続を自由に
設定することができる。更に、前記テスト制御レジスタ
７に設定された制御情報はその他のテスト制御情報ＴＣ
Ｉとしてテスト制御回路５に伝達され、それによるテス
ト動作が指示される。

【００２９】前記テスト制御回路５は、アクセス制御信
号が入力されるテスト端子Ｔｔｓ１、テスト期待値系列
が供給されるテスト端子Ｔｔｓ３、テスト入力系列が供
給されるテスト端子Ｔｔｓ４、故障検出信号が出力され
るテスト端子Ｔｔｓ５、メモリ制御回路１１、スイッチ
回路ＳＷＴＰ、及び比較回路１２を有する。半導体集積
回路テスト装置としてのテスタ１０からテストパターン
を入力するとき、前記スイッチ回路ＳＷＴＰは選択端子
ａ側に設定され、アクセス制御信号に含まれるメモリア
クセスアドレス信号及びメモリアクセス制御信号と、テ
スト入力系列及びテスト期待値系から成るテストパター
ンとが、テストパターンバスＴＰＢに供給される。この
とき、制御レジスタ７の設定により、例えば、モジュー
ルテストの対象が処理モジュール２であり、メモリ３Ｍ
はテスト対象外であることが指定されているなら、その
アクセス制御信号にしたがってテストパターンがテスト
パターンバスＴＰＢを経由してメモリＭ３に格納され
る。モジュールテスト動作を行うときは、前記スイッチ
回路ＳＷＴＰが選択端子ｂ側に設定され、テストパター
ンを格納したメモリＭ３からテストパターンバスＴＰＢ
に読み出されたテストパターンはテスト入出力バスＴＩ
ＯＢの入力経路を介してモジュールテスト対象の処理モ
ジュール２に供給される。処理モジュール２はテストパ
ターンにしたがって動作され、それによる動作結果はテ
スト入出力バスＴＩＯＢの出力経路を介して比較回路１
２に供給される。比較回路１２は前記メモリ３Ｍから読
み出された期待値系列を処理モジュール２からの動作結
果と比較し、比較結果を故障検出信号としてテスタ１０
に供給する。

【００３０】ここで、半導体集積回路１の動作態様を説
明する。半導体集積回路１は、半導体集積回路１に意図
されたところの所定の機能を用いる実動作（通常動作）
と前記所定の機能が達成されているかを検証するための
テスト動作を行うことが可能である。

【００３１】通常の動作では、処理モジュール２，３は
前記システムインタフェースバスＮＢに接続される。例
えば、図１において、端子Ｔｓｙより入力された信号が
システムインタフェースバスＮＢを介してメモリ２Ｍに
供給され、メモリ２Ｍに格納されたデータに対して論理
回路２Ｌとメモリ２Ｍを用いて信号処理を行い、信号処
理結果をシステムインタフェースバスＮＢを介してメモ
リ２Ｍからメモリ３Ｍに移動し、その後、処理モジュー
ル３で別の信号処理を行い、その信号処理結果を端子Ｔ
ｓｙより外部に出力する、といった、一連の信号処理を
行う。

【００３２】半導体集積回路のテスト動作は、処理モジ
ュール２，３に通常動作と同じ動作をさせて全体的なテ
ストを行う通常動作テストと、処理モジュール毎に動作
させてその動作結果を評価するモジュールテストに大別
される。

【００３３】図２には通常動作テストの処理フローチャ
ートが例示される。通常動作テスト時は、通常動作と同
様に各処理モジュール２，３はシステムインタフェース
バスＮＢに接続されている（Ｓ１）。テスタ１０より端
子Ｔｓｙを介してテスト入力系列を入力する。入力され
たテスト入力系列に対して処理回路２，３は前記通常動
作と同様に、一連の処理を行い、処理結果である出力系
列を端子Ｔｓｙ経由でテスタ１０に出力する（Ｓ２）。
テスタ１０は出力系列とテスタ１０が予め内部持ってい
る期待系列とを比較し、半導体集積回路（ＬＳＩ）全体
の故障を検出する（Ｓ３）。

【００３４】図３にはテストインタフェース回路６を用
いるモジュールテスト動作の処理フローチャートが例示
される。このテスト動作では、テスト制御レジスタ７に
制御データを設定して、例えば被テストモジュールとし
て処理モジュール２の入出力をテスト入出力バスＴＩＯ
Ｂに接続する（Ｓ４）。処理モジュール２はテスト入出
力バスＴＩＯＢを介して半導体集積回１の外部より自由
に入出力可能になる。ここで、テスタ１０よりテスト入
出力バスＴＩＯＢを介してテスト入力系列を入力する。
この時使用するテスト入力系列は処理モジュール２をテ
ストするテスト入力系列だけで良いから、必要とされる
テスト入力系列のステップ数は通常動作テストで使用す
るものと比較して短くて済む。テスト入力系列は処理モ
ジュール２にて一連の処理が行われ（Ｓ５）、出力系列
である処理結果をテスト入出力バスＴＩＯＢを介して端
子Ｔｔｓ１に出力する。テスタ１０はテスト出力系列と
テスタ１０が内部に予め持っている期待系列とを比較
し、処理モジュール２の故障を検出する（Ｓ６）。この
モジュールテストを順次繰返して半導体集積回路１の全
部の処理ジュールをテストすれば、半導体集積回路１を
全体的にテストすることが可能である。

【００３５】前記モジュールテストでは被テスト処理モ
ジュール以外の処理モジュールのメモリは使用されない
状態に置かれている。前記テスト制御回路５は、そのよ
うな未使用メモリに着目し、そのときテスト対象以外の
未使用となるメモリにテスト入力系列と期待値系列から
なるテストパターンを格納し、格納したテストパターン
をモジュールテストに利用し、テスト入力系列による処
理結果と期待値系列とを比較して、その結果を故障検出
信号として出力する。

【００３６】図４にはテスト制御回路５を用いたモジュ
ールテストの処理フローが例示される。この処理フロー
では例えば処理モジュール２をモジュールテストの対象
とする。

【００３７】先ず、モジュールテストに先立って、従来
のモジュールテストの手法を用いて、全メモリ２Ｍ，３
Ｍのテストとテスト制御回路（ＴＰＧＣ）５のテストを
行なう。即ち、テスト制御レジスタ７を設定して、メモ
リＭ２，Ｍ３をテスト入出力バスＴＩＯＢに接続し（Ｓ
１０）、テスタ１０からテスト入出力バスＴＩＯＢを介
してメモリ２Ｍ，３Ｍに対するリード及びライト動作等
を繰返してメモリチェックテストを行う（Ｓ１１）。テ
スタ１０はそのテスト結果を判定し（Ｓ１２）、故障を
検出すればそのデバイステストを終了する。

【００３８】次に、テスト制御レジスタ７を設定して、
更にテスト制御回路５をテスト入出力バスＴＩＯＢに接
続すると共に、テスト端子Ｔｔｓ１〜Ｔｔｓ５をテスタ
１０に接続し（Ｓ１３）、メモリ制御回路１１や比較回
路１２を動作させて、テスト制御回路５の動作テストを
行う（Ｓ１４）。テスタ１０が動作結果をテスト入出力
バスＴＩＯＢや端子Ｔｔｓ５から取り込んで、テスト結
果を判定し（Ｓ１５）、故障を検出すればそのデバイス
テストを終了する。

【００３９】次に、端子Ｔｓｙを介してテスト制御レジ
スタ７を設定することにより、モジュールテスト対象と
される処理モジュール２をテスト入出力バスＴＩＯＢに
接続し（Ｓ１６）、処理モジュール３のメモリ３Ｍをテ
ストパターンバスＴＰＢに接続する（Ｓ１７）。その後
で、スイッチＳＷＴＰを選択端子ａ側にセットして、メ
モリ３Ｍを半導体集積回路1の外部より直接アクセス制
御できるようにする（Ｓ１８）。テスタ１０よりテスト
入力系列と期待値系列を並列にならべたテストパターン
をメモリ３Ｍに書き込む（Ｓ１９）。例えばメモリ３Ｍ
のデータ並列入出力ビット数が１６ビットであるとする
と、例えば上位８ビットをテスト入力系列、下位８ビッ
トを期待値系列としたテストパターンが端子Ｔｓｔ３，
Ｔｔｓ４に供給される。

【００４０】テストパターンの格納が終わったら、スイ
ッチＳＷＴＰを選択端子ｂ側に切り換え、メモリ３Ｍを
メモリ制御回路１１からアクセス制御できるようにする
（Ｓ２０）。この状態で、テスト制御レジスタ7の設定
にしたがって、メモリ制御回路１１や比較回路１２が動
作可能にされ、ＴＰＧＣ５によるモジュールテスト動作
が開始される（Ｓ２１）。ＴＰＧＣ５によるモジュール
テスト動作が開始されると、メモリ３Ｍに格納されてい
るテスト入力系列がテストパターンバスＴＰＢに読み出
され、テスト入出力バスＴＩＯＢを介して処理モジュー
ル２に入力される。処理モジュール２はテスト入力系列
に従って動作し、それによって得られる動作結果は、メ
モリ３Ｍから読み出された期待系列と比較回路１２によ
り比較され、比較結果が故障検出信号として出力される
（Ｓ２２）。テスタ１０は故障検出信号をモニタし、そ
の信号のパルス変化によって故障を検出すると、それ以
降のデバイステストを中止する（Ｓ２３）。故障が検出
されなければ、処理モジュール２は良品であることが確
かめられる。

【００４１】図５には本発明に係る半導体集積回路の第
２の例を示す。図５に示される構成は図１の構成に対
し、バス幅変換回路２０，２１、圧縮回路２２、伸張回
路２３、及び保持回路２４を新たに備えている。

【００４２】前記保持回路２４は、前段の比較回路１２
が不一致の比較結果を得たとき、その結果を保持して出
力する回路である。例えば、不一致の比較結果がハイレ
ベルパルスとすれば、前記保持回路２４をセット・リセ
ット型フリップフロップで構成し、テスト動作開始前に
リセット状態とし、セット端子に前記比較結果を入力さ
せる。不一致が一旦発生すれば、保持回路２４の出力は
リセットレベルからセットレベルに変化され、再びリセ
ットされるまでその状態を維持する。比較回路１２で出
力系列と期待系列を比較をして、故障を検出しても、テ
スタ１０の動作速度が半導体集積回路１の内部動作速度
に比べて格段に遅い場合には、パルス幅の短い故障検出
信号をテスタ１０で確実に検出できない場合もある。例
えば半導体集積回路１が１００ＭＨｚ以上で動作し、テ
スタ１０は８０ＭＨｚ以下で動作されるようなときであ
る。このような場合に前記保持回路２４を採用すれば、
テスタ１０は一定時間経過した後に故障検出信号をモニ
ターし、故障検出信号のレベルによって半導体集積回路
１の良／不良を判定すればよい。したがって、この保持
回路２４を採用することにより、低速動作のテスタ１０
でも確実に故障検出を行う事が可能になる。

【００４３】バス幅変換回路（ＴＰＩＢＣ）２０は端子
Ｔｔｓ３，Ｔｔｓ４から供給されたテスト入力系列及び
テスト期待値系列の情報配列を前記テストパターンバス
ＴＰＢにおけるテストパターン伝達用のデータバス幅に
合わせて変更する。前記テストパターン入力に用いる端
子Ｔｔｓ３，Ｔｔｓ４は通常動作では必要無いから、で
きるだけ減らした方が良く、これに答える為に、前記バ
ス幅変換回路２０で入力信号のバス幅変換を行う。例え
ばバス幅変換回路２４としてシリアル・パラレル変換を
利用すれば、少ない数のテストパターン入力端子で、１
６ビット並列データ入出力のメモリ２Ｍ，３Ｍに対応す
ることができ、テスト動作だけに利用される外部端子の
数を減らすことができる。したがって、テストパターン
の外部入力端子を１ビットにすることも可能である。

【００４４】バス幅変換回路(ＴＰＯＢＣ)２１は、前記
メモリ２Ｍ，３Ｍから前記テストパターンバスＴＰＢに
読み出された前記テストパターンのテスト入力系列及び
テスト期待値系列の情報配列を前記テスト入出力バスＴ
ＩＯＢのバス幅に合わせて変更する。半導体集積回路１
ではテスト入出力バスＴＩＯＢのバス幅がメモリ２Ｍ，
３ＭのテストパターンバスＴＰＢより広い場合が有り得
る。このような場合は、メモリ２Ｍ，３Ｍから複数回リ
ードされたデータを併せてテスト入出力バスＴＩＯＢに
出力すればよい。例えば、テスト入出力バスＴＩＯＢの
バス幅が３２ビットで、テストパターンバスＴＰＢにお
けるテスト入力系列のデータ幅が８ビットの場合はメモ
リ２Ｍ，３Ｍを４回読んだ時にテス入出力バスＴＩＯＢ
にデータを出力すれば、所望のテスト入力系列を被テス
トモジュールに供給することが可能である。

【００４５】前記圧縮回路（ＴＰＤＣ）２２はテスタ１
０から与えられてバス幅変換回路２０を通ったテストパ
ターンを圧縮してテストパターンバスＴＰＢに供給す
る。前記伸張回路（ＴＰＤＥ）２３は前記メモリ２Ｍ又
は３ＭからテストパターンバスＴＰＢに読み出されたテ
ストパタンを伸張して前記バス幅変換回路２１に出力す
る。前記メモリ２Ｍ，３Ｍの記憶容量が小さい場合に
は、必要なテストパターンをメモリ２Ｍ又は３Ｍに格納
することができない場合がある。このとき、前記圧縮回
路２２及び伸張回路２３を採用すれば、圧縮したデータ
をメモリ２Ｍ又は３Ｍに貯えればよく、比較的小さな記
憶容量のメモリでも対応可能になる。圧縮には、０や１
の数を数えるＲＨ（ランレングス）符号方式などを採用
すればよい。尚、少ない記憶容量のメモリでモジュール
テストを行うには、モジュールテストの対象となる回路
を更に細かく分割する方法もあり、これについては後述
する。

【００４６】図６には図５半導体集積回路の更に詳細な
一例であるＤＶＤ（Digital VideoDisc）コントローラ
を備えたＤＶＤドライブシステムが例示される。

【００４７】同図に示されるＤＶＤドライブシステム
は、スピンドルモータ３０で回転されるディスク（図示
せず）から光ピックアップ３１にて記録情報を読取る。
光ピックアップ３１はスレッドモータ３２によりトラッ
クジャンプのためのスレッド送りが行われる。スピンド
ルモータ３０及びスレッドモータ３２はモータドライバ
ＩＣ３３で駆動される。光ピックアップ３１で読取られ
た記録情報は前処理ＬＳＩ３５により増幅され、波形整
形されてＤＶＤコントローラ４０に供給される。ＤＶＤ
コントローラ４０はマイクロコンピュータ等から成るシ
ステムコントローラ３６の制御を受けて動作する。

【００４８】前記ＤＶＤコントローラ４０は、アナログ
データを２値化する２値化回路（Ｄata−Ｓtrobe）４
１、復調回路（ＤＶＤ−Ｄemod）４２、変調回路（ＤＶ
Ｄ−Ｍod）４３、誤り訂正回路（ＤＶＤ−ＥＣＣ）４４
Ｌ、オーディオインタフェース回路（Ａudio Ｐrocesso
r）４５、パーソナルコンピュータなどのホストコンピ
ュータとインタフェースされるＡＴＡＰＩインタフェー
ス回路（ＡＴＡＰＩ）４６Ｌ、システムインタフェース
回路（ＭＩＣＯＮＩＦ）４、サーボ回路（ＳＥＲＶ
Ｏ）４８、クロック発振器回路（ＣＰＧ）４９、メモリ
コントロール回路５０、テスト制御回路（ＴＰＧＣ）
５、メモリ４４Ｍ、メモリ４６Ｍ、テスト制御レジスタ
７、テストインタフェース回路６等のモジュールから構
成され、公知の半導体集積回路製造技術により１つの半
導体基板上に形成される。テスト制御回路（ＴＰＧＣ）
５、テスト制御レジスタ７、テストインタフェース回路
６の機能は前述の通りである。メモリ４４Ｍと誤り訂正
回路４４Ｌは誤り訂正モジュール４４を構成し、メモリ
４６ＭとＡＴＡＰＩ４６ＬはＡＴＡＰＩモジュール４６
を構成する。

【００４９】尚、ＤＶＤコントローラ４０は、特に制限
されないが、ＤＶＤと共に、ＣＤ−ＲＯＭ（Compact Di
sk−Read Only Memory）、音楽用のＣＤの再生も可能に
されており、その為に、ＣＤ用の復調回路（ＣＤ−Ｄ
Ａ）４７、ＣＤ−ＲＯＭからの読み取り情報に対するデ
スクランブラ４８、そしてＣＤ−ＲＯＭフォーマットの
データをデコードするＲＯＭデコーダ４９を有してい
る。

【００５０】前記ＣＰＧ４９は外部端子を介して接続さ
れる水晶発振子または外部クロックに基づいて、逓倍や
分周を行って、基準クロックを生成し、各機能ブロック
に供給する。この基準クロックに同期して、ＤＶＤコン
トローラ４０は動作を行う。

【００５１】前記誤り訂正回路４４Ｌはガロア体／整数
の演算回路と制御回路から成り、誤り訂正の為の演算を
行う回路である。その詳細な一例は後述する。

【００５２】前記メモリコントロール回路５０はメモリ
４４Ｍ，４６Ｍ等のデータメモリに対する入出力の要求
の調停（アービトレーション）を行うとともに、システ
ムインタフェースバスＮＢのバス制御を行う。

【００５３】前記システムインタフェース回路４はマイ
クロコンピュータで構成されるようなシステムコントロ
ーラ３６に接続される。システムコントローラ３６はシ
ステムインタフェースバスＮＢを介して復調回路４２や
誤り訂正回路４４Ｌ等の各回路を初期設定し、また、テ
スト制御レジスタ７を設定して、所望のモジュールをテ
スト入出力バスＴＩＯＢに接続したり、所望のメモリ４
Ｍ，４６ＭをテストパターンバスＴＰＢに接続する。

【００５４】前記メモリ４４Ｍは２０Ｋビット程度の容
量を有し、前述の誤り訂正回路４４Ｌと組み合わせて、
誤り訂正の演算を行う。この誤り訂正回路４４Ｌとメモ
リ４４Ｍの組み合わせを誤り訂正モジュール４４と呼
び、図１の処理モジュール２に相当する。

【００５５】前記メモリ４６Ｍは２Ｍビット程度の容量
を有し、前述のＡＴＡＰＩ回路４６Ｌと組み合わせて、
パーソナルコンピュータなどのホストコンピュータとの
インタフェース制御を行う。このＡＴＡＰＩ回路４６Ｌ
とメモリ４６Ｍの組み合わせをＡＴＡＰＩモジュール４
６と呼び、図１の処理モジュール３に相当する。

【００５６】前記ＴＰＧＣ回路５は図５の半導体集積回
路で説明したようにメモリ制御回路１１、比較回路１２
等から構成され、メモリ４４Ｍ，４６Ｍへのテストパタ
ーン格納、誤り訂正モジュール４４又はＡＴＡＰＩモジ
ュール４６へのテスト入力系列送出、出力系列と期待値
系列との比較などを行う。

【００５７】前記２値化回路４１、変調回路４３、及び
サーボ回路４８等は前処理ＬＳＩ３５に接続される。前
処理ＬＳＩ３５はＤＶＤディスクから光ピックアップ３
１で読み取った記録情報を増幅し、記録情報を再生する
ための情報信号を２値化回路４１に与える。また、前処
理ＬＳＩ３５は情報信号のエンベロープ等からフォーカ
スエラー、トラッキングエラーの各信号を生成してサー
ボ回路４８に供給する。サーボ回路４８はそれらの情報
に基づき、光ピックアップ３１のフォーカシングとトラ
ッキングの制御を行う。またトラッキング制御の低周波
成分を抽出して、Ｄ／Ａ変換出力によって、光ピックア
ップ３１のスレッドモータ３２の制御を行う。また、サ
ーボ回路４８はパルス検出によって、ディスクの回転速
度を検出し、サーボ処理を行い、Ｄ／Ａ変換出力によっ
て、スピンドルモータ３０の制御を行う。前記光ピック
アップ３１のフォーカシング及びトラッキング、そして
スレッドモータ３２及びスピンドルモータ３０の駆動
は、モータドライバＩＣ３３で行う。

【００５８】図７には前記メモリ４４Ｍの詳細な一例が
示される。メモリ４４Ｍは、メモリアレイ６０、カラム
選択回路６１、カラムデコーダ６２、ロウデコーダ６
３、入力データコントローラ６４、タイミングコントロ
ーラ６５、データ出力バッファ６６、データ入力バッフ
ァ６７、スイッチ回路ＳＷ０４，ＳＷ０５から成る。前
記メモリ４６も同様に構成される。

【００５９】前記メモリアレイ６０は例えばメモリセル
がマトリクス配置され、メモリセルの選択端子がワード
線に、メモリセルのデータ入出力端子がビット線に接続
される。前記カラム選択回路６１はビット線を選択的に
読み出しコモンデータ線ＲＣＤ又は書き込みコモンデー
タ線ＷＣＤに導通させるスイッチ回路として構成され
る。ロウデコーダ６３はメモリアクセスアドレス信号の
内のロウアドレス信号をデコードし、デコード結果に従
って前記ワード線選択動作を行う。前記カラムデコーダ
６３はメモリアクセスアドレス信号の内のカラムアドレ
ス信号をデコードし、デコード結果に従って前記カラム
選択回路６１にビット線選択動作をさせる。

【００６０】すなわち、書き込み動作ではカラムアドレ
ス信号が指示するビット線を書き込みコモンデータデー
タ線ＷＣＤに導通させ、読み出し動作ではカラムアドレ
ス信号が指示するビット線を読み出しコモンデータ線Ｒ
ＣＤに導通させる。書き込みデータはデータ入力バッフ
ァ６７から入力データコントローラ６４に供給され、入
力データコントローラ６４は所定の書き込みタイミング
に同期して書込みデータを前記書き込みコモンデータ線
ＷＣＤに与える。読み出しコモンデータ線ＲＣＤに読み
出された読み出しデータはデータ出力バッファ６６を介
して出力動作される。データ入力バッファ６７及びデー
タ出力バッファ６６の動作はアクセス制御信号にしたが
ってタイミングコントローラ６５が制御する。

【００６１】前記メモリ４４ＭとバスＮＢ，ＴＰＢ，Ｔ
ＩＯＢの接続は前記スイッチ回路ＳＷ０４，ＳＷ０５を
介して行われる。スイッチ回路ＳＷ０４は３個のスイッ
チｓ１１〜ｓ１３を有し、ＳＷ０５は５個のスイッチｓ
１４〜ｓ１８を有し、各スイッチは選択端子ａ，ｂを有
する。各スイッチｓ１１〜ｓ１８の選択状態はテスト制
御バスＴＣＢの制御信号によって決定される。

【００６２】図８には主な動作モードにおける前記スイ
ッチｓ１１〜ｓ１８の選択状態が例示される。前記実動
作ではスイッチ回路０４、ＳＷ０５の全ての選択端子は
ａ側に設定され、メモリ４４Ｍはシステムインタフェー
スバスＮＢに接続され、テストパターンバスＴＰＢ及び
テスト入出力バスＴＩＯＢから切り離される。テストパ
ターンの書き込み又は読み出しを行うパターンアクセス
動作時は、スイッチ回路０４は端子ｂ側、スイッチ回路
ＳＷ０５は選択ａ側に設定される。これによって、メモ
リ４４ＭはテストパターンバスＴＰＢとアドレス、アク
セス制御信号、及びテストパターンを入出力可能にされ
る。ブロックテスト即ち処理モジュール単位のテストで
は、スイッチ回路０５が端子ａ側に設定されればよい
（スイッチ回路ＳＷ０４の選択状態は任意でよい）。こ
れにより、メモリ４４Ｍはテスト入出力バスＴＩＯＢを
介してテストパターンアクセス比較回路５からアドレ
ス、アクセス制御信号、及び必要な書込みデータ等のテ
ストパターンが供給され、また、テストパターンしたが
ってメモリから読み出されデータがテスト入出力バスＴ
ＩＯＢに供給される。

【００６３】次に、図６に例示されるＤＶＤドライブシ
ステムにおける記録情報再生時の動作を説明する。

【００６４】マイクロコンピュータによって構成される
前記システムコントローラ３６は、その入出力回路から
のコマンド入力や、入出力ポートのキー入力を監視して
おり、入力があった場合には、入力されたコマンドやキ
ーの内容を解読して、これに従って、動作を開始する。

【００６５】前記システムコントローラ３６は、システ
ムインタフェース回路４を介して、サーボ回路４８にお
けるサーボ動作設定レジスタを初期設定して、フォーカ
ス、トラッキングサーボ制御を動作させ、フォーカスが
ロックすると、スピンドルモータ３０でディスクを回転
させ、更に、光ピックアップ３１を所定の位置に移動さ
せる。

【００６６】光ピックアップ３１によって読み出された
データは、前処理ＬＳＩ３５でデジタル信号に変換さ
れ、前記ＤＶＤコントローラ４０に入力される。入力さ
れたデータは、先ず、復調回路（ＤＶＤ−Ｄemod）４２
に入力され、ＤＶＤの場合、８−１６方式の復調、デイ
ンタリーブ、シンクの検出などが順次行われる。所定の
量のデータが復調されると、メモリコントロール回路５
０に入力要求が与えられる。メモリコントロール回路５
０は、所定のタイミングで、入力要求を受け付けて、復
調されたデータを、復調回路４２から、メモリ４４Ｍへ
転送する。

【００６７】メモリ４４Ｍに所定量のデータ（ＤＶＤの
場合、１ブロック：１８２×２０８バイト）が蓄積され
ると、メモリコントロール回路５０から割込み要求が発
生し、誤り訂正回路４４Ｌで割込みが受け付けられる
と、それによって、誤り訂正処理（復号化）が開始され
る。

【００６８】所定のデータの誤り訂正処理が行われる
と、誤り訂正回路４４Ｌは所定のレジスタなどを設定し
て、データ出力を指示する。誤り訂正回路４４Ｌの指示
を受けてメモリコントロール回路５０は、誤り訂正処理
の行われたデータをメモリ４４Ｍからメモリ４６Ｍへ転
送する。この後、一連の誤り訂正処理が続き、メモリコ
ントロール回路５０が持っているメモリ４６Ｍのポイン
タなどで、メモリ４６Ｍへのデータ転送量が所定量にな
った事を検出すると、メモリコントロール回路５０は所
定のタイミングで、メモリ４６Ｍから、ＡＴＡＰＩイン
タフェース回路４６Ｌへデータを出力し、ＡＴＡＰＩイ
ンタフェース回路４６Ｌはパーソナルコンピュータ（Ｐ
Ｃ）のようなホスト装置のインタフェース回路に向けて
データを出力する。

【００６９】また、コマンドやキーの内容によっては、
誤り訂正回路４４Ｌは汎用インタフェース回路（汎用Ｉ
Ｆ）５２の所定のレジスタなどを設定して、データ出力
を指示する。汎用インタフェース回路５２からのデータ
は、映像データの場合、図示はされない、ＭＰＥＧ回路
に供給され、圧縮が解除されて、例えば、ＬＣＤなどの
表示装置に表示される。

【００７０】コマンドやキーの指示が完了するか、次の
コマンドやキーが入力されるまで、上記動作が継続され
る。

【００７１】次に、図６のＤＶＤドライブシステムにお
ける情報記録動作を説明する。前記同様に、システムコ
ントローラ３６は、その入出力回路からのコマンド入力
や、入出力ポートからのキー入力を監視しており、入力
があった場合は、入力されたコマンドやキーの内容を解
読して、これに従って、動作を開始する。

【００７２】システムコントローラ３６は、システムイ
ンタフェース回路４を介して、サーボ回路４８の動作を
初期設定して、フォーカス、トラッキングサーボ制御を
動作させ、フォーカスがロックすると、スピンドルモー
タ制御を動作させ、ディスクを回転させ、更に、光ピッ
クアップ３１を所定の位置に移動させる。

【００７３】ＡＴＡＰＩインタフェース回路４６Ｌはパ
ーソナルコンピュータなどのホスト装置にデータ要求を
出して、データを入力する。所定量のデータが入力され
ると、ＡＴＡＰＩインタフェース回路４６Ｌはメモリコ
ントロール回路５０に対して入力要求を出す。メモリコ
ントローラ回路５０は所定のタイミングで、入力要求を
受け付け、ＡＴＡＰＩインタフェース回路４６Ｌから入
力されたデータをメモリ４６Ｍへ転送し、一時的に格納
する。その後、一連の動作を継続し、メモリコントロー
ル回路５０は、それが持っているメモリ４６Ｍのための
ポインタなどで、メモリ４６Ｍのデータ格納量が所定量
になった事を検出すると、所定のタイミングでメモリ４
６Ｍから、メモリ４４Ｍへデータを転送する。

【００７４】メモリ４４Ｍに所定量のデータ（ＤＶＤの
場合、１ブロック）が蓄積されると、メモリコントロー
ル回路５０から誤り訂正回路４４Ｌに対して割込み要求
が与えられ、これによって誤り訂正回路４４Ｌはメモリ
４４Ｍが保有するデータに対してパリティ付加処理（符
号化）を行う。

【００７５】誤り訂正回路４４Ｌはメモリ４４Ｍが保持
する所定のデータに対するパリティ付加処理を完了した
とき、パリティ付加処理の完了を変調回路４３に与え
る。これを受けて変調回路４３はメモリコントロール回
路５０に転送制御を起動し、これによって、メモリコン
トロール回路５０は、パリティー付加処理の完了された
データをメモリ４４Ｍから変調回路４３に内部転送す
る。ＤＶＤデータの場合、変調回路４３はインターリー
ブ、シンクの挿入、８−１６方式の変調などを随時行っ
てデータを出力する。出力されたデータは、前処理ＬＳ
Ｉ３５で増幅され、光ピックアップ３１を介して光ディ
スクに書き込まれる。

【００７６】図９には図６の前記ＤＶＤドライブシステ
ムを全体的に示してある。図６の光ピックアップ３１は
フォーカシング及びトラッキング用のアクチュエータ３
１Ａとレーザーダイオード等から成るピックアップ３１
Ｐによって構成される。図６のモータドライバＩＣ３３
はアクチュエータ３１Ａのドライバ３３Ｄａ、スレッド
モータのドライバ３３Ｄｔ、及びスピンドルモータ３０
のドライバ３３Ｄｓを含んでいる。ここではリードチャ
ンネル７０によって前処理ＬＳＩ３５を総称している。
リードチャンネル７０は読み取り情報のプリアンプ等を
含む。

【００７７】ＤＶＤコントローラ４０はＣＤ及びＤＶＤ
といったリームバブルなディスク７１に対する情報の記
録・再生、並びに前記ディスク７１に対するサーボ制御
に用いられる。即ち、ＤＶＤコントローラー４０は、ト
ラッキングエラー信号ＴＥや、フォーカスエラー信号Ｆ
Ｅなどをリードチャンネル７０から取得し、ピックアッ
プ３１Ｐのトラッキング及びフォーカシング等を達成す
るように、サーボ制御信号ＳＶＤＡ０、ＳＶＤＡ１をド
ライバ３３Ｄａに与え、サーボ制御信号ＳＶＤＡ３をド
ライバ３３Ｄｓに与える。更に、ＤＶＤコントローラ４
０は、ディスク７１から読み出されてリードチャンネル
７０で増幅された信号ＤＩＮを入力して復調し、また、
ディスク７１に書き込むべきデータを変調する。ホスト
インタフェース（前記ＡＴＡＰＩインタフェース回路４
６Ｌ）は、エンハンスドＩＤＥ（Integrated Device El
ectronics）バス等のバスを介して、パーソナルコンピ
ュータなどのホスト装置と接続され、コマンドなどを入
力し、ステータスなどの表示と、データの出力などを行
う。

【００７８】光ディスク７１の記録情報はピックアップ
３１Ｐによって読み取られる。ピックアップ３１Ｐは、
発光素子（レーザダイオード）によってレーザ出力光を
出力し、光ディスク７１からの反射光を受光素子（フォ
トダイオード）で検出する。ピックアップ３１Ｐの位置
はアクチュエータ３１Ａとスレッドモータ３２によって
制御される。

【００７９】ピックアップ３１Ｐの出力した信号は、リ
ードチャネル７０で増幅され、ディジタル化される。シ
ステムコントローラ（マイクロコンピュータ）３６は、
リードチャネル７０に対して、ＳＣＩ（Serial Communi
cation Interface）及びＩ/Ｏポートを用いて、制御を
行う。

【００８０】ディスク７１が着脱自在に搭載される図示
を省略するトレイに対しては、オープンスイッチ、クロ
ーズスイッチの制御信号をシステムコントローラ３６の
Ｉ／Ｏポートから入力し、イジェクトスイッチ信号を割
込み要求信号として入力し、トレイ（ローディング）モ
ータをシステムコントローラ３６のＰＷＭ（Pulse Widt
h Modulation）タイマの出力で駆動する。

【００８１】図９に示されたＤＶＤドライブシステムは
ＤＶＤの他に、ＣＤ−ＲＯＭに対する記録再生、そして
ＣＤ−ＤＡに対する再生を行う事ができる。基本的な再
生処理等はＤＶＤとほぼ同じである。即ち、ＤＶＤと同
様に、ＣＤ−ＲＯＭやＣＤ−ＤＡといったディスクから
ピックアップ３１Ｐで読み出された信号は、リードチャ
ンネル７０のプリアンプで増幅された後、波形整形回路
でディジタル波形に整形される。ＣＤ−ＲＯＭのデータ
はＤＶＤコントローラ４０の前記復調回路４２でディジ
タル復調され、前述と同様に誤り誤り訂正回路４４Ｌを
介してエラー訂正が行われ、デスクランブル回路４８で
デスクランブルされる。デスクランブル処理後のデータ
は、ＲＯＭデコーダ４９でＣＤ−ＲＯＭフォーマットか
らホスト装置へのデータ形式にデコードされ、ＡＴＡＰ
Ｉインタフェース回路４６Ｌを介してホスト装置に与え
られる。ＣＤ−ＤＡのデータは復号回路４２で復号さ
れ、誤り訂正などが行われた後に、ＡＴＡＰＩインタフ
ェース回路４２を介してホスト装置に出力される。

【００８２】システムコントローラ３６は、ディスク７
１がロードされると、ディスク上のＴＯＣ（Table Of C
ontents）情報などを読み出し、これをバッファメモリ
に格納する。ＣＤの場合、リードイン部のＴＯＣ情報
は、最大１００曲であり、それぞれ９バイトなどのデー
タであるから、記憶密度の高いバッファメモリに格納す
ることにより、物理的な利用効率を向上するとともに、
システムコントローラ３６によって随時リード可能であ
るから、シーク時に移動量を算出したり、ホストインタ
フェースからのコマンドなどに対応して即座に使用する
ことができる。

【００８３】また、ＤＶＤ−ＲＯＭディスクに対してシ
ステムコントローラ３６はリードデータのＩＤやコピー
プロテクションデータを随時リードする。

【００８４】更に、ＤＶＤ−ＲＡＭディスクに対してシ
ステムコントローラ３６は欠陥情報を読み出して、バッ
ファメモリに保持しておき、システムコントローラ３６
が、ホストインタフェース回路（ＡＴＡＰＩインタフェ
ース回路４６Ｌ）を介してホストシステムから指示され
る論理アドレスを、物理アドレスに変換する際に参照す
る。

【００８５】次に、図６に示されるＤＶＤドライブシス
テムにおけるモジュールテスト動作を説明する。

【００８６】図１０にはＤＶＤドライブシステムにおけ
る、メモリ４４Ｍと誤り訂正回路４４Ｌからなる誤り訂
正モジュール４４のテスト動作のフローが示される。

【００８７】ＤＶＤドライブシステムの回路は実動作
（通常動作）時にはシステムインタフェースバス（通常
バス）ＮＢにより接続されており、各回路間で処理した
信号の授受を行う。テスト時にはテスト制御バスＴＣＢ
を制御して、被テストモジュールの入出力端子をテスト
入出力バスＴＩＯＢに接続する。テストで使用しないメ
モリはテストパターンバスＴＰＢに接続され、テストパ
ターンの格納に使用する。テストパターンの格納、入力
系列の生成、期待値系列と出力系列の比較はテスト制御
回路(ＴＰＧＣ)５にて行う。

【００８８】まず、メモリ４４Ｍ，４６Ｍ、ＴＰＧＣ５
をテスト入出力バスＴＩＯＢに接続し、テスタを用い
て、動作チェックを行なう（Ｓ３０，Ｓ３１）。

【００８９】メモリ４４Ｍ，４６ＭとＴＰＧＣ５に問題
の無い事を確認したら、テスト制御レジスタ７を設定し
て、誤り訂正モジュール４４をテスト入出力バスＴＩＯ
Ｂに接続し（Ｓ３２）、メモリ４６Ｍをテストパターン
バスＴＰＢに接続する（Ｓ３３）。接続が終わったら、
ＴＰＧＣ５をパターン入力モードとし（Ｓ３４）、テス
タよりメモリ４６Ｍに誤り訂正モジュール用のテストパ
ターンを書込む（Ｓ３５）。その後、ＴＰＧＣ５を出力
モードに設定しメモリ４６Ｍの制御権をＴＰＧＣ５とす
る（Ｓ３６）。その後、制御レジスタ７の設定値にした
がってＴＰＣＧ５の動作をスタートさせ、テスト動作を
開始する（Ｓ３７）。テスト動作を開始させると、ＴＰ
ＧＣ５よりテスト入力系列がテスト入出力バスＴＩＯＢ
を介して誤り訂正回路４４Ｌに入力され、誤り訂正回路
４４Ｌとメモリ４４Ｍとの間で一連の処理が行われ、テ
スト結果データ（テスト出力系列）がテスト入出力バス
ＴＩＯＢに出力される。このテスト出力系列はＴＰＧＣ
５内の比較回路１２にて期待系列と比較され（Ｓ３
８）、誤り訂正モジュール４４の故障検出が行われる
（Ｓ３９）。

【００９０】半導体集積回路の製造工程において発生し
たプロセスバラツキに起因する不良を検出する為にはア
ット・スピード・テスト（実動作周波数テスト）が有力な
手法とされているが、外部のテスタを用いた従来の手法
では、半導体集積回路の動作周波数と比較して、テスタ
の動作周波数が低い場合には実動作周波数でのテストが
できないという問題があった。

【００９１】このような場合に、本発明を適用したＤＶ
Ｄコントローラ４０のような半導体集積回路１を用いれ
ば、テスト動作時に外部のテスタと半導体集積回路にお
ける入出力ピンとのインタフェースを介在させないで済
むから、半導体集積回路１のテストを実動作周波数近傍
で行う事ができ、不良品を効率よく検出する事ができ
る。また、テストパターンの入力は低速でも良いから、
安価なローエンドテスタを用いる事ができ、半導体集積
回路１におけるテストコストの削減につなげることがで
きる。

【００９２】ここで、処理モジュールを更に分割してテ
スト可能にするサブモジュールテストについても説明す
る。前述した、誤り訂正モジュール４４を例に、誤り訂
正回路４４Ｌを更に分割してテストを行う為の詳細な一
例を説明する。

【００９３】図１１には前記誤り訂正回路４４Ｌの詳細
な一例が示される。同図に示される誤り訂正回路４４
は、２個のガロア体乗算器８１、１個のガロア体加算器
８２、６４ワードのガロアバッファ８３、４ワードのガ
ロアレジスタ８４、３個のポインタＰＳ１，ＰＳ２，Ｐ
Ｄ、ポインタエンド値が設定されるレジスタＰＥＮＤ、
８ワードの整数レジスタ８５、１個の整数加減算器８
６、セレクタ８９で選択されたポインタＰＳ１，ＰＳ
２，ＰＤの値とレジスタＰＥＮＤの設定値を比較するコ
ンパレータ９０、演算結果を保持するフラグレジスタ９
１、フラグレジスタが保持する値を判定するマスク付き
比較器９２、マスク付き比較器９２の出力などに基づい
て誤り訂正回路４４Lを待機状態にするための情報を保
持する待機レジスタ９３から成る。

【００９４】ガロアバッファ８３、ガロアレジスタ８
４、２個のガロア体乗算器８１は６本の内部バス８７で
接続されており、ガロアバッファ８３、ガロアレジスタ
８４に格納されたデータの演算を行って、その結果をガ
ロアバッファ８３、ガロアレジスタ８４に再格納する。
演算器８１，８２の入力にはセレクタ８８が設けられて
おり、演算に使われるデータが供給される内部バス８７
を選択できる。演算器８１，８２の出力は内部バス８７
を介して、ガロアバッファ８３又はガロアレジスタ８４
に格納される。

【００９５】ガロアバッファ８３は、ポインタＰＳ１、
ＰＳ２で指定されたアドレスの２ワードを同時にバス８
７に出力し、同時にポインタＰＤで指定されたアドレス
に内部バス８７からデータを取り込む。ポインタのＰＳ
１，ＰＳ２，ＰＤの値はガロア体演算と同一サイクル内
に、増減（＋１／−１）が可能である。ポインタＰＳ
１，ＰＳ２，ＰＤの値は、整数レジスタ８５から書き込
みと読み出しが行われる。整数レジスタ８５にはポイン
タＰＳ１，ＰＳ２，ＰＤの制御に必要な値を演算するた
めに必要なデータが格納されており、接続された整数加
減算器８６を用いて演算が行われる。

【００９６】前記誤り訂正回路４４Lには、システムイ
ンタフェースバス（通常バス）NBとテスト入出力バスＴ
ＩＯＢが接続可能にされており、テスト制御バスＴＣＢ
からの制御データで内部切替スイッチ回路ＳＷ０６〜Ｓ
Ｗ０８を切り替える事によって、誤り訂正回路４４Ｌを
選択的にシステムインタフェースバスNB又はテスト入出
力バスＴＩＯＢに接続し、更に、誤り訂正回路４４Ｌの
内部とテスト入出力バスＴＩＯＢとの接続点を切り換え
可能になる。図１１においてテスト入出力バスＴＩＯＢ
はテスト入力バスＴＩＢ及びテスト出力バスＴＯＢに分
けて図示されている。

【００９７】図１２には主な動作モードにおける前記ス
イッチ回路ＳＷ０６〜ＳＷ０８の選択状態が例示され
る。実動作時にはスイッチ回路ＳＷ０６〜０８の選択端
子はｂ側に設定される。システムインタフェースバスＮ
Ｂを介してデータの入力が行われ、入力データに対して
ガロア体乗算器８１等による演算が行われ、演算結果が
システムインタフェースバスＮＢに返される。

【００９８】誤り訂正モジュール４４全体をテストする
モジュールテスト時には、スイッチ回路ＳＷ０６の選択
端子がａ側に設定され、スイッチ回路ＳＷ０７、ＳＷ０
８の選択端子がｂ側に設定される。これにより、誤り訂
正回路４４Ｌへの入力は全てテスト入力バスＴＩＢを介
して可能にされる。また誤り訂正回路４４Ｌの内部動作
結果はテスト出力バスＴＯＢを介して外部でモニタ可能
にされる。前記バスＴＯＢ、ＴＩＢはテスト入出力バス
ＴＩＯＢ介してテスタ１０やＴＰＧＣ５に接続され、一
連のテストが行われる。

【００９９】誤り訂正回路４４Ｌには３つの分割スイッ
チ回路ＳＷ０６〜ＳＷ０８があり、これを利用すれば、
モジュールを更に細かく分割してサブモジュールテスト
を行う事ができる。例えば、スイッチ回路ＳＷ０８の全
ての選択端子をａ側に設定すると、ガロア体演算器８１
及びガロア体加算器８２のサブモジュールの入力は全て
テスト入力バスＴＩＢとされる。これにより、ガロア体
演算器８１，８２に対して一連のテストを行って、その
結果をテスト出力バスＴＯＢを経由してＴＰＧＣ５に供
給することにより、ガロア体演算器８１，８２のサブモ
ジュールに対して故障検出を行うことができる。

【０１００】例えば、スイッチ回路ＳＷ０６、ＳＷ０８
の全ての選択端子をｂ側に設定し、スイッチ回路ＳＷ０
７の全ての選択端子をａ側に設定しすると、ガロアバッ
ファ８３のサブモジュールの入力は全てテスト入力バス
ＴＩＢとされる。これにより、ガロアバッファ８３に対
して一連のテストを行って、その結果をテスト出力バス
ＴＯＢを経由してＴＰＧＣ５に供給することにより、ガ
ロアバッファ８３のサブモジュールに対して故障検出を
行うことができる。

【０１０１】前記サブモジュールテストとモジュールテ
ストを比較すると、サブモジュールテストはテストの対
象となる回路が少なくなる為にテストパターンのステッ
プ数は短くなる。また、モジュール内の全サブモジュー
ルについてテストを行えば、誤り訂正モジュール４４Ｌ
全体の動作をテストする事が可能となる。モジュールテ
スト及びサブモジュールテストでは、そのとき未使用の
メモリを使用する為、テストパターン格納に用いるメモ
リ容量が少ない場合には、サブモジュールテストを複数
回繰り返してモジュール全体をテストするという手法は
非常に有効である。

【０１０２】図１３には前記誤り訂正回路４４Ｌにおけ
るサブモジュールテストのテスト動作のフローが例示さ
れる。先ず、メモリ４４Ｍ，４６Ｍ、ＴＰＧＣ５をテス
ト入出力バスＴＩＯＢに接続し、テスタを用いて、動作
チェックを行なう（Ｓ４０，Ｓ４１）。

【０１０３】メモリ４４Ｍ，４６ＭとＴＰＧＣ５に問題
の無い事を確認したら、テスト制御レジスタ７を設定し
て、ガロア体演算器８１，８２から成るガロア体演算器
サブモジュールをテスト入出力バスＴＩＯＢに接続し
（Ｓ４２）、メモリ４６ＭをテストパターンバスＴＰＢ
に接続する（Ｓ４３）。接続が終わったら、ＴＰＧＣ５
をパターン入力モードとし（Ｓ４４）、テスタよりメモ
リ４６Ｍにガロア体演算器サブモジュール用のテストパ
ターンを書込む（Ｓ４５）。その後、ＴＰＧＣを出力モ
ードに設定しメモリ４６Ｍの制御権をＴＰＧＣ５とする
（Ｓ４６）。その後、制御レジスタ７の設定値にしたが
ってＴＰＣＧ５の動作をスタートさせ、テスト動作を開
始する（Ｓ４７）。テスト動作を開始させると、ＴＰＧ
Ｃ５より入力系列がテスト入出力バスＴＩＯＢを介して
ガロア体演算器サブモジュールに入力され、ガロア体演
算器サブモジュールで演算処理が行われ、演算結果デー
タがテスト入出力バスＴＩＯＢに出力される。出力系列
はＴＰＧＣ５内の比較回路にて期待系列と比較され（Ｓ
４８）、ガロア体演算器サブモジュールの故障検出が行
われる（Ｓ４９）。

【０１０４】次に、図６に示されるＤＶＤドライブシス
テムにおけるメモリを持たないモジュールに対するテス
ト動作を説明する。

【０１０５】図１４には図６のサーボ回路（サーボモジ
ュール）４８に対するモジュールテストの動作フローが
例示される。基本的な処理手順は図１０の場合と同様で
あり、メモリ４４Ｍ，４６ＭとＴＰＧＣ５をチェックし
（Ｓ５０，Ｓ５１）、その結果問題が無ければ、テスト
制御レジスタ７の設定により、サーボモジュール４８を
テスト入出力バスＴＩＯＢに接続し（Ｓ５２）、メモリ
４６ＭをテストパターンバスＴＰＢに接続する（Ｓ５
３）。接続が終わったら、ＴＰＧＣ５をパターン入力モ
ードとして（Ｓ５４）、テスタ１０より、メモリ２にサ
ーボモジュール４８のテストパターンを書込む（Ｓ５
５）。その後、ＴＰＧＣ５にメモリ４６Ｍのアクセス権
を渡し（Ｓ５６）、テスト制御レジスタ７の設定により
ＴＰＧＣ５によるテスト動作を開始させる（Ｓ５７）。
サーボモジュール４８はＴＰＧＣ５からテスト入出力バ
スＴＩＯＢを介して与えられるテストパターンを入力し
て動作し、動作結果がテスト入出力バスＴＩＯＢを介し
てＴＰＧＣ５に返され、ＴＰＣＧ５は、返された動作結
果をメモリ４６Ｍからのテスト期待値系列と比較する
（Ｓ５８）。テスタは比較結果に基づいてサーボモジュ
ール４８の故障検出を行うことができる。

【０１０６】図１５にはマルチプロセッサ化された半導
体集積回路に本発明を適用した例を示す。同図に示され
るマルチプロセッサ化された半導体集積回路１００は、
特に制限されないが、実動作回路ブロックとして２個の
ＣＰＵ１０１，１０２を有し、それらを並列動作させる
ことによって、データの処理速度を向上させることがで
きる。ＣＰＵ１０１，１０２は１次キャッシュメモリ１
０３，１０４を内蔵する。夫々のＣＰＵ１０１，１０２
には他の実動作回路ブロックとして２次キャッシュメモ
リ１０５，１０６が接続され、２次キャッシュメモリ１
０５，１０６はシステムインタフェースバスＮＢに接続
される。システムインタフェースバスＮＢにはＳＤＲＡ
Ｍ（Synchronous Dynamic Random Access Memory）１０
７が接続される。その他に前記システムインタフェース
回路４、テストインタフェース回路６、テストアクセス
比較回路５等が設けられている。テスト用のバスとし
て、テストパターンバスＴＰＢ、テスト入出力バスＩＯ
Ｂ、テスト制御バスＴＣＢが設けられている。

【０１０７】図１５では２次キャッシュメモリ１０５，
１０６をモジュールテストの為のテストパターン格納に
利用する。それら２次キャッシュメモリ１０５，１０６
がバスＴＰＢ，ＴＩＯＢ，ＴＣＢに接続され、モジュー
ルテストに際してＣＰＵ１０１，１０２とは独立に動作
可能にされる。要するに、メモリ１０５又は１０６にテ
ストパターンを格納し、格納したテストパターンを読み
出すとき、その動作はＣＰＵ１０１，１０２と独立し得
るようにされる。

【０１０８】テスト時にはテスト制御バスＴＣＢの制御
によって、各回路はテスト入出力バスＴＩＯＢに接続さ
れる。２次キャッシュメモリ１０５，１０６はテストパ
ターン格納の為にテストパターンバスＴＰＢに選択的に
接続可能である。

【０１０９】通常の動作について説明する。通常動作時
は、システムインタフェース回路４を介して、データが
ＳＤＲＡＭ１０７に格納される。ＣＰＵ１０５は、必要
なデータを２次キャッシュメモリ１０５に移動し、次に
データを１次キャッシュメモリ１０３に移動させ、１次
キャッシュメモリ１０３と内部回路で必要な処理を行
う。その後データは、２次キャッシュ１０５を介してＳ
ＤＲＡＭ１０７に格納される。複数のＣＰＵ１０１，１
０２を用いて一連の処理を行う為、１個のＣＰＵを持つ
プロセッサと比較して動作が高速であり、音声や画像処
理等の並列処理に好適なデータに対して威力を発揮す
る。

【０１１０】このマルチプロセッサ化された半導体集積
回路１００をテストする場合は次のようにする。図１６
にはそのテストフローが例示される。まず、キャッシュ
メモリ１０５，１０６、ＴＰＧＣ５をテスト入出力バス
ＴＩＯＢに接続し、テスタを用いて、動作チェックを行
なう（Ｓ６０，Ｓ６１）。

【０１１１】キャッシュメモリ１０５，１０６とＴＰＧ
Ｃ５に問題が無ければ、テスト制御レジスタ７の設定に
より、ＣＰＵ１０１をテスト入出力バスＴＩＯＢに接続
し（Ｓ６２）、２次キャッシュメモリ１０６をテストパ
ターバスＴＰＢに接続する（Ｓ６３）。接続が終わった
ら、ＴＰＧＣ５をパターン入力モードに設定し、２次キ
ャッシュメモリ１０６を外部からアクセス可能とし（Ｓ
６４）、テスタより、２次キャッシュメモリ１０６にＣ
ＰＵ１０１モジュールのテストパターンを書込む（Ｓ６
５）。その後、２次キャッシュメモリ１０６に対するア
クセス権をＴＰＧＣ５に与え（Ｓ６６）、テスト制御レ
ジスタ７の設定によりＴＰＧＣ５によるテスト動作を開
始させる（Ｓ６７）。ＴＰＧＣ５によるテスト動作を開
始させると、ＴＰＧＣ５よりテスト入力系列がテスト入
出力バスＴＩＯＢを介してＣＰＵ１０１に供給され、そ
れによってＣＰＵ１０１が動作され、動作結果がテスト
入出力バスＴＩＯＢを介してＴＰＧＣ５に入力される。
ＴＰＧＣ５は入力されたテスト結果を、キャッシュメモ
リ１０６からのテスト期待値系列と比較し、比較結果は
テスタに与えられる（Ｓ６８）。これによってテスタは
ＣＰＵ１０１の故障検出を行うことができる。

【０１１２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０１１３】例えば、実動作回路ブロックは、誤り訂正
回路、ＡＴＡＰＩインタフェース回路、それらのワーク
メモリ、ＣＰＵ、２次キャッシュメモリに限定されず、
適宜変更可能である。また、処理モジュールはメモリを
有する誤り訂正モジュールとＡＴＡＰＩモジュール、メ
モリを有しないサーボ回路に限定されず、適宜変更可能
である。テストモードの設定はレジスタに対する制御デ
ータの設定で行ってもよい。テスト入力系列とテスト期
待値系列はテスタよりシリアルに入力する場合に限定さ
れず、半導体集積回路の外部端子数に余裕があるならパ
ラレルに入力してもよい。テスト期待値系列とテスト入
力系列は双方を直列に混在させてテスタからビットシリ
アルに入力するようにしてもよい。

【０１１４】また、テスタで圧縮したテストパターンを
半導体集積回路に供給し、半導体集積回路側ではテスト
パターンの圧縮を行わないようにしてもよい。テスト動
作の実行時にメモリから読み出した圧縮テストパタンを
伸張してテスト対象モジュールに与えればよい。これに
より、テスタが半導体集積回路に供給すべきテストパタ
ーンのデータ量を相対的に減らすことができ、テストパ
ターンの転送時間の短縮に寄与することができる。ただ
しこの場合にはテスタは所定のデータ圧縮機能を持たな
ければならない。

【０１１５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１１６】すなわち、テストモードにおいてテスト対
象に指定されずに未使用となるオンチップメモリに予め
テスタからテスト入力系列及びテスト期待値系列から成
るテストパターンを格納し、格納されたテストパタンを
利用して、半導体集積回路内部で独自にテストを行うオ
ンチップテスト機能を実現することができる。したがっ
て、テスト専用メモリを別途オンチップさせることを要
しない。テストパターンをメモリに格納する動作速度は
低速で済み、テスタは内部で比較されたテスト結果を取
得すればよい。テスタは、実動作周波数による高速動作
に同期して動作結果を受取って比較動作動作を行うこと
を要しない。したがって、ローエンドに比較的低速なテ
スタにて実動作周波数テストを行うことが可能になる。
テストパターンに従ってテスト動作を行うときテスタに
接続する外部端子を介して信号伝達を行わずに済むか
ら、半導体集積回路の実動作周波数テストを容易に行う
事ができる。

【０１１７】前記テスト制御回路は、比較不一致を得た
とき、その結果を保持して出力する保持回路を有するこ
とにより、比較不一致結果が高速パルス変化されるよう
なことはないから、テスタはテスト結果を任意のタイミ
ングで参照するだけで、比較不一致結果を取得すること
ができる。

【０１１８】前記テスト制御回路は、外部から与えられ
たテストパターンを圧縮して前記メモリに供給可能にす
る圧縮回路と、前記メモリから読み出されたテストパタ
ンを伸張する伸張回路とを有することにより、オンチッ
プメモリに格納可能なテストパタンの実質的なデータ量
を増やすことができ、それによって、テストパターンの
書き込み回数が減るので、テスト効率を向上させること
ができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の一例を示すブロ
ック図である。

【図２】実動作テストの処理手順を例示するフローチャ
ートである。

【図３】テストインタフェース回路を用いるモジュール
テストの処理手順を例示するフローチャートである。

【図４】テストパターンアクセス比較回路を用いたモジ
ュールテストの処理手順を例示するフローチャートであ
る。

【図５】本発明に係る半導体集積回路の第２の例を示す
ブロック図である。

【図６】図５半導体集積回路の更に詳細な一例であるＤ
ＶＤコントローラを備えたＤＶＤドライブシステムを例
示するブロック図である。

【図７】ＤＶＤコントローラに含まれるメモリの詳細を
例示するブロック図である。

【図８】メモリが備えたバス切り換え用スイッチ回路の
選択状態を例示する説明図である。

【図９】図６のＤＶＤドライブシステムを全体的に示し
たブロック図である。

【図１０】ＤＶＤドライブシステムにおけるメモリと誤
り訂正回路から成る誤り訂正モジュールのテスト動作を
例示するフローチャートである。

【図１１】サブモジュールテストへの適用を考慮した誤
り訂正回路の詳細を例示するブロック図である。

【図１２】図１１の誤り訂正回路が備えたサブモジュー
ルテスト用スイッチ回路の選択状態を例示する説明図で
ある。

【図１３】誤り訂正回路におけるサブモジュールテスト
のテスト動作を例示すフローチャートである。

【図１４】図６のサーボモジュールに対するモジュール
テスト動作を例示するフローチャートである。

【図１５】マルチプロセッサ化された本発明に係る半導
体集積回路を例示するブロック図である。

【図１６】図１５のマルチプロセッサ化された半導体集
積回路のテスト動作を例示するフローチャートである。

【符号の説明】

１半導体集積回路２、３処理モジュール２Ｍ，３Ｍメモリ２Ｌ，３Ｌ論理回路５テストパターンアクセス比較回路１０テスタ１１メモリ制御回路１２比較回路ＴＰＢテストパターンバスＴＩＯＢテスト入出力バスＴＣＢテスト制御バスＮＢシステムインタフェースバス２０，２１バス幅変換回路２２圧縮回路２３伸張回路２４保持回路４０ＤＶＤコントローラ４４Ｍ，４６Ｍメモリ４４Ｌ誤り訂正回路４６ＬＡＴＡＰＩ回路４８サーボ回路ＳＷ０６〜ＳＷ０８スイッチ回路１００半導体集積回路１０１，１０２ＣＰＵ１０５，１０６２次キャッシュメモリ

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/66 Ｇ０１Ｒ 31/28 Ｖ 21/822 Ｑ 27/04 Ｈ０１Ｌ 27/04 ＴＨ０３Ｋ 19/00 Ｆターム(参考） 2G132 AA03 AB01 AC10 AD06 AE30 AG02 AH01 AK09 AL32 4M106 AA01 AC07 5B048 AA20 CC02 DD05 DD08 DD10 5F038 DF05 DT02 DT04 DT05 DT07 DT08 DT15 DT17 EZ20 5J056 BB60 CC00 CC09

Claims

【特許請求の範囲】

【請求項１】半導体集積回路が持つ所定の機能を用い
る実動作と前記所定の機能が達成されているかを検証す
るためのテスト動作とを行うことが可能な半導体集積回
路であって、前記実動作で動作可能な複数の実動作回路
ブロックとして論理回路及びメモリを備え、前記テスト
動作において、指定された前記メモリを用い、指定され
たその他の前記実動作回路ブロックをテスト対象として
制御するテスト制御回路を有し、前記テスト制御回路
は、外部から与えられたテスト入力系列及びテスト期待
値系列を有するテストパターンを、指定されたメモリに
格納し、メモリに格納されたテスト入力系列を前記指定
されたメモリからテスト対象の実動作回路ブロックに供
給し、当該実動作回路ブロックから出力されるテスト出
力結果を、前記指定されたメモリから読み出されたテス
ト期待値系列と比較し、比較結果を外部に出力するもの
であることを特徴とする半導体集積回路。
【請求項２】前記テスト制御回路は、比較不一致を得
たとき、その結果を保持して出力する保持回路を有して
成るものであることを特徴とする請求項１記載の半導体
集積回路。
【請求項３】前記テスト制御回路は、外部から与えら
れたテストパターンを圧縮して前記メモリに供給可能に
する圧縮回路と、前記メモリから読み出されたテストパ
タンを伸張する伸張回路とを有して成るものであること
を特徴とする請求項１記載の半導体集積回路。
【請求項４】前記実動作において前記実動作回路ブロ
ックと半導体集積回路の外部との間でデータ、アドレス
信号入力及び制御信号を伝達するシステムインタフェー
スバスと、前記テスト動作において前記テスト制御回路
と前記メモリとの間で前記テストパターン、メモリアク
セスアドレス信号、及びメモリアクセス制御信号を伝達
するテストパターンバスと、前記テスト動作において前
記テスト制御回路と前記メモリ及び論理回路との間で前
記テスト入力系列又はテスト結果出力系列を伝達可能な
テスト入出力バスと、を有して成るものであることを特
徴とする請求項１記載の半導体集積回路。
【請求項５】前記テスト制御回路は、外部から与えら
れたテスト入力系列及びテスト期待値系列の情報配列を
前記テストパターンバスにおけるテストパターン伝達用
のデータバス幅に合わせて変更する第１データ幅変換回
路を有して成るものであることを特徴とする請求項４記
載の半導体集積回路。
【請求項６】前記テスト制御回路は、前記メモリから
前記テストパターンバスに読み出された前記テストパタ
ーンのテスト入力系列及びテスト期待値系列の情報配列
を前記テスト入出力バスのデータバス幅に合わせて変更
する第２データ幅変換回路を有して成るものであること
を特徴とする請求項４記載の半導体集積回路。
【請求項７】前記論理回路は、直列的に接続された複
数の論理段を有し、前記複数の論理段の中から選択され
た任意の論理段に前記テスト入出力バスを接続可能にす
るスイッチ回路を有して成るものであることを特徴とす
る請求項４記載の半導体集積回路。
【請求項８】前記論理回路として、記録媒体から読取
られた記録情報の再生に用いられる誤り訂正回路及びホ
ストインタフェース回路を有することをと特徴とする請
求項１記載の半導体集積回路。
【請求項９】ＣＰＵを論理回路としキャッシュメモリ
をメモリとするマルチプロセッサを構成するプロセッサ
モジュールを複数個有することを特徴とする請求項１記
載の半導体集積回路。
【請求項１０】半導体集積回路が持つ所定の機能を用
いる実動作で利用される複数の実動作回路ブロックとし
て論理回路及びメモリを備えた半導体集積回路をテスト
装置に接続し、任意の実動作回路ブロックを指定してテ
ストを行う方法であって、前記半導体集積回路はテスト
制御回路を有し、前記テスト装置から前記半導体集積回
路にテストパターンを供給する処理と、供給されたテス
トパターンを前記テスト制御回路が所定のメモリに格納
する処理と、前記テスト制御回路が前記テストパターン
を前記所定のメモリから取り込む処理と、前記テスト制
御回路が前記取り込まれた前記テストパターンの入力系
列を所定の実動作回路ブロックに供給して動作させる処
理と、前記テスト制御回路が前記取り込まれた前記テス
トパターンの期待値系列を前記所定の実動作回路ブロッ
クの動作により得られる結果出力データと比較し、比較
結果をテスト装置に出力する処理と、を含むことを特徴
とする半導体集積回路のテスト方法。
【請求項１１】前記出力する処理は、比較不一致を得
たとき、その結果をラッチして出力することを特徴とす
る請求項１０記載の半導体集積回路のテスト方法。
【請求項１２】前記半導体集積回路の前記実動作にお
ける前記実動作回路ブロックの動作速度よりも遅いテス
ト装置を用いることを特徴とする請求項１０記載の半導
体集積回路のテスト方法。
【請求項１３】前記テスト装置が前記所定のメモリと
前記所定の実動作回路ブロックを指定する処理を更に含
むことを特徴とする請求項１０記載の半導体集積回路の
テスト方法。