JPH10289165A - Icテスタの不良解析装置及びicテスタのメモリデバイス測定装置 - Google Patents

Icテスタの不良解析装置及びicテスタのメモリデバイス測定装置

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JPH10289165A
JPH10289165A JP9095903A JP9590397A JPH10289165A JP H10289165 A JPH10289165 A JP H10289165A JP 9095903 A JP9095903 A JP 9095903A JP 9590397 A JP9590397 A JP 9590397A JP H10289165 A JPH10289165 A JP H10289165A
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Chitomi Terayama
千富 寺山
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Ando Electric Co Ltd
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Ando Electric Co Ltd
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    • G11C29/44Indication or identification of errors, e.g. for repair
    • GPHYSICS
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    • G01R31/3193Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 不良解析装置内の内部メモリのメモリ容量を
低減可能で、且つ、内部メモリの不良データ格納アドレ
スの変換を可能として、メモリデバイスの不良解析を簡
便且つ早く行うことが可能なICテスタの不良解析装置
及びICテスタのメモリデバイス測定装置を提供する。 【解決手段】 不良解析装置7は、パターン発生器3か
らのX,Yアドレス信号をセレクタ回路7Aで受け、必
要とするアドレスビットをこのセレクタで選択して、内
部メモリ7Dのメモリアドレスとして内部メモリ7Dに
加え、そのアドレス番地に相当する場所に、コンパレー
タ4の不良データを内部メモリ7Dのライトエネーブル
端子(WE)を使用して不良があった時だけ内部メモリ
7Dに格納させていく。また、内部メモリ7Dに格納さ
れたデータをCPUバス7EからCPUに取り込むこと
で不良解析する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ICテスタの不良
解析装置及びICテスタのメモリデバイス測定装置に関
し、詳細には、メモリデバイスの大容量化、アドレス・
デコーダ回路の複雑化に対し、不良解析装置内の内部メ
モリのメモリ容量を低減可能とし、且つ、内部メモリの
不良データ格納アドレスの変換を可能にしたICテスタ
の不良解析装置及びICテスタのメモリデバイス測定装
置に関する。
【0002】
【従来の技術】従来、ICテスタのメモリデバイス測定
装置として、例えば、図6に示す構成のものが知られて
いる。
【0003】図6に示すメモリデバイス測定装置は、タ
イミング発生器2、パターン発生器3、ドライバ4、被
測定デバイス5、コンパレータ6、及び不良解析装置7
0等により構成されている。
【0004】上記タイミング発生器2は、クロック信号
をドライバ4に供給すると共に、ストローブ信号をコン
パレータ6に供給する。上記パターン発生器3は、書き
込みパターン信号をドライバ4及びコンパレータ6に供
給すると共に、X・Yアドレス信号をドライバ4及び不
良解析装置70に供給する。
【0005】上記ドライバ4は、タイミング発生器2か
ら供給されるクロック信号と、パターン発生器3から供
給される書込パターン信号と、及び同様にパターン発生
器3から供給されるX・Yアドレス信号に基づいて、被
測定デバイス5にデバイスアドレスを出力すると共に対
応したデバイス書込パタ−ンを書き込む。
【0006】上記コンパレータ6は、タイミング発生器
2から供給されるストローブ信号に基づいて、パタ−ン
発生器3から供給される書き込みパターンと同じパター
ンを期待パタ−ンとして、被測定デバイス5から供給さ
れるデバイス読出パタ−ンと比較する。そして、コンパ
レータ6は、この比較の結果、一致しない時は、不良デ
ータを不良解析装置70に出力する。
【0007】不良解析装置70は、パターン発生器3か
ら供給されるX・Yアドレス信号に基づいて、そのアド
レス番地に相当する不良解析装置70内の内部メモリ7
Dにコンパレータ6から供給される不良データを格納す
る。
【0008】図7は、上記不良解析装置の具体的構成を
示す図である。
【0009】図7に示す不良解析装置70は、nビット
シフトマトリックス回路7B、内部メモリ7D、及び内
部メモリ7Dのメモリ容量を増やす目的のデコード回路
7F等から構成されており、また、73は、内部メモリ
7Dのメモリアドレス(ライン)を示し、内部メモリ7
Dは、CPUバス72を介して不図示のCPUに接続さ
れている。
【0010】nビットシフトマトリックス回路7Bは、
図6のパターン発生器3から供給されるX・Yアドレス
をあらかじめ設定してあるXアドレス有効ビットを残
し、Yアドレスをシフトさせ、必要なメモリアドレス7
3にして内部メモリ7Dに出力し、コンパレータ6から
供給される不良データを内部メモリ7Dのライトイネー
ブル端子(WE)を使用し、不良があった時だけ内部メ
モリ7Dに格納する。不図示のCPUは、この内部メモ
リ7Dに格納された不良データをCPUバス7Eを介し
て取り込んで不良解析を行う。
【0011】
【発明が解決しようとする課題】しかしながら、上記図
7の不良解析装置の構成では、被測定デバイス5のデバ
イスアドレス幅が内部メモリ7Dのメモリアドレス幅7
3より大きいと、何回かに分けて不良解析装置70内の
内部メモリ7Dに不良データを取り込み、解析しなけれ
ばならないという問題がある。
【0012】また、被測定デバイス5のX,Yアドレス
の使用するbitが連続していない場合は、内部メモリ
7Dの格納エリアが分断されてしまう。このため、内部
メモリ7Dの不良データをCPUに取り込む時は、内部
メモリ7Dのメモリ空間を全て読みこまなければならな
いので時間を多量に要するという問題がある。
【0013】本発明は、上記課題を鑑みてなされたもの
であり、不良解析装置内の内部メモリのメモリ容量を低
減可能で、且つ、内部メモリの不良データ格納アドレス
の変換を可能として、メモリデバイスの不良解析を簡便
且つ早く行うことが可能なICテスタの不良解析装置及
びICテスタのメモリデバイス測定装置を提供すること
を目的とする。
【0014】
【課題を解決するための手段】上記課題を解決するため
に、請求項1記載の発明に係るICテスタの不良解析装
置は、メモリデバイスに書込パタ−ンを書き込み、当該
書込パターンと、当該メモりデバイスに実際に書き込ま
れたパターンとをアドレス毎に比較して、不一致の場合
に、不良データとして検出してメモリデバイスの不良解
析を行うメモリデバイス測定装置におけるICテスタの
不良解析装置において、指定されるメモリアドレスに前
記不良データを格納する内部メモリと、パターン発生手
段から出力される前記メモリアドレスを指定するための
X・Yアドレスを任意に選択して、前記内部メモリのメ
モリアドレスに接続可能なセレクタと、を備えた構成と
した。
【0015】即ち、請求項1記載の発明に係るICテス
タの不良解析装置によれば、メモリデバイスに書込パタ
−ンを書込み、当該書込パターンと、当該メモりデバイ
スに実際に書き込まれたパターンとをアドレス毎に比較
して、不一致の場合に、不良データとして検出してメモ
リデバイスの不良解析を行うメモリデバイス測定装置に
おけるICテスタの不良解析装置において、内部メモリ
は、指定されるメモリアドレスに前記不良データを格納
し、セレクタは、パターン発生手段から出力される前記
メモリアドレスを指定するためのX・Yアドレスを任意
に選択して、前記内部メモリのメモリアドレスに接続可
能である。
【0016】上記構成によれば、セレクタは、供給され
るX・Yアドレスを任意に選択して、内部メモリのメモ
リアドレスに接続可能な構成であるので、デバイスメモ
リのデバイスアドレス幅やデバイスアドレスの使用状況
に応じて、X・Yアドレスを選択して、内部メモリのメ
モリアドレスに接続することができ、メモリデバイスの
不良解析を簡単且つ早く行うことが可能となる。また、
内部メモリのメモリ容量を低減することが可能となる。
【0017】また、この場合、請求項2記載の発明に係
るICテスタの不良解析装置のように、前記セレクタ
は、前記メモリデバイスで使用していないデバイスアド
レスのビットを詰めて前記X・Yアドレスを選択して、
前記内部メモリのメモリアドレスに接続する構成として
も良い。
【0018】上記構成によれば、セレクタは、メモリデ
バイスで使用していないデバイスアドレスのビットを詰
めてX・Yアドレスを選択して、内部メモリのメモリア
ドレスに接続する構成であるので、請求項1記載の発明
の効果に加えて、メモリデバイスのデバイスアドレス幅
が、不良解析装置のメモリアドレス幅より大となる場合
でも、一回の不良データの書込動作により、メモリデバ
イスの不良状態の全体傾向を把握することがでる。付言
すると、メモリデバイスが、メモリアドレスを連続で使
用していない場合においても、実際のメモリデバイスと
同一空間だけの内部メモリのメモリ空間で良く、またC
PUからも同一空間データを読み出せば良いことになる
ので、不良解析処理を早く行うことができる。
【0019】また、この場合、請求項3記載の発明に係
るICテスタの不良解析装置のように、前記セレクタ
は、前記パタン発生手段から供給されるX・Yアドレス
が連続していない場合には、前記内部メモリのメモリア
ドレスが連続するように、前記X・Yアドレスを選択し
て、前記内部メモリのメモリアドレスに接続する構成と
しても良い。
【0020】上記構成によれば、セレクタは、パタン発
生手段から供給されるX・Yアドレスが連続していない
場合には、内部メモリのメモリアドレスが連続するよう
に、X・Yアドレスを選択して、内部メモリのメモリア
ドレスに接続する構成であるので、請求項1記載の発明
の効果に加えて、X・Yアドレスが連続していない場合
でも、内部メモリに格納される不良データの格納エリア
を分断させないことが可能となる。
【0021】また、この場合、請求項4記載の発明に係
るICテスタの不良解析装置のように、セレクタは、メ
モリデバイスのアドレス空間が、内部メモリのアドレス
空間より大となる場合に、X・Yアドレスの一部を間引
いて選択して、内部メモリのメモリアドレスに接続し、
前記内部メモリの任意のビットには、前記メモリデバイ
スの複数アドレス分の不良データのORデータが書き込
まれる構成としても良い。
【0022】上記構成によれば、セレクタは、メモリデ
バイスのアドレス空間が、内部メモリのアドレス空間よ
り大となる場合に、X・Yアドレスの一部を間引いて選
択して、内部メモリのメモリアドレスに接続し、内部メ
モリの1ビットに、メモリデバイスの複数アドレス分の
不良データのORデータが書き込む構成であるので、メ
モリデバイスの内部メモリのメモリ空間が内部メモリの
メモリ空間より大である場合でも、内部メモリへの一回
の書込動作によりメモリデバイスの不良状態の全体傾向
を把握することができる。
【0023】上記課題を解決するために、請求項5記載
の発明に係るメモリデバイス測定装置は、メモリデバイ
スの不良解析を行うICテスタのメモリデバイス測定装
置において、クロック信号及びストローブ信号を発生す
るタイミング信号発生手段と、書込パターン、及び、X
・Yアドレスを発生するパターン信号発生手段と、前記
タイミング信号発生手段から供給される前記クロック信
号に基づいて、当該タイミング信号発生手段から供給さ
れる前記X・Yアドレス及び対応する前記書込パターン
を取り込み、前記メモリデバイスのデバイスアドレスを
選択して、対応するデバイス書込パターンを出力するド
ライバ手段と、前記ドライバ手段で選択されるデバイス
アドレスの位置に、前記デバイス書込パターンを格納す
る一方、コンパレータにより当該書き込まれたデバイス
書込パターンがデバイス読取パターンとして読み出され
る前記メモリデバイスと、前記パターン発生手段から供
給されるストローブ信号に基づいて、前記書込パターン
と前記メモリデバイスから読み出したデバイス読取パタ
ーンとをアドレス毎に比較して、不一致の場合に、不良
データを出力する前記コンパレータと、前記パターン信
号発生手段から供給されるX・Yアドレスを任意に選択
して、前記内部メモリのメモリアドレスに接続可能なセ
レクタと、前記セレクタにより指定されるメモリアドレ
スの位置に、前記コンパレータから供給される不良デー
タを格納する内部メモリと、を備えた構成とした。
【0024】即ち、請求項5記載の発明に係るICテス
タのメモリデバイス測定装置によれば、メモリデバイス
の不良解析を行うICテスタのメモリデバイス測定装置
において、タイミング信号発生手段は、クロック信号及
びストローブ信号を発生し、パターン信号発生手段は、
書込パターン、及び、X・Yアドレスを発生し、ドライ
バ手段は、タイミング信号発生手段から供給されるクロ
ック信号に基づいて、タイミング信号発生手段から供給
されるX・Yアドレス及び対応する書込パターンを取り
込み、メモリデバイスのデバイスアドレスを選択し、対
応するデバイス書込パターンを出力し、メモリデバイス
は、ドライバ手段で選択されるデバイスアドレスの位置
に、デバイス書込パターンを格納する一方、コンパレー
タにより、書き込まれたデバイス書込パターンがデバイ
ス読取パターンとして読み出され、コンパレータは、パ
ターン発生手段から供給されるストローブ信号に基づい
て、書込パターンとメモリデバイスから読み出したデバ
イス読取パターンとを比較して、不一致の場合に、不良
データを出力し、セレクタは、パターン信号発生手段か
ら供給されるX・Yアドレスを任意に選択して、内部メ
モリのメモリアドレスに接続可能であり、内部メモリ
は、セレクタにより指定されるメモリアドレスの位置
に、コンパレータから供給される不良データを格納す
る。
【0025】上記構成によれば、セレクタは、供給され
るX・Yアドレスを任意に選択して、内部メモリのメモ
リアドレスに接続可能な構成であるので、デバイスメモ
リのデバイスアドレス幅やデバイスアドレスの使用状況
に応じて、X・Yアドレスを選択して、内部メモリのメ
モリアドレスに接続することができ、メモリデバイスの
不良解析を簡単且つ早く行うことが可能となる。
【0026】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を説明する。
【0027】図1は、本発明に係るICテスタのメモリ
デバイス測定装置の構成を示す図である。図1におい
て、上記図6と同等機能を有する部分は同一符号を付し
てある。
【0028】図1に示すメモリデバイス測定装置1は、
タイミング発生器2、パターン発生器3、ドライバ4、
被測定デバイス5、コンパレータ6、及び不良解析装置
7等により構成されている。
【0029】タイミング発生器2は、クロック信号をド
ライバ4に供給すると共に、ストローブ信号をコンパレ
ータ6に供給する。
【0030】パターン発生器3は、書込パターン信号を
ドライバ4及びコンパレータ6に供給すると共に、X・
Yアドレス信号をドライバ4及び不良解析装置7に供給
する。
【0031】ドライバ4は、タイミング発生器2から供
給されるクロック信号のタイミングで、パタン発生器2
から供給されるX・Yアドレス信号と書込パタン信号を
取り込み、取り込んだX・Yアドレス信号に基づいて被
測定デバイス5のデバイスアドレスを選択して、対応し
たデバイス書込パターンを、被測定デバイス5に書き込
む。
【0032】被測定デバイス(メモリデバイス)5は、
例えば、DRAM等からなり、ドライバ4により指定さ
れるデバイスアドレスのアドレス番地に対応したデバイ
ス書込パターンが書き込まれる。また、被測定デバイス
5の出力は、デバイス読出パターンとして、コンパレー
タ6に読み出される。
【0033】コンパレータ6は、タイミング発生器2か
ら供給されるストローブ信号に基づいて、パタン発生器
2から供給される書込パターンを期待パターンとして、
被測定デバイス5から読み出したデバイス読出パターン
とアドレス毎に比較する。そして、コンパレータ6は、
この比較の結果、期待パターンとデバイス読出パターン
とが一致しない場合には、不良データを不良解析装置7
に出力する。即ち、コンパレータ6は、被測定デバイス
5に、パターン発生器2から出力される書込パターンが
正常に書き込まれたか否かを判断するのである。
【0034】不良解析装置7は、パタ−ン発生器2から
供給されるX・Yアドレス信号(2a,2b)に基づい
て、不良解析装置7内の内部メモリ7Dのメモリアドレ
スを選択して対応するアドレス番地に、コンパレータ6
から供給される不良データを格納する。
【0035】図2は、上記不良解析装置7の具体的な構
成を示す図である。図2において、上記図6と同等機能
を有する部分は同一符号を付してある。
【0036】図2に示す不良解析装置7は、セレクタ回
路7A、デコード回路7F、及びメモリ7D等から構成
されており、また、71は、内部メモリ7Dのメモリア
ドレス(ライン)を示し、内部メモリ7Dは、CPUバ
ス72を介して不図示のCPUに接続されている。
【0037】セレクタ回路7Aは、パターン発生器3か
ら供給されるX,Yアドレス信号を入力としたnビット
出力をもち、即ち、パターン発生器3から供給される
X,Yアドレス信号に基づいて、内部メモリ7Dのメモ
リアドレス71を接続する。
【0038】ここでセレクタ回路7Aは、被測定デバイ
ス5で使用していないデバイスアドレスのビットを詰め
てパターン発生器3から供給されるX・Yアドレスを選
択して、内部メモリ7Dのメモリアドレス7Cに接続す
る。
【0039】また、セレクタ回路7Aは、例えば、パタ
ーン発生器3から供給されるX・Yアドレスが連続して
いない場合には、内部メモリDの格納エリアが分断され
るのを防止すべく、内部メモリ7Dのメモリアドレス7
1が連続するように、X・Yアドレスを選択して、前記
内部メモリ7Dのメモリアドレス71に接続する。
【0040】また、セレクタ回路7Aは、例えば、被測
定デバイス5のアドレス空間が、内部メモリ7Dのアド
レス空間より大となる場合に、パターン発生器3から供
給されるX・Yアドレスの一部を間引いて選択して、内
部メモリ7Dのメモリアドレスに接続する。これによ
り、内部メモリ7Dの同一アドレス番地に数アドレス分
の不良データのORデータが書き込まれ、1回の書込動
作で、被測定デバイス5の不良データをすべて書き込む
ことが可能となる。
【0041】デコード回路7Fは、セレクタ回路7Aで
選択される内部メモリ7Dのメモリアドレスに基づい
て、メモリを選択するためのチップセレクト(CS)信
号を生成して、内部メモリ7DのCS端子に供給する。
【0042】内部メモリ7Dは、セレクタ回路7Aで選
択(接続)されるメモリアドレス71のアドレス番地
に、コンパレータ6から供給される不良データを格納す
る。この内部メモリ7Dに格納された不良データは、C
PUバス72を介してCPUに取り込まれ、不良解析が
行われる。
【0043】次に、図2の不良解析装置7の動作を図3
〜図5を参照して従来技術と比較しつつ説明する。
【0044】図3は、図7で示した従来の不良解析装置
において、内部メモリ7Dに不良データを格納する例を
示す図である。
【0045】例えば、内部メモリ7Dのアドレスビット
幅71が22ビットであり、被測定デバイス5で使用す
るXアドレスがX0〜X11とX13、YアドレスがY
0〜Y7とY9を使用していると仮定する。即ちパター
ン発生器3のX12、Y8を使用していない場合であ
る。
【0046】この場合、被測定デバイス5のアドレス空
間は22ビットであるが、図6に示す従来の不良解析装
置では、シフトマトリックス回路7Bは、パターン発生
器3からX,Yアドレス信号が供給されると、24ビッ
トのアドレス空間(X0〜X13の14ビットとY0〜
Y9の10ビットを加算したアドレス空間)となるた
め、内部メモリ7Dには、図3に示すように、4回に分
けて、不良データを書き込まなければ被測定デバイス5
の全空間の不良データを書き込むことができない。尚、
図3の(A)、(B)、(C)、及び(D)は、夫々1
回目、2回目、3回目、及び4回目に内部メモリ7Dに
書き込まれた不良データの例を示している。
【0047】これに対して、本実施の形態の図2に示す
不良解析装置では、セレクタ回路7Dは、パターン発生
器3からX,Yアドレス信号が供給されると、24ビッ
トのアドレス空間で被測定デバイス5で使用していない
ビット(X12、Y8)を詰めて選択して、内部メモリ
7Dのアドレスラインに接続するので、XアドレスがX
0〜X11及びX13の12ビットとなり、また、Yア
ドレスがY0〜Y7及びY9の10ビットとなって合計
22ビットとなり、内部メモリ7Dのアドレスビット幅
71(22ビット)以内となるため、1回の書込動作
で、内部メモリ7Dに被測定デバイス5の前空間の不良
データを書き込むことができる。
【0048】図4は、内部メモリ7Dの格納エリアが分
断された例を示す図である。
【0049】上記図3においては、内部メモリ7Dに、
一度に不良データを取得できない場合を記述したが、一
度に不良データを取得できても、内部メモリ7DのX・
Yアドレスの使用するビットが連続していない場合に
は、格納エリアが図4に示すように分断されてしまう。
【0050】そこで、本実施の形態の図2に示す不良解
析装置では、セレクト回路7Aは、パターン発生器2か
らのX、Yアドレスが連続していない場合には、内部メ
モリ7Dのアドレスが連続するようにX、Yアドレスを
選択して内部メモリ7Dのメモリアドレス接続(選択)
して、内部メモリ7Dの格納エリアが分断されるのを防
止する。
【0051】図5は、内部メモリ7Dの1ビットに被測
定デバイス5の複数アドレス分の不良データを格納した
場合の例を示す図である。
【0052】例えば、被測定デバイス5で使用するXア
ドレスがX0〜X11、YアドレスがY0〜Y11を使
用している場合には、被測定デバイス5のアドレス空間
が24ビットとなる。そして、内部メモリ7Dのアドレ
スビット幅71が22ビットであるため、このまま不良
データを内部メモリ7Dに書き込むと、4回に分けて不
良データを書き込まなければならない。そこで、本実施
の形態の図2に示す不良解析装置では、セレクタ回路7
Aは、パタン発生器2から供給されるX・Yアドレスの
X0,X1のアドレスビットを選択しないでX2から選
択することにより、図5に示すように、内部メモリ7D
の1ビットに被測定デバイス5の4アドレス分の不良デ
ータのORデータを格納する。
【0053】即ち、パターン発生器2のX,Yアドレス
を、このセレクタ回路7Aで選択しないで、詰めたビッ
トがあれば、そのビット分は「0」でも「1」でも内部
メモリ7Dの同一アドレス番地に不良データが格納され
る。このことは、被測定デバイス5のデバイスアドレス
幅が内部メモリ7Dのメモリアドレス幅71よりも多い
場合には、パターン発生器3のアドレスを内部メモリ7
Dのアドレスに対して圧縮させたことになり、一回の不
良データ書込動作で、被測定デバイス5の不良状態の一
度に全体傾向を1度に把握することが可能となる。
【0054】
【発明の効果】請求項1記載の発明に係るICテスタの
不良解析装置によれば、セレクタは、供給されるX・Y
アドレスを任意に選択して、内部メモリのメモリアドレ
スに接続可能な構成であるので、デバイスメモリのデバ
イスアドレス幅やデバイスアドレスの使用状況に応じ
て、X・Yアドレスを選択して、内部メモリのメモリア
ドレスに接続することができ、メモリデバイスの不良解
析を簡単且つ早く行うことが可能となる。
【0055】請求項2記載の発明に係るICテスタの不
良解析装置によれば、セレクタは、メモリデバイスで使
用していないデバイスアドレスのビットを詰めてX・Y
アドレスを選択して、内部メモリのメモリアドレスに接
続する構成であるので、請求項1記載の発明の効果に加
えて、メモリデバイスのデバイスアドレス幅が、不良解
析装置のメモリアドレス幅より大となる場合でも、一回
の不良データの書込動作により、メモリデバイスの不良
状態の全体傾向を把握することがでる。付言すると、メ
モリデバイスが、メモリアドレスを連続で使用していな
い場合においても、実際のメモリデバイスと同一空間だ
けの内部メモリのメモリ空間で良く、またCPUからも
同一空間データを読み出せばよいことになるので、不良
解析処理を早く行うことができる。
【0056】請求項3記載の発明に係るICテスタの不
良解析装置によれば、セレクタは、パタン発生手段から
供給されるX・Yアドレスが連続していない場合には、
内部メモリのメモリアドレスが連続するように、X・Y
アドレスを選択して、内部メモリのメモリアドレスに接
続する構成であるので、請求項1記載の発明の効果に加
えて、X・Yアドレスが連続していない場合でも、内部
メモリに格納される不良データの格納エリアを分断させ
ないことが可能となる。
【0057】請求項4記載の発明に係るICテスタの不
良解析装置によれば、セレクタは、メモリデバイスのア
ドレス空間が、内部メモリのアドレス空間より大となる
場合に、X・Yアドレスの一部を間引いて選択して、内
部メモリのメモリアドレスに接続し、内部メモリの1ビ
ットに、メモリデバイスの複数アドレス分の不良データ
のORデータが書き込む構成であるので、メモリデバイ
スの内部メモリのメモリ空間が内部メモリのメモリ空間
より大である場合でも、内部メモリへの一回の書込動作
によりメモリデバイスの不良状態の全体傾向を把握する
ことができる。
【0058】請求項5記載の発明に係るICテスタのメ
モリデバイス測定装置によれば、セレクタは、供給され
るX・Yアドレスを任意に選択して、内部メモリのメモ
リアドレスに接続可能な構成であるので、デバイスメモ
リのデバイスアドレス幅やデバイスアドレスの使用状況
に応じて、X・Yアドレスを選択して、内部メモリのメ
モリアドレスに接続することができ、メモリデバイスの
不良解析を簡単且つ早く行うことが可能となる。
【図面の簡単な説明】
【図1】本発明に係るICテスタのメモリデバイス測定
装置の構成を示す図である。
【図2】図1に示したメモリデバイス測定装置内の不良
解析装置7の具体的な構成を示す図である。
【図3】図7で示した従来の不良解析装置において、内
部メモリに不良データを格納する例を示す図である。
【図4】内部メモリの格納エリアが分断された例を示す
図である。
【図5】内部メモリの1ビットに被測定デバイスの複数
アドレス分の不良データを格納した場合の例を示す図で
ある。
【図6】従来のICテスタのメモリデバイス測定装置の
構成を示す図である。
【図7】従来の不良解析装置の構成を示す図である。
【符号の説明】
1 :ICテスタのデバイスメモリ測定装置 2 :タイミング発生器 3 :パタン発生器(ALPG) 4 :ドライバ 5 :被測定デバイス(メモリドライバ) 6 :コンパレータ 7 :不良解析装置 7A:セレクタ回路 7D:内部メモリ 7F:アドレスデコード回路 71:内部メモリのメモリアドレス 72:CPUバス

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】メモリデバイスに書込パタ−ンを書き込
    み、当該書込パターンと、当該メモりデバイスに実際に
    書き込まれたパターンとをアドレス毎に比較して、不一
    致の場合に、不良データとして検出してメモリデバイス
    の不良解析を行うメモリデバイス測定装置におけるIC
    テスタの不良解析装置において、 指定されるメモリアドレスに前記不良データを格納する
    内部メモリと、 パターン発生手段から出力される前記メモリアドレスを
    指定するためのX・Yアドレスを任意に選択して、前記
    内部メモリのメモリアドレスに接続可能なセレクトと、 を備えたことを特徴とするICテスタの不良解析装置。
  2. 【請求項2】前記セレクタは、前記メモリデバイスで使
    用していないデバイスアドレスのビットを詰めて前記X
    ・Yアドレスを選択して、前記内部メモリのメモリアド
    レスに接続することを特徴とする請求項1記載のICテ
    スタの不良解析装置。
  3. 【請求項3】前記セレクタは、前記パタン発生手段から
    供給されるX・Yアドレスが連続していない場合には、
    前記内部メモリのメモリアドレスが連続するように、前
    記X・Yアドレスを選択して、前記内部メモリのメモリ
    アドレスに接続することを特徴とする請求項1記載のI
    Cテスタの不良解析装置。
  4. 【請求項4】前記セレクタは、前記メモリデバイスのア
    ドレス空間が、前記内部メモリのアドレス空間より大と
    なる場合に、前記X・Yアドレスの一部を間引いて選択
    して、前記内部メモリのメモリアドレスに接続し、前記
    内部メモリの任意のビットには、前記メモリデバイスの
    複数アドレス分の不良データのORデータが書き込まれ
    ることを特徴とする請求項1記載のICテスタの不良解
    析装置。
  5. 【請求項5】メモリデバイスの不良解析を行うICテス
    タのメモリデバイス測定装置において、 クロック信号及びストローブ信号を発生するタイミング
    信号発生手段と、 書込パターン、及び、X・Yアドレスを発生するパター
    ン信号発生手段と、 前記タイミング信号発生手段から供給される前記クロッ
    ク信号に基づいて、当該タイミング信号発生手段から供
    給される前記X・Yアドレス及び対応する前記書込パタ
    ーンを取り込み、前記メモリデバイスのデバイスアドレ
    スを選択して、対応するデバイス書込パターンを出力す
    るドライバ手段と、 前記ドライバ手段で選択されるデバイスアドレスの位置
    に、前記デバイス書込パターンを格納する一方、コンパ
    レータにより当該書き込まれたデバイス書込パターンが
    デバイス読取パターンとして読み出される前記メモリデ
    バイスと、 前記パターン発生手段から供給されるストローブ信号に
    基づいて、前記書込パターンと前記メモリデバイスから
    読み出したデバイス読取パターンとをアドレス毎に比較
    して、不一致の場合に、不良データを出力する前記コン
    パレータと、 前記パターン信号発生手段から供給されるX・Yアドレ
    スを任意に選択して、前記内部メモリのメモリアドレス
    に接続可能なセレクタと、 前記セレクタにより指定されるメモリアドレスの位置
    に、前記コンパレータから供給される不良データを格納
    する内部メモリと、 を備えたことを特徴とするICテスタのメモリデバイス
    測定装置。
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