JPH10289165A - Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置 - Google Patents
Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置Info
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- JPH10289165A JPH10289165A JP9095903A JP9590397A JPH10289165A JP H10289165 A JPH10289165 A JP H10289165A JP 9095903 A JP9095903 A JP 9095903A JP 9590397 A JP9590397 A JP 9590397A JP H10289165 A JPH10289165 A JP H10289165A
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 不良解析装置内の内部メモリのメモリ容量を
低減可能で、且つ、内部メモリの不良データ格納アドレ
スの変換を可能として、メモリデバイスの不良解析を簡
便且つ早く行うことが可能なＩＣテスタの不良解析装置
及びＩＣテスタのメモリデバイス測定装置を提供する。 【解決手段】 不良解析装置７は、パターン発生器３か
らのＸ，Ｙアドレス信号をセレクタ回路７Ａで受け、必
要とするアドレスビットをこのセレクタで選択して、内
部メモリ７Ｄのメモリアドレスとして内部メモリ７Ｄに
加え、そのアドレス番地に相当する場所に、コンパレー
タ４の不良データを内部メモリ７Ｄのライトエネーブル
端子（ＷＥ）を使用して不良があった時だけ内部メモリ
７Ｄに格納させていく。また、内部メモリ７Ｄに格納さ
れたデータをＣＰＵバス７ＥからＣＰＵに取り込むこと
で不良解析する。
低減可能で、且つ、内部メモリの不良データ格納アドレ
スの変換を可能として、メモリデバイスの不良解析を簡
便且つ早く行うことが可能なＩＣテスタの不良解析装置
及びＩＣテスタのメモリデバイス測定装置を提供する。 【解決手段】 不良解析装置７は、パターン発生器３か
らのＸ，Ｙアドレス信号をセレクタ回路７Ａで受け、必
要とするアドレスビットをこのセレクタで選択して、内
部メモリ７Ｄのメモリアドレスとして内部メモリ７Ｄに
加え、そのアドレス番地に相当する場所に、コンパレー
タ４の不良データを内部メモリ７Ｄのライトエネーブル
端子（ＷＥ）を使用して不良があった時だけ内部メモリ
７Ｄに格納させていく。また、内部メモリ７Ｄに格納さ
れたデータをＣＰＵバス７ＥからＣＰＵに取り込むこと
で不良解析する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣテスタの不良
解析装置及びＩＣテスタのメモリデバイス測定装置に関
し、詳細には、メモリデバイスの大容量化、アドレス・
デコーダ回路の複雑化に対し、不良解析装置内の内部メ
モリのメモリ容量を低減可能とし、且つ、内部メモリの
不良データ格納アドレスの変換を可能にしたＩＣテスタ
の不良解析装置及びＩＣテスタのメモリデバイス測定装
置に関する。
解析装置及びＩＣテスタのメモリデバイス測定装置に関
し、詳細には、メモリデバイスの大容量化、アドレス・
デコーダ回路の複雑化に対し、不良解析装置内の内部メ
モリのメモリ容量を低減可能とし、且つ、内部メモリの
不良データ格納アドレスの変換を可能にしたＩＣテスタ
の不良解析装置及びＩＣテスタのメモリデバイス測定装
置に関する。
【０００２】
【従来の技術】従来、ＩＣテスタのメモリデバイス測定
装置として、例えば、図６に示す構成のものが知られて
いる。
装置として、例えば、図６に示す構成のものが知られて
いる。
【０００３】図６に示すメモリデバイス測定装置は、タ
イミング発生器２、パターン発生器３、ドライバ４、被
測定デバイス５、コンパレータ６、及び不良解析装置７
０等により構成されている。
イミング発生器２、パターン発生器３、ドライバ４、被
測定デバイス５、コンパレータ６、及び不良解析装置７
０等により構成されている。
【０００４】上記タイミング発生器２は、クロック信号
をドライバ４に供給すると共に、ストローブ信号をコン
パレータ６に供給する。上記パターン発生器３は、書き
込みパターン信号をドライバ４及びコンパレータ６に供
給すると共に、Ｘ・Ｙアドレス信号をドライバ４及び不
良解析装置７０に供給する。
をドライバ４に供給すると共に、ストローブ信号をコン
パレータ６に供給する。上記パターン発生器３は、書き
込みパターン信号をドライバ４及びコンパレータ６に供
給すると共に、Ｘ・Ｙアドレス信号をドライバ４及び不
良解析装置７０に供給する。
【０００５】上記ドライバ４は、タイミング発生器２か
ら供給されるクロック信号と、パターン発生器３から供
給される書込パターン信号と、及び同様にパターン発生
器３から供給されるＸ・Ｙアドレス信号に基づいて、被
測定デバイス５にデバイスアドレスを出力すると共に対
応したデバイス書込パタ−ンを書き込む。
ら供給されるクロック信号と、パターン発生器３から供
給される書込パターン信号と、及び同様にパターン発生
器３から供給されるＸ・Ｙアドレス信号に基づいて、被
測定デバイス５にデバイスアドレスを出力すると共に対
応したデバイス書込パタ−ンを書き込む。
【０００６】上記コンパレータ６は、タイミング発生器
２から供給されるストローブ信号に基づいて、パタ−ン
発生器３から供給される書き込みパターンと同じパター
ンを期待パタ−ンとして、被測定デバイス５から供給さ
れるデバイス読出パタ−ンと比較する。そして、コンパ
レータ６は、この比較の結果、一致しない時は、不良デ
ータを不良解析装置７０に出力する。
２から供給されるストローブ信号に基づいて、パタ−ン
発生器３から供給される書き込みパターンと同じパター
ンを期待パタ−ンとして、被測定デバイス５から供給さ
れるデバイス読出パタ−ンと比較する。そして、コンパ
レータ６は、この比較の結果、一致しない時は、不良デ
ータを不良解析装置７０に出力する。
【０００７】不良解析装置７０は、パターン発生器３か
ら供給されるＸ・Ｙアドレス信号に基づいて、そのアド
レス番地に相当する不良解析装置７０内の内部メモリ７
Ｄにコンパレータ６から供給される不良データを格納す
る。
ら供給されるＸ・Ｙアドレス信号に基づいて、そのアド
レス番地に相当する不良解析装置７０内の内部メモリ７
Ｄにコンパレータ６から供給される不良データを格納す
る。
【０００８】図７は、上記不良解析装置の具体的構成を
示す図である。
示す図である。
【０００９】図７に示す不良解析装置７０は、ｎビット
シフトマトリックス回路７Ｂ、内部メモリ７Ｄ、及び内
部メモリ７Ｄのメモリ容量を増やす目的のデコード回路
７Ｆ等から構成されており、また、７３は、内部メモリ
７Ｄのメモリアドレス（ライン）を示し、内部メモリ７
Ｄは、ＣＰＵバス７２を介して不図示のＣＰＵに接続さ
れている。
シフトマトリックス回路７Ｂ、内部メモリ７Ｄ、及び内
部メモリ７Ｄのメモリ容量を増やす目的のデコード回路
７Ｆ等から構成されており、また、７３は、内部メモリ
７Ｄのメモリアドレス（ライン）を示し、内部メモリ７
Ｄは、ＣＰＵバス７２を介して不図示のＣＰＵに接続さ
れている。
【００１０】ｎビットシフトマトリックス回路７Ｂは、
図６のパターン発生器３から供給されるＸ・Ｙアドレス
をあらかじめ設定してあるＸアドレス有効ビットを残
し、Ｙアドレスをシフトさせ、必要なメモリアドレス７
３にして内部メモリ７Ｄに出力し、コンパレータ６から
供給される不良データを内部メモリ７Ｄのライトイネー
ブル端子（ＷＥ）を使用し、不良があった時だけ内部メ
モリ７Ｄに格納する。不図示のＣＰＵは、この内部メモ
リ７Ｄに格納された不良データをＣＰＵバス７Ｅを介し
て取り込んで不良解析を行う。
図６のパターン発生器３から供給されるＸ・Ｙアドレス
をあらかじめ設定してあるＸアドレス有効ビットを残
し、Ｙアドレスをシフトさせ、必要なメモリアドレス７
３にして内部メモリ７Ｄに出力し、コンパレータ６から
供給される不良データを内部メモリ７Ｄのライトイネー
ブル端子（ＷＥ）を使用し、不良があった時だけ内部メ
モリ７Ｄに格納する。不図示のＣＰＵは、この内部メモ
リ７Ｄに格納された不良データをＣＰＵバス７Ｅを介し
て取り込んで不良解析を行う。
【００１１】
【発明が解決しようとする課題】しかしながら、上記図
７の不良解析装置の構成では、被測定デバイス５のデバ
イスアドレス幅が内部メモリ７Ｄのメモリアドレス幅７
３より大きいと、何回かに分けて不良解析装置７０内の
内部メモリ７Ｄに不良データを取り込み、解析しなけれ
ばならないという問題がある。
７の不良解析装置の構成では、被測定デバイス５のデバ
イスアドレス幅が内部メモリ７Ｄのメモリアドレス幅７
３より大きいと、何回かに分けて不良解析装置７０内の
内部メモリ７Ｄに不良データを取り込み、解析しなけれ
ばならないという問題がある。
【００１２】また、被測定デバイス５のＸ，Ｙアドレス
の使用するｂｉｔが連続していない場合は、内部メモリ
７Ｄの格納エリアが分断されてしまう。このため、内部
メモリ７Ｄの不良データをＣＰＵに取り込む時は、内部
メモリ７Ｄのメモリ空間を全て読みこまなければならな
いので時間を多量に要するという問題がある。
の使用するｂｉｔが連続していない場合は、内部メモリ
７Ｄの格納エリアが分断されてしまう。このため、内部
メモリ７Ｄの不良データをＣＰＵに取り込む時は、内部
メモリ７Ｄのメモリ空間を全て読みこまなければならな
いので時間を多量に要するという問題がある。
【００１３】本発明は、上記課題を鑑みてなされたもの
であり、不良解析装置内の内部メモリのメモリ容量を低
減可能で、且つ、内部メモリの不良データ格納アドレス
の変換を可能として、メモリデバイスの不良解析を簡便
且つ早く行うことが可能なＩＣテスタの不良解析装置及
びＩＣテスタのメモリデバイス測定装置を提供すること
を目的とする。
であり、不良解析装置内の内部メモリのメモリ容量を低
減可能で、且つ、内部メモリの不良データ格納アドレス
の変換を可能として、メモリデバイスの不良解析を簡便
且つ早く行うことが可能なＩＣテスタの不良解析装置及
びＩＣテスタのメモリデバイス測定装置を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係るＩＣテスタの不良解析装
置は、メモリデバイスに書込パタ−ンを書き込み、当該
書込パターンと、当該メモりデバイスに実際に書き込ま
れたパターンとをアドレス毎に比較して、不一致の場合
に、不良データとして検出してメモリデバイスの不良解
析を行うメモリデバイス測定装置におけるＩＣテスタの
不良解析装置において、指定されるメモリアドレスに前
記不良データを格納する内部メモリと、パターン発生手
段から出力される前記メモリアドレスを指定するための
Ｘ・Ｙアドレスを任意に選択して、前記内部メモリのメ
モリアドレスに接続可能なセレクタと、を備えた構成と
した。
に、請求項１記載の発明に係るＩＣテスタの不良解析装
置は、メモリデバイスに書込パタ−ンを書き込み、当該
書込パターンと、当該メモりデバイスに実際に書き込ま
れたパターンとをアドレス毎に比較して、不一致の場合
に、不良データとして検出してメモリデバイスの不良解
析を行うメモリデバイス測定装置におけるＩＣテスタの
不良解析装置において、指定されるメモリアドレスに前
記不良データを格納する内部メモリと、パターン発生手
段から出力される前記メモリアドレスを指定するための
Ｘ・Ｙアドレスを任意に選択して、前記内部メモリのメ
モリアドレスに接続可能なセレクタと、を備えた構成と
した。
【００１５】即ち、請求項１記載の発明に係るＩＣテス
タの不良解析装置によれば、メモリデバイスに書込パタ
−ンを書込み、当該書込パターンと、当該メモりデバイ
スに実際に書き込まれたパターンとをアドレス毎に比較
して、不一致の場合に、不良データとして検出してメモ
リデバイスの不良解析を行うメモリデバイス測定装置に
おけるＩＣテスタの不良解析装置において、内部メモリ
は、指定されるメモリアドレスに前記不良データを格納
し、セレクタは、パターン発生手段から出力される前記
メモリアドレスを指定するためのＸ・Ｙアドレスを任意
に選択して、前記内部メモリのメモリアドレスに接続可
能である。
タの不良解析装置によれば、メモリデバイスに書込パタ
−ンを書込み、当該書込パターンと、当該メモりデバイ
スに実際に書き込まれたパターンとをアドレス毎に比較
して、不一致の場合に、不良データとして検出してメモ
リデバイスの不良解析を行うメモリデバイス測定装置に
おけるＩＣテスタの不良解析装置において、内部メモリ
は、指定されるメモリアドレスに前記不良データを格納
し、セレクタは、パターン発生手段から出力される前記
メモリアドレスを指定するためのＸ・Ｙアドレスを任意
に選択して、前記内部メモリのメモリアドレスに接続可
能である。
【００１６】上記構成によれば、セレクタは、供給され
るＸ・Ｙアドレスを任意に選択して、内部メモリのメモ
リアドレスに接続可能な構成であるので、デバイスメモ
リのデバイスアドレス幅やデバイスアドレスの使用状況
に応じて、Ｘ・Ｙアドレスを選択して、内部メモリのメ
モリアドレスに接続することができ、メモリデバイスの
不良解析を簡単且つ早く行うことが可能となる。また、
内部メモリのメモリ容量を低減することが可能となる。
るＸ・Ｙアドレスを任意に選択して、内部メモリのメモ
リアドレスに接続可能な構成であるので、デバイスメモ
リのデバイスアドレス幅やデバイスアドレスの使用状況
に応じて、Ｘ・Ｙアドレスを選択して、内部メモリのメ
モリアドレスに接続することができ、メモリデバイスの
不良解析を簡単且つ早く行うことが可能となる。また、
内部メモリのメモリ容量を低減することが可能となる。
【００１７】また、この場合、請求項２記載の発明に係
るＩＣテスタの不良解析装置のように、前記セレクタ
は、前記メモリデバイスで使用していないデバイスアド
レスのビットを詰めて前記Ｘ・Ｙアドレスを選択して、
前記内部メモリのメモリアドレスに接続する構成として
も良い。
るＩＣテスタの不良解析装置のように、前記セレクタ
は、前記メモリデバイスで使用していないデバイスアド
レスのビットを詰めて前記Ｘ・Ｙアドレスを選択して、
前記内部メモリのメモリアドレスに接続する構成として
も良い。
【００１８】上記構成によれば、セレクタは、メモリデ
バイスで使用していないデバイスアドレスのビットを詰
めてＸ・Ｙアドレスを選択して、内部メモリのメモリア
ドレスに接続する構成であるので、請求項１記載の発明
の効果に加えて、メモリデバイスのデバイスアドレス幅
が、不良解析装置のメモリアドレス幅より大となる場合
でも、一回の不良データの書込動作により、メモリデバ
イスの不良状態の全体傾向を把握することがでる。付言
すると、メモリデバイスが、メモリアドレスを連続で使
用していない場合においても、実際のメモリデバイスと
同一空間だけの内部メモリのメモリ空間で良く、またＣ
ＰＵからも同一空間データを読み出せば良いことになる
ので、不良解析処理を早く行うことができる。
バイスで使用していないデバイスアドレスのビットを詰
めてＸ・Ｙアドレスを選択して、内部メモリのメモリア
ドレスに接続する構成であるので、請求項１記載の発明
の効果に加えて、メモリデバイスのデバイスアドレス幅
が、不良解析装置のメモリアドレス幅より大となる場合
でも、一回の不良データの書込動作により、メモリデバ
イスの不良状態の全体傾向を把握することがでる。付言
すると、メモリデバイスが、メモリアドレスを連続で使
用していない場合においても、実際のメモリデバイスと
同一空間だけの内部メモリのメモリ空間で良く、またＣ
ＰＵからも同一空間データを読み出せば良いことになる
ので、不良解析処理を早く行うことができる。
【００１９】また、この場合、請求項３記載の発明に係
るＩＣテスタの不良解析装置のように、前記セレクタ
は、前記パタン発生手段から供給されるＸ・Ｙアドレス
が連続していない場合には、前記内部メモリのメモリア
ドレスが連続するように、前記Ｘ・Ｙアドレスを選択し
て、前記内部メモリのメモリアドレスに接続する構成と
しても良い。
るＩＣテスタの不良解析装置のように、前記セレクタ
は、前記パタン発生手段から供給されるＸ・Ｙアドレス
が連続していない場合には、前記内部メモリのメモリア
ドレスが連続するように、前記Ｘ・Ｙアドレスを選択し
て、前記内部メモリのメモリアドレスに接続する構成と
しても良い。
【００２０】上記構成によれば、セレクタは、パタン発
生手段から供給されるＸ・Ｙアドレスが連続していない
場合には、内部メモリのメモリアドレスが連続するよう
に、Ｘ・Ｙアドレスを選択して、内部メモリのメモリア
ドレスに接続する構成であるので、請求項１記載の発明
の効果に加えて、Ｘ・Ｙアドレスが連続していない場合
でも、内部メモリに格納される不良データの格納エリア
を分断させないことが可能となる。
生手段から供給されるＸ・Ｙアドレスが連続していない
場合には、内部メモリのメモリアドレスが連続するよう
に、Ｘ・Ｙアドレスを選択して、内部メモリのメモリア
ドレスに接続する構成であるので、請求項１記載の発明
の効果に加えて、Ｘ・Ｙアドレスが連続していない場合
でも、内部メモリに格納される不良データの格納エリア
を分断させないことが可能となる。
【００２１】また、この場合、請求項４記載の発明に係
るＩＣテスタの不良解析装置のように、セレクタは、メ
モリデバイスのアドレス空間が、内部メモリのアドレス
空間より大となる場合に、Ｘ・Ｙアドレスの一部を間引
いて選択して、内部メモリのメモリアドレスに接続し、
前記内部メモリの任意のビットには、前記メモリデバイ
スの複数アドレス分の不良データのＯＲデータが書き込
まれる構成としても良い。
るＩＣテスタの不良解析装置のように、セレクタは、メ
モリデバイスのアドレス空間が、内部メモリのアドレス
空間より大となる場合に、Ｘ・Ｙアドレスの一部を間引
いて選択して、内部メモリのメモリアドレスに接続し、
前記内部メモリの任意のビットには、前記メモリデバイ
スの複数アドレス分の不良データのＯＲデータが書き込
まれる構成としても良い。
【００２２】上記構成によれば、セレクタは、メモリデ
バイスのアドレス空間が、内部メモリのアドレス空間よ
り大となる場合に、Ｘ・Ｙアドレスの一部を間引いて選
択して、内部メモリのメモリアドレスに接続し、内部メ
モリの１ビットに、メモリデバイスの複数アドレス分の
不良データのＯＲデータが書き込む構成であるので、メ
モリデバイスの内部メモリのメモリ空間が内部メモリの
メモリ空間より大である場合でも、内部メモリへの一回
の書込動作によりメモリデバイスの不良状態の全体傾向
を把握することができる。
バイスのアドレス空間が、内部メモリのアドレス空間よ
り大となる場合に、Ｘ・Ｙアドレスの一部を間引いて選
択して、内部メモリのメモリアドレスに接続し、内部メ
モリの１ビットに、メモリデバイスの複数アドレス分の
不良データのＯＲデータが書き込む構成であるので、メ
モリデバイスの内部メモリのメモリ空間が内部メモリの
メモリ空間より大である場合でも、内部メモリへの一回
の書込動作によりメモリデバイスの不良状態の全体傾向
を把握することができる。
【００２３】上記課題を解決するために、請求項５記載
の発明に係るメモリデバイス測定装置は、メモリデバイ
スの不良解析を行うＩＣテスタのメモリデバイス測定装
置において、クロック信号及びストローブ信号を発生す
るタイミング信号発生手段と、書込パターン、及び、Ｘ
・Ｙアドレスを発生するパターン信号発生手段と、前記
タイミング信号発生手段から供給される前記クロック信
号に基づいて、当該タイミング信号発生手段から供給さ
れる前記Ｘ・Ｙアドレス及び対応する前記書込パターン
を取り込み、前記メモリデバイスのデバイスアドレスを
選択して、対応するデバイス書込パターンを出力するド
ライバ手段と、前記ドライバ手段で選択されるデバイス
アドレスの位置に、前記デバイス書込パターンを格納す
る一方、コンパレータにより当該書き込まれたデバイス
書込パターンがデバイス読取パターンとして読み出され
る前記メモリデバイスと、前記パターン発生手段から供
給されるストローブ信号に基づいて、前記書込パターン
と前記メモリデバイスから読み出したデバイス読取パタ
ーンとをアドレス毎に比較して、不一致の場合に、不良
データを出力する前記コンパレータと、前記パターン信
号発生手段から供給されるＸ・Ｙアドレスを任意に選択
して、前記内部メモリのメモリアドレスに接続可能なセ
レクタと、前記セレクタにより指定されるメモリアドレ
スの位置に、前記コンパレータから供給される不良デー
タを格納する内部メモリと、を備えた構成とした。
の発明に係るメモリデバイス測定装置は、メモリデバイ
スの不良解析を行うＩＣテスタのメモリデバイス測定装
置において、クロック信号及びストローブ信号を発生す
るタイミング信号発生手段と、書込パターン、及び、Ｘ
・Ｙアドレスを発生するパターン信号発生手段と、前記
タイミング信号発生手段から供給される前記クロック信
号に基づいて、当該タイミング信号発生手段から供給さ
れる前記Ｘ・Ｙアドレス及び対応する前記書込パターン
を取り込み、前記メモリデバイスのデバイスアドレスを
選択して、対応するデバイス書込パターンを出力するド
ライバ手段と、前記ドライバ手段で選択されるデバイス
アドレスの位置に、前記デバイス書込パターンを格納す
る一方、コンパレータにより当該書き込まれたデバイス
書込パターンがデバイス読取パターンとして読み出され
る前記メモリデバイスと、前記パターン発生手段から供
給されるストローブ信号に基づいて、前記書込パターン
と前記メモリデバイスから読み出したデバイス読取パタ
ーンとをアドレス毎に比較して、不一致の場合に、不良
データを出力する前記コンパレータと、前記パターン信
号発生手段から供給されるＸ・Ｙアドレスを任意に選択
して、前記内部メモリのメモリアドレスに接続可能なセ
レクタと、前記セレクタにより指定されるメモリアドレ
スの位置に、前記コンパレータから供給される不良デー
タを格納する内部メモリと、を備えた構成とした。
【００２４】即ち、請求項５記載の発明に係るＩＣテス
タのメモリデバイス測定装置によれば、メモリデバイス
の不良解析を行うＩＣテスタのメモリデバイス測定装置
において、タイミング信号発生手段は、クロック信号及
びストローブ信号を発生し、パターン信号発生手段は、
書込パターン、及び、Ｘ・Ｙアドレスを発生し、ドライ
バ手段は、タイミング信号発生手段から供給されるクロ
ック信号に基づいて、タイミング信号発生手段から供給
されるＸ・Ｙアドレス及び対応する書込パターンを取り
込み、メモリデバイスのデバイスアドレスを選択し、対
応するデバイス書込パターンを出力し、メモリデバイス
は、ドライバ手段で選択されるデバイスアドレスの位置
に、デバイス書込パターンを格納する一方、コンパレー
タにより、書き込まれたデバイス書込パターンがデバイ
ス読取パターンとして読み出され、コンパレータは、パ
ターン発生手段から供給されるストローブ信号に基づい
て、書込パターンとメモリデバイスから読み出したデバ
イス読取パターンとを比較して、不一致の場合に、不良
データを出力し、セレクタは、パターン信号発生手段か
ら供給されるＸ・Ｙアドレスを任意に選択して、内部メ
モリのメモリアドレスに接続可能であり、内部メモリ
は、セレクタにより指定されるメモリアドレスの位置
に、コンパレータから供給される不良データを格納す
る。
タのメモリデバイス測定装置によれば、メモリデバイス
の不良解析を行うＩＣテスタのメモリデバイス測定装置
において、タイミング信号発生手段は、クロック信号及
びストローブ信号を発生し、パターン信号発生手段は、
書込パターン、及び、Ｘ・Ｙアドレスを発生し、ドライ
バ手段は、タイミング信号発生手段から供給されるクロ
ック信号に基づいて、タイミング信号発生手段から供給
されるＸ・Ｙアドレス及び対応する書込パターンを取り
込み、メモリデバイスのデバイスアドレスを選択し、対
応するデバイス書込パターンを出力し、メモリデバイス
は、ドライバ手段で選択されるデバイスアドレスの位置
に、デバイス書込パターンを格納する一方、コンパレー
タにより、書き込まれたデバイス書込パターンがデバイ
ス読取パターンとして読み出され、コンパレータは、パ
ターン発生手段から供給されるストローブ信号に基づい
て、書込パターンとメモリデバイスから読み出したデバ
イス読取パターンとを比較して、不一致の場合に、不良
データを出力し、セレクタは、パターン信号発生手段か
ら供給されるＸ・Ｙアドレスを任意に選択して、内部メ
モリのメモリアドレスに接続可能であり、内部メモリ
は、セレクタにより指定されるメモリアドレスの位置
に、コンパレータから供給される不良データを格納す
る。
【００２５】上記構成によれば、セレクタは、供給され
るＸ・Ｙアドレスを任意に選択して、内部メモリのメモ
リアドレスに接続可能な構成であるので、デバイスメモ
リのデバイスアドレス幅やデバイスアドレスの使用状況
に応じて、Ｘ・Ｙアドレスを選択して、内部メモリのメ
モリアドレスに接続することができ、メモリデバイスの
不良解析を簡単且つ早く行うことが可能となる。
るＸ・Ｙアドレスを任意に選択して、内部メモリのメモ
リアドレスに接続可能な構成であるので、デバイスメモ
リのデバイスアドレス幅やデバイスアドレスの使用状況
に応じて、Ｘ・Ｙアドレスを選択して、内部メモリのメ
モリアドレスに接続することができ、メモリデバイスの
不良解析を簡単且つ早く行うことが可能となる。
【００２６】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を説明する。
の好適な実施の形態を説明する。
【００２７】図１は、本発明に係るＩＣテスタのメモリ
デバイス測定装置の構成を示す図である。図１におい
て、上記図６と同等機能を有する部分は同一符号を付し
てある。
デバイス測定装置の構成を示す図である。図１におい
て、上記図６と同等機能を有する部分は同一符号を付し
てある。
【００２８】図１に示すメモリデバイス測定装置１は、
タイミング発生器２、パターン発生器３、ドライバ４、
被測定デバイス５、コンパレータ６、及び不良解析装置
７等により構成されている。
タイミング発生器２、パターン発生器３、ドライバ４、
被測定デバイス５、コンパレータ６、及び不良解析装置
７等により構成されている。
【００２９】タイミング発生器２は、クロック信号をド
ライバ４に供給すると共に、ストローブ信号をコンパレ
ータ６に供給する。
ライバ４に供給すると共に、ストローブ信号をコンパレ
ータ６に供給する。
【００３０】パターン発生器３は、書込パターン信号を
ドライバ４及びコンパレータ６に供給すると共に、Ｘ・
Ｙアドレス信号をドライバ４及び不良解析装置７に供給
する。
ドライバ４及びコンパレータ６に供給すると共に、Ｘ・
Ｙアドレス信号をドライバ４及び不良解析装置７に供給
する。
【００３１】ドライバ４は、タイミング発生器２から供
給されるクロック信号のタイミングで、パタン発生器２
から供給されるＸ・Ｙアドレス信号と書込パタン信号を
取り込み、取り込んだＸ・Ｙアドレス信号に基づいて被
測定デバイス５のデバイスアドレスを選択して、対応し
たデバイス書込パターンを、被測定デバイス５に書き込
む。
給されるクロック信号のタイミングで、パタン発生器２
から供給されるＸ・Ｙアドレス信号と書込パタン信号を
取り込み、取り込んだＸ・Ｙアドレス信号に基づいて被
測定デバイス５のデバイスアドレスを選択して、対応し
たデバイス書込パターンを、被測定デバイス５に書き込
む。
【００３２】被測定デバイス（メモリデバイス）５は、
例えば、ＤＲＡＭ等からなり、ドライバ４により指定さ
れるデバイスアドレスのアドレス番地に対応したデバイ
ス書込パターンが書き込まれる。また、被測定デバイス
５の出力は、デバイス読出パターンとして、コンパレー
タ６に読み出される。
例えば、ＤＲＡＭ等からなり、ドライバ４により指定さ
れるデバイスアドレスのアドレス番地に対応したデバイ
ス書込パターンが書き込まれる。また、被測定デバイス
５の出力は、デバイス読出パターンとして、コンパレー
タ６に読み出される。
【００３３】コンパレータ６は、タイミング発生器２か
ら供給されるストローブ信号に基づいて、パタン発生器
２から供給される書込パターンを期待パターンとして、
被測定デバイス５から読み出したデバイス読出パターン
とアドレス毎に比較する。そして、コンパレータ６は、
この比較の結果、期待パターンとデバイス読出パターン
とが一致しない場合には、不良データを不良解析装置７
に出力する。即ち、コンパレータ６は、被測定デバイス
５に、パターン発生器２から出力される書込パターンが
正常に書き込まれたか否かを判断するのである。
ら供給されるストローブ信号に基づいて、パタン発生器
２から供給される書込パターンを期待パターンとして、
被測定デバイス５から読み出したデバイス読出パターン
とアドレス毎に比較する。そして、コンパレータ６は、
この比較の結果、期待パターンとデバイス読出パターン
とが一致しない場合には、不良データを不良解析装置７
に出力する。即ち、コンパレータ６は、被測定デバイス
５に、パターン発生器２から出力される書込パターンが
正常に書き込まれたか否かを判断するのである。
【００３４】不良解析装置７は、パタ−ン発生器２から
供給されるＸ・Ｙアドレス信号（２ａ，２ｂ）に基づい
て、不良解析装置７内の内部メモリ７Ｄのメモリアドレ
スを選択して対応するアドレス番地に、コンパレータ６
から供給される不良データを格納する。
供給されるＸ・Ｙアドレス信号（２ａ，２ｂ）に基づい
て、不良解析装置７内の内部メモリ７Ｄのメモリアドレ
スを選択して対応するアドレス番地に、コンパレータ６
から供給される不良データを格納する。
【００３５】図２は、上記不良解析装置７の具体的な構
成を示す図である。図２において、上記図６と同等機能
を有する部分は同一符号を付してある。
成を示す図である。図２において、上記図６と同等機能
を有する部分は同一符号を付してある。
【００３６】図２に示す不良解析装置７は、セレクタ回
路７Ａ、デコード回路７Ｆ、及びメモリ７Ｄ等から構成
されており、また、７１は、内部メモリ７Ｄのメモリア
ドレス（ライン）を示し、内部メモリ７Ｄは、ＣＰＵバ
ス７２を介して不図示のＣＰＵに接続されている。
路７Ａ、デコード回路７Ｆ、及びメモリ７Ｄ等から構成
されており、また、７１は、内部メモリ７Ｄのメモリア
ドレス（ライン）を示し、内部メモリ７Ｄは、ＣＰＵバ
ス７２を介して不図示のＣＰＵに接続されている。
【００３７】セレクタ回路７Ａは、パターン発生器３か
ら供給されるＸ，Ｙアドレス信号を入力としたｎビット
出力をもち、即ち、パターン発生器３から供給される
Ｘ，Ｙアドレス信号に基づいて、内部メモリ７Ｄのメモ
リアドレス７１を接続する。
ら供給されるＸ，Ｙアドレス信号を入力としたｎビット
出力をもち、即ち、パターン発生器３から供給される
Ｘ，Ｙアドレス信号に基づいて、内部メモリ７Ｄのメモ
リアドレス７１を接続する。
【００３８】ここでセレクタ回路７Ａは、被測定デバイ
ス５で使用していないデバイスアドレスのビットを詰め
てパターン発生器３から供給されるＸ・Ｙアドレスを選
択して、内部メモリ７Ｄのメモリアドレス７Ｃに接続す
る。
ス５で使用していないデバイスアドレスのビットを詰め
てパターン発生器３から供給されるＸ・Ｙアドレスを選
択して、内部メモリ７Ｄのメモリアドレス７Ｃに接続す
る。
【００３９】また、セレクタ回路７Ａは、例えば、パタ
ーン発生器３から供給されるＸ・Ｙアドレスが連続して
いない場合には、内部メモリＤの格納エリアが分断され
るのを防止すべく、内部メモリ７Ｄのメモリアドレス７
１が連続するように、Ｘ・Ｙアドレスを選択して、前記
内部メモリ７Ｄのメモリアドレス７１に接続する。
ーン発生器３から供給されるＸ・Ｙアドレスが連続して
いない場合には、内部メモリＤの格納エリアが分断され
るのを防止すべく、内部メモリ７Ｄのメモリアドレス７
１が連続するように、Ｘ・Ｙアドレスを選択して、前記
内部メモリ７Ｄのメモリアドレス７１に接続する。
【００４０】また、セレクタ回路７Ａは、例えば、被測
定デバイス５のアドレス空間が、内部メモリ７Ｄのアド
レス空間より大となる場合に、パターン発生器３から供
給されるＸ・Ｙアドレスの一部を間引いて選択して、内
部メモリ７Ｄのメモリアドレスに接続する。これによ
り、内部メモリ７Ｄの同一アドレス番地に数アドレス分
の不良データのＯＲデータが書き込まれ、１回の書込動
作で、被測定デバイス５の不良データをすべて書き込む
ことが可能となる。
定デバイス５のアドレス空間が、内部メモリ７Ｄのアド
レス空間より大となる場合に、パターン発生器３から供
給されるＸ・Ｙアドレスの一部を間引いて選択して、内
部メモリ７Ｄのメモリアドレスに接続する。これによ
り、内部メモリ７Ｄの同一アドレス番地に数アドレス分
の不良データのＯＲデータが書き込まれ、１回の書込動
作で、被測定デバイス５の不良データをすべて書き込む
ことが可能となる。
【００４１】デコード回路７Ｆは、セレクタ回路７Ａで
選択される内部メモリ７Ｄのメモリアドレスに基づい
て、メモリを選択するためのチップセレクト（ＣＳ）信
号を生成して、内部メモリ７ＤのＣＳ端子に供給する。
選択される内部メモリ７Ｄのメモリアドレスに基づい
て、メモリを選択するためのチップセレクト（ＣＳ）信
号を生成して、内部メモリ７ＤのＣＳ端子に供給する。
【００４２】内部メモリ７Ｄは、セレクタ回路７Ａで選
択（接続）されるメモリアドレス７１のアドレス番地
に、コンパレータ６から供給される不良データを格納す
る。この内部メモリ７Ｄに格納された不良データは、Ｃ
ＰＵバス７２を介してＣＰＵに取り込まれ、不良解析が
行われる。
択（接続）されるメモリアドレス７１のアドレス番地
に、コンパレータ６から供給される不良データを格納す
る。この内部メモリ７Ｄに格納された不良データは、Ｃ
ＰＵバス７２を介してＣＰＵに取り込まれ、不良解析が
行われる。
【００４３】次に、図２の不良解析装置７の動作を図３
〜図５を参照して従来技術と比較しつつ説明する。
〜図５を参照して従来技術と比較しつつ説明する。
【００４４】図３は、図７で示した従来の不良解析装置
において、内部メモリ７Ｄに不良データを格納する例を
示す図である。
において、内部メモリ７Ｄに不良データを格納する例を
示す図である。
【００４５】例えば、内部メモリ７Ｄのアドレスビット
幅７１が２２ビットであり、被測定デバイス５で使用す
るＸアドレスがＸ０〜Ｘ１１とＸ１３、ＹアドレスがＹ
０〜Ｙ７とＹ９を使用していると仮定する。即ちパター
ン発生器３のＸ１２、Ｙ８を使用していない場合であ
る。
幅７１が２２ビットであり、被測定デバイス５で使用す
るＸアドレスがＸ０〜Ｘ１１とＸ１３、ＹアドレスがＹ
０〜Ｙ７とＹ９を使用していると仮定する。即ちパター
ン発生器３のＸ１２、Ｙ８を使用していない場合であ
る。
【００４６】この場合、被測定デバイス５のアドレス空
間は２２ビットであるが、図６に示す従来の不良解析装
置では、シフトマトリックス回路７Ｂは、パターン発生
器３からＸ，Ｙアドレス信号が供給されると、２４ビッ
トのアドレス空間（Ｘ０〜Ｘ１３の１４ビットとＹ０〜
Ｙ９の１０ビットを加算したアドレス空間）となるた
め、内部メモリ７Ｄには、図３に示すように、４回に分
けて、不良データを書き込まなければ被測定デバイス５
の全空間の不良データを書き込むことができない。尚、
図３の（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、夫々１
回目、２回目、３回目、及び４回目に内部メモリ７Ｄに
書き込まれた不良データの例を示している。
間は２２ビットであるが、図６に示す従来の不良解析装
置では、シフトマトリックス回路７Ｂは、パターン発生
器３からＸ，Ｙアドレス信号が供給されると、２４ビッ
トのアドレス空間（Ｘ０〜Ｘ１３の１４ビットとＹ０〜
Ｙ９の１０ビットを加算したアドレス空間）となるた
め、内部メモリ７Ｄには、図３に示すように、４回に分
けて、不良データを書き込まなければ被測定デバイス５
の全空間の不良データを書き込むことができない。尚、
図３の（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、夫々１
回目、２回目、３回目、及び４回目に内部メモリ７Ｄに
書き込まれた不良データの例を示している。
【００４７】これに対して、本実施の形態の図２に示す
不良解析装置では、セレクタ回路７Ｄは、パターン発生
器３からＸ，Ｙアドレス信号が供給されると、２４ビッ
トのアドレス空間で被測定デバイス５で使用していない
ビット（Ｘ１２、Ｙ８）を詰めて選択して、内部メモリ
７Ｄのアドレスラインに接続するので、ＸアドレスがＸ
０〜Ｘ１１及びＸ１３の１２ビットとなり、また、Ｙア
ドレスがＹ０〜Ｙ７及びＹ９の１０ビットとなって合計
２２ビットとなり、内部メモリ７Ｄのアドレスビット幅
７１（２２ビット）以内となるため、１回の書込動作
で、内部メモリ７Ｄに被測定デバイス５の前空間の不良
データを書き込むことができる。
不良解析装置では、セレクタ回路７Ｄは、パターン発生
器３からＸ，Ｙアドレス信号が供給されると、２４ビッ
トのアドレス空間で被測定デバイス５で使用していない
ビット（Ｘ１２、Ｙ８）を詰めて選択して、内部メモリ
７Ｄのアドレスラインに接続するので、ＸアドレスがＸ
０〜Ｘ１１及びＸ１３の１２ビットとなり、また、Ｙア
ドレスがＹ０〜Ｙ７及びＹ９の１０ビットとなって合計
２２ビットとなり、内部メモリ７Ｄのアドレスビット幅
７１（２２ビット）以内となるため、１回の書込動作
で、内部メモリ７Ｄに被測定デバイス５の前空間の不良
データを書き込むことができる。
【００４８】図４は、内部メモリ７Ｄの格納エリアが分
断された例を示す図である。
断された例を示す図である。
【００４９】上記図３においては、内部メモリ７Ｄに、
一度に不良データを取得できない場合を記述したが、一
度に不良データを取得できても、内部メモリ７ＤのＸ・
Ｙアドレスの使用するビットが連続していない場合に
は、格納エリアが図４に示すように分断されてしまう。
一度に不良データを取得できない場合を記述したが、一
度に不良データを取得できても、内部メモリ７ＤのＸ・
Ｙアドレスの使用するビットが連続していない場合に
は、格納エリアが図４に示すように分断されてしまう。
【００５０】そこで、本実施の形態の図２に示す不良解
析装置では、セレクト回路７Ａは、パターン発生器２か
らのＸ、Ｙアドレスが連続していない場合には、内部メ
モリ７Ｄのアドレスが連続するようにＸ、Ｙアドレスを
選択して内部メモリ７Ｄのメモリアドレス接続（選択）
して、内部メモリ７Ｄの格納エリアが分断されるのを防
止する。
析装置では、セレクト回路７Ａは、パターン発生器２か
らのＸ、Ｙアドレスが連続していない場合には、内部メ
モリ７Ｄのアドレスが連続するようにＸ、Ｙアドレスを
選択して内部メモリ７Ｄのメモリアドレス接続（選択）
して、内部メモリ７Ｄの格納エリアが分断されるのを防
止する。
【００５１】図５は、内部メモリ７Ｄの１ビットに被測
定デバイス５の複数アドレス分の不良データを格納した
場合の例を示す図である。
定デバイス５の複数アドレス分の不良データを格納した
場合の例を示す図である。
【００５２】例えば、被測定デバイス５で使用するＸア
ドレスがＸ０〜Ｘ１１、ＹアドレスがＹ０〜Ｙ１１を使
用している場合には、被測定デバイス５のアドレス空間
が２４ビットとなる。そして、内部メモリ７Ｄのアドレ
スビット幅７１が２２ビットであるため、このまま不良
データを内部メモリ７Ｄに書き込むと、４回に分けて不
良データを書き込まなければならない。そこで、本実施
の形態の図２に示す不良解析装置では、セレクタ回路７
Ａは、パタン発生器２から供給されるＸ・Ｙアドレスの
Ｘ０，Ｘ１のアドレスビットを選択しないでＸ２から選
択することにより、図５に示すように、内部メモリ７Ｄ
の１ビットに被測定デバイス５の４アドレス分の不良デ
ータのＯＲデータを格納する。
ドレスがＸ０〜Ｘ１１、ＹアドレスがＹ０〜Ｙ１１を使
用している場合には、被測定デバイス５のアドレス空間
が２４ビットとなる。そして、内部メモリ７Ｄのアドレ
スビット幅７１が２２ビットであるため、このまま不良
データを内部メモリ７Ｄに書き込むと、４回に分けて不
良データを書き込まなければならない。そこで、本実施
の形態の図２に示す不良解析装置では、セレクタ回路７
Ａは、パタン発生器２から供給されるＸ・Ｙアドレスの
Ｘ０，Ｘ１のアドレスビットを選択しないでＸ２から選
択することにより、図５に示すように、内部メモリ７Ｄ
の１ビットに被測定デバイス５の４アドレス分の不良デ
ータのＯＲデータを格納する。
【００５３】即ち、パターン発生器２のＸ，Ｙアドレス
を、このセレクタ回路７Ａで選択しないで、詰めたビッ
トがあれば、そのビット分は「０」でも「１」でも内部
メモリ７Ｄの同一アドレス番地に不良データが格納され
る。このことは、被測定デバイス５のデバイスアドレス
幅が内部メモリ７Ｄのメモリアドレス幅７１よりも多い
場合には、パターン発生器３のアドレスを内部メモリ７
Ｄのアドレスに対して圧縮させたことになり、一回の不
良データ書込動作で、被測定デバイス５の不良状態の一
度に全体傾向を１度に把握することが可能となる。
を、このセレクタ回路７Ａで選択しないで、詰めたビッ
トがあれば、そのビット分は「０」でも「１」でも内部
メモリ７Ｄの同一アドレス番地に不良データが格納され
る。このことは、被測定デバイス５のデバイスアドレス
幅が内部メモリ７Ｄのメモリアドレス幅７１よりも多い
場合には、パターン発生器３のアドレスを内部メモリ７
Ｄのアドレスに対して圧縮させたことになり、一回の不
良データ書込動作で、被測定デバイス５の不良状態の一
度に全体傾向を１度に把握することが可能となる。
【００５４】
【発明の効果】請求項１記載の発明に係るＩＣテスタの
不良解析装置によれば、セレクタは、供給されるＸ・Ｙ
アドレスを任意に選択して、内部メモリのメモリアドレ
スに接続可能な構成であるので、デバイスメモリのデバ
イスアドレス幅やデバイスアドレスの使用状況に応じ
て、Ｘ・Ｙアドレスを選択して、内部メモリのメモリア
ドレスに接続することができ、メモリデバイスの不良解
析を簡単且つ早く行うことが可能となる。
不良解析装置によれば、セレクタは、供給されるＸ・Ｙ
アドレスを任意に選択して、内部メモリのメモリアドレ
スに接続可能な構成であるので、デバイスメモリのデバ
イスアドレス幅やデバイスアドレスの使用状況に応じ
て、Ｘ・Ｙアドレスを選択して、内部メモリのメモリア
ドレスに接続することができ、メモリデバイスの不良解
析を簡単且つ早く行うことが可能となる。
【００５５】請求項２記載の発明に係るＩＣテスタの不
良解析装置によれば、セレクタは、メモリデバイスで使
用していないデバイスアドレスのビットを詰めてＸ・Ｙ
アドレスを選択して、内部メモリのメモリアドレスに接
続する構成であるので、請求項１記載の発明の効果に加
えて、メモリデバイスのデバイスアドレス幅が、不良解
析装置のメモリアドレス幅より大となる場合でも、一回
の不良データの書込動作により、メモリデバイスの不良
状態の全体傾向を把握することがでる。付言すると、メ
モリデバイスが、メモリアドレスを連続で使用していな
い場合においても、実際のメモリデバイスと同一空間だ
けの内部メモリのメモリ空間で良く、またＣＰＵからも
同一空間データを読み出せばよいことになるので、不良
解析処理を早く行うことができる。
良解析装置によれば、セレクタは、メモリデバイスで使
用していないデバイスアドレスのビットを詰めてＸ・Ｙ
アドレスを選択して、内部メモリのメモリアドレスに接
続する構成であるので、請求項１記載の発明の効果に加
えて、メモリデバイスのデバイスアドレス幅が、不良解
析装置のメモリアドレス幅より大となる場合でも、一回
の不良データの書込動作により、メモリデバイスの不良
状態の全体傾向を把握することがでる。付言すると、メ
モリデバイスが、メモリアドレスを連続で使用していな
い場合においても、実際のメモリデバイスと同一空間だ
けの内部メモリのメモリ空間で良く、またＣＰＵからも
同一空間データを読み出せばよいことになるので、不良
解析処理を早く行うことができる。
【００５６】請求項３記載の発明に係るＩＣテスタの不
良解析装置によれば、セレクタは、パタン発生手段から
供給されるＸ・Ｙアドレスが連続していない場合には、
内部メモリのメモリアドレスが連続するように、Ｘ・Ｙ
アドレスを選択して、内部メモリのメモリアドレスに接
続する構成であるので、請求項１記載の発明の効果に加
えて、Ｘ・Ｙアドレスが連続していない場合でも、内部
メモリに格納される不良データの格納エリアを分断させ
ないことが可能となる。
良解析装置によれば、セレクタは、パタン発生手段から
供給されるＸ・Ｙアドレスが連続していない場合には、
内部メモリのメモリアドレスが連続するように、Ｘ・Ｙ
アドレスを選択して、内部メモリのメモリアドレスに接
続する構成であるので、請求項１記載の発明の効果に加
えて、Ｘ・Ｙアドレスが連続していない場合でも、内部
メモリに格納される不良データの格納エリアを分断させ
ないことが可能となる。
【００５７】請求項４記載の発明に係るＩＣテスタの不
良解析装置によれば、セレクタは、メモリデバイスのア
ドレス空間が、内部メモリのアドレス空間より大となる
場合に、Ｘ・Ｙアドレスの一部を間引いて選択して、内
部メモリのメモリアドレスに接続し、内部メモリの１ビ
ットに、メモリデバイスの複数アドレス分の不良データ
のＯＲデータが書き込む構成であるので、メモリデバイ
スの内部メモリのメモリ空間が内部メモリのメモリ空間
より大である場合でも、内部メモリへの一回の書込動作
によりメモリデバイスの不良状態の全体傾向を把握する
ことができる。
良解析装置によれば、セレクタは、メモリデバイスのア
ドレス空間が、内部メモリのアドレス空間より大となる
場合に、Ｘ・Ｙアドレスの一部を間引いて選択して、内
部メモリのメモリアドレスに接続し、内部メモリの１ビ
ットに、メモリデバイスの複数アドレス分の不良データ
のＯＲデータが書き込む構成であるので、メモリデバイ
スの内部メモリのメモリ空間が内部メモリのメモリ空間
より大である場合でも、内部メモリへの一回の書込動作
によりメモリデバイスの不良状態の全体傾向を把握する
ことができる。
【００５８】請求項５記載の発明に係るＩＣテスタのメ
モリデバイス測定装置によれば、セレクタは、供給され
るＸ・Ｙアドレスを任意に選択して、内部メモリのメモ
リアドレスに接続可能な構成であるので、デバイスメモ
リのデバイスアドレス幅やデバイスアドレスの使用状況
に応じて、Ｘ・Ｙアドレスを選択して、内部メモリのメ
モリアドレスに接続することができ、メモリデバイスの
不良解析を簡単且つ早く行うことが可能となる。
モリデバイス測定装置によれば、セレクタは、供給され
るＸ・Ｙアドレスを任意に選択して、内部メモリのメモ
リアドレスに接続可能な構成であるので、デバイスメモ
リのデバイスアドレス幅やデバイスアドレスの使用状況
に応じて、Ｘ・Ｙアドレスを選択して、内部メモリのメ
モリアドレスに接続することができ、メモリデバイスの
不良解析を簡単且つ早く行うことが可能となる。
【図１】本発明に係るＩＣテスタのメモリデバイス測定
装置の構成を示す図である。
装置の構成を示す図である。
【図２】図１に示したメモリデバイス測定装置内の不良
解析装置７の具体的な構成を示す図である。
解析装置７の具体的な構成を示す図である。
【図３】図７で示した従来の不良解析装置において、内
部メモリに不良データを格納する例を示す図である。
部メモリに不良データを格納する例を示す図である。
【図４】内部メモリの格納エリアが分断された例を示す
図である。
図である。
【図５】内部メモリの１ビットに被測定デバイスの複数
アドレス分の不良データを格納した場合の例を示す図で
ある。
アドレス分の不良データを格納した場合の例を示す図で
ある。
【図６】従来のＩＣテスタのメモリデバイス測定装置の
構成を示す図である。
構成を示す図である。
【図７】従来の不良解析装置の構成を示す図である。
１ ：ＩＣテスタのデバイスメモリ測定装置 ２ ：タイミング発生器 ３ ：パタン発生器（ＡＬＰＧ） ４ ：ドライバ ５ ：被測定デバイス（メモリドライバ） ６ ：コンパレータ ７ ：不良解析装置 ７Ａ：セレクタ回路 ７Ｄ：内部メモリ ７Ｆ：アドレスデコード回路 ７１：内部メモリのメモリアドレス ７２：ＣＰＵバス
Claims (5)
- 【請求項１】メモリデバイスに書込パタ−ンを書き込
み、当該書込パターンと、当該メモりデバイスに実際に
書き込まれたパターンとをアドレス毎に比較して、不一
致の場合に、不良データとして検出してメモリデバイス
の不良解析を行うメモリデバイス測定装置におけるＩＣ
テスタの不良解析装置において、 指定されるメモリアドレスに前記不良データを格納する
内部メモリと、 パターン発生手段から出力される前記メモリアドレスを
指定するためのＸ・Ｙアドレスを任意に選択して、前記
内部メモリのメモリアドレスに接続可能なセレクトと、 を備えたことを特徴とするＩＣテスタの不良解析装置。 - 【請求項２】前記セレクタは、前記メモリデバイスで使
用していないデバイスアドレスのビットを詰めて前記Ｘ
・Ｙアドレスを選択して、前記内部メモリのメモリアド
レスに接続することを特徴とする請求項１記載のＩＣテ
スタの不良解析装置。 - 【請求項３】前記セレクタは、前記パタン発生手段から
供給されるＸ・Ｙアドレスが連続していない場合には、
前記内部メモリのメモリアドレスが連続するように、前
記Ｘ・Ｙアドレスを選択して、前記内部メモリのメモリ
アドレスに接続することを特徴とする請求項１記載のＩ
Ｃテスタの不良解析装置。 - 【請求項４】前記セレクタは、前記メモリデバイスのア
ドレス空間が、前記内部メモリのアドレス空間より大と
なる場合に、前記Ｘ・Ｙアドレスの一部を間引いて選択
して、前記内部メモリのメモリアドレスに接続し、前記
内部メモリの任意のビットには、前記メモリデバイスの
複数アドレス分の不良データのＯＲデータが書き込まれ
ることを特徴とする請求項１記載のＩＣテスタの不良解
析装置。 - 【請求項５】メモリデバイスの不良解析を行うＩＣテス
タのメモリデバイス測定装置において、 クロック信号及びストローブ信号を発生するタイミング
信号発生手段と、 書込パターン、及び、Ｘ・Ｙアドレスを発生するパター
ン信号発生手段と、 前記タイミング信号発生手段から供給される前記クロッ
ク信号に基づいて、当該タイミング信号発生手段から供
給される前記Ｘ・Ｙアドレス及び対応する前記書込パタ
ーンを取り込み、前記メモリデバイスのデバイスアドレ
スを選択して、対応するデバイス書込パターンを出力す
るドライバ手段と、 前記ドライバ手段で選択されるデバイスアドレスの位置
に、前記デバイス書込パターンを格納する一方、コンパ
レータにより当該書き込まれたデバイス書込パターンが
デバイス読取パターンとして読み出される前記メモリデ
バイスと、 前記パターン発生手段から供給されるストローブ信号に
基づいて、前記書込パターンと前記メモリデバイスから
読み出したデバイス読取パターンとをアドレス毎に比較
して、不一致の場合に、不良データを出力する前記コン
パレータと、 前記パターン信号発生手段から供給されるＸ・Ｙアドレ
スを任意に選択して、前記内部メモリのメモリアドレス
に接続可能なセレクタと、 前記セレクタにより指定されるメモリアドレスの位置
に、前記コンパレータから供給される不良データを格納
する内部メモリと、 を備えたことを特徴とするＩＣテスタのメモリデバイス
測定装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9095903A JPH10289165A (ja) | 1997-04-14 | 1997-04-14 | Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置 |
| US09/059,282 US5978949A (en) | 1997-04-14 | 1998-04-14 | Failure analysis device for IC tester and memory device measuring device for IC tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9095903A JPH10289165A (ja) | 1997-04-14 | 1997-04-14 | Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289165A true JPH10289165A (ja) | 1998-10-27 |
Family
ID=14150264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9095903A Pending JPH10289165A (ja) | 1997-04-14 | 1997-04-14 | Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5978949A (ja) |
| JP (1) | JPH10289165A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW382657B (en) * | 1997-06-13 | 2000-02-21 | Advantest Corp | Memory tester |
| JPH11248799A (ja) * | 1998-03-03 | 1999-09-17 | Advantest Corp | Ｉｃテスタ用の波形コントローラ |
| JP4601119B2 (ja) * | 2000-05-02 | 2010-12-22 | 株式会社アドバンテスト | メモリ試験方法・メモリ試験装置 |
| JP4425537B2 (ja) * | 2002-10-01 | 2010-03-03 | 株式会社アドバンテスト | 試験装置、及び試験方法 |
| US8977912B2 (en) * | 2007-05-07 | 2015-03-10 | Macronix International Co., Ltd. | Method and apparatus for repairing memory |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4414665A (en) * | 1979-11-21 | 1983-11-08 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory device test apparatus |
| JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
| JPH0812230B2 (ja) * | 1988-09-06 | 1996-02-07 | 株式会社日立製作所 | Ｉｃ試験装置 |
| JP2842923B2 (ja) * | 1990-03-19 | 1999-01-06 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
| JPH04218785A (ja) * | 1990-12-19 | 1992-08-10 | Advantest Corp | Ｉｃ試験装置 |
| US5383195A (en) * | 1992-10-19 | 1995-01-17 | Motorola, Inc. | BIST circuit with halt signal |
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1998
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| Publication number | Publication date |
|---|---|
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