JP2001023395A - Ｉｃテスタ - Google Patents
ＩｃテスタInfo
- Publication number
- JP2001023395A JP2001023395A JP11190168A JP19016899A JP2001023395A JP 2001023395 A JP2001023395 A JP 2001023395A JP 11190168 A JP11190168 A JP 11190168A JP 19016899 A JP19016899 A JP 19016899A JP 2001023395 A JP2001023395 A JP 2001023395A
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- JP
- Japan
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- memory
- fail
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- Pending
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 解析が容易に行えるＩＣテスタを実現するこ
とを目的にする。 【解決手段】 本発明は、アドレスを変換して被試験対
象に与え、被試験対象のフェイル情報を格納するＩＣテ
スタに改良を加えたものである。本装置は、変換前後の
アドレスを選択するセレクタと、このセレクタからのア
ドレスを入力し、フェイル情報を格納するフェイルメモ
リとを有することを特徴とする装置である。
とを目的にする。 【解決手段】 本発明は、アドレスを変換して被試験対
象に与え、被試験対象のフェイル情報を格納するＩＣテ
スタに改良を加えたものである。本装置は、変換前後の
アドレスを選択するセレクタと、このセレクタからのア
ドレスを入力し、フェイル情報を格納するフェイルメモ
リとを有することを特徴とする装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリやシステム
ＬＳＩ内部のメモリ等の被試験対象を試験するＩＣテス
タにおいて、各種解析を容易に行うことができるＩＣテ
スタに関するものである。
ＬＳＩ内部のメモリ等の被試験対象を試験するＩＣテス
タにおいて、各種解析を容易に行うことができるＩＣテ
スタに関するものである。
【０００２】
【従来の技術】まず、ＩＣテスタの概略について説明す
る。ＩＣテスタは、被試験対象であるメモリに、アドレ
スと試験パターンと制御信号を与える。メモリは、制御
信号により、試験パターンの書き込み、読み出しが行わ
れる。そして、メモリから読み出したデータを、比較器
により、期待値と比較し、一致と不一致により、メモリ
の良否の判定を行っている。このような装置は、例え
ば、特開平６−１３０１２７号公報、特に、図１、段落
番号０００２に記述されている。
る。ＩＣテスタは、被試験対象であるメモリに、アドレ
スと試験パターンと制御信号を与える。メモリは、制御
信号により、試験パターンの書き込み、読み出しが行わ
れる。そして、メモリから読み出したデータを、比較器
により、期待値と比較し、一致と不一致により、メモリ
の良否の判定を行っている。このような装置は、例え
ば、特開平６−１３０１２７号公報、特に、図１、段落
番号０００２に記述されている。
【０００３】そして、メモリは設計の都合により、内部
のセルのアドレスが規則正しく並んでいないものが存在
する。そのため、アルゴリズムで発生されたメモリアド
レスを、実際に試験したいメモリのセルのアドレスに変
換する変換テーブルにより、試験を行っている。例え
ば、上記の特開平６−１３０１２７号等に記載されてい
る。
のセルのアドレスが規則正しく並んでいないものが存在
する。そのため、アルゴリズムで発生されたメモリアド
レスを、実際に試験したいメモリのセルのアドレスに変
換する変換テーブルにより、試験を行っている。例え
ば、上記の特開平６−１３０１２７号等に記載されてい
る。
【０００４】このような装置を図２に示し説明する。図
において、アルゴリズミックパターンジェンレータ（Ａ
ＬＰＧ）１は、アドレス発生器１１、スクランブルメモ
リ１２を有し、テストアドレスを発生する。アドレス発
生器１１は、Ｘアドレス、Ｙアドレスを発生する。スク
ランブルメモリ１２は、Ｘアドレス、Ｙアドレスごとに
変換テーブルを有し、この変換テーブルにより、アドレ
ス発生器１１からのＸアドレス、Ｙアドレスを変換し
て、テストアドレスを出力する。
において、アルゴリズミックパターンジェンレータ（Ａ
ＬＰＧ）１は、アドレス発生器１１、スクランブルメモ
リ１２を有し、テストアドレスを発生する。アドレス発
生器１１は、Ｘアドレス、Ｙアドレスを発生する。スク
ランブルメモリ１２は、Ｘアドレス、Ｙアドレスごとに
変換テーブルを有し、この変換テーブルにより、アドレ
ス発生器１１からのＸアドレス、Ｙアドレスを変換し
て、テストアドレスを出力する。
【０００５】テストヘッドＴＨは、スクランブルメモリ
１２からのテストアドレス、試験パターン、制御信号、
期待値が入力され、被試験対象ＤＵＴが搭載されると共
に、比較器Ｃが設けられる。被試験対象ＤＵＴは、試験
パターン、制御信号やスクランブルメモリ１２からのテ
ストアドレスを入力し、これらの信号に対応して、読み
出しデータを出力する。比較器Ｃは、読み出しデータと
期待値とを比較し、比較結果の不一致の場合、フェイル
を示すフェイル情報を出力する。ここで、フェイル情報
は、少なくともフェイルだけを示すが、期待値をフェイ
ル情報に含ませるものでもよい。また、テストヘッドＴ
Ｈは、通常はドライバも設けられ、ドライバで、試験パ
ターン等やテストアドレスの電圧調整を行うが、ここで
は省略する。
１２からのテストアドレス、試験パターン、制御信号、
期待値が入力され、被試験対象ＤＵＴが搭載されると共
に、比較器Ｃが設けられる。被試験対象ＤＵＴは、試験
パターン、制御信号やスクランブルメモリ１２からのテ
ストアドレスを入力し、これらの信号に対応して、読み
出しデータを出力する。比較器Ｃは、読み出しデータと
期待値とを比較し、比較結果の不一致の場合、フェイル
を示すフェイル情報を出力する。ここで、フェイル情報
は、少なくともフェイルだけを示すが、期待値をフェイ
ル情報に含ませるものでもよい。また、テストヘッドＴ
Ｈは、通常はドライバも設けられ、ドライバで、試験パ
ターン等やテストアドレスの電圧調整を行うが、ここで
は省略する。
【０００６】フェイルメモリ２は、スクランブルメモリ
１２からのテストアドレスに従って、テストヘッドＴＨ
からのフェイル情報を格納する。
１２からのテストアドレスに従って、テストヘッドＴＨ
からのフェイル情報を格納する。
【０００７】このような装置の動作を以下に説明する。
アドレス発生器１１は、Ｘアドレス、Ｙアドレスを発生
する。このＸアドレス、Ｙアドレスを入力し、スクラン
ブルメモリ１２は、変換テーブルにより変換しテストア
ドレス、つまり、変換したＸアドレス、Ｙアドレスを、
テストヘッドＴＨに出力する。そして、テストヘッドＴ
Ｈは、被試験対象ＤＵＴにテストアドレスを与えると共
に、試験パターン、制御信号が与えられる。被試験対象
ＤＵＴは、制御信号により、試験パターンの書き込み、
読み出しの制御がされる。被試験対象ＤＵＴから読み出
された読み出しデータは、比較器Ｃに入力される。比較
器Ｃにおいて、読み出しデータと期待値とが比較され、
不一致の場合、フェイルを示すフェイル情報がフェイル
メモリ２に与えられる。フェイルメモリ２には、テスト
アドレスが入力され、このテストアドレスに従って、フ
ェイル情報が格納される。
アドレス発生器１１は、Ｘアドレス、Ｙアドレスを発生
する。このＸアドレス、Ｙアドレスを入力し、スクラン
ブルメモリ１２は、変換テーブルにより変換しテストア
ドレス、つまり、変換したＸアドレス、Ｙアドレスを、
テストヘッドＴＨに出力する。そして、テストヘッドＴ
Ｈは、被試験対象ＤＵＴにテストアドレスを与えると共
に、試験パターン、制御信号が与えられる。被試験対象
ＤＵＴは、制御信号により、試験パターンの書き込み、
読み出しの制御がされる。被試験対象ＤＵＴから読み出
された読み出しデータは、比較器Ｃに入力される。比較
器Ｃにおいて、読み出しデータと期待値とが比較され、
不一致の場合、フェイルを示すフェイル情報がフェイル
メモリ２に与えられる。フェイルメモリ２には、テスト
アドレスが入力され、このテストアドレスに従って、フ
ェイル情報が格納される。
【０００８】また、図３に示すように、フェイルメモリ
３は、アドレス発生器１１からのＸアドレス、Ｙアドレ
スに従って、フェイル情報を格納する構成もある。
３は、アドレス発生器１１からのＸアドレス、Ｙアドレ
スに従って、フェイル情報を格納する構成もある。
【０００９】
【発明が解決しようとする課題】フェイル情報を用い
て、被試験対象ＤＵＴ（メモリ）の不良解析を行うが、
実メモリの動作不良を解析する場合には、変換前のアド
レスで、フェイルメモリ３にフェイル情報を格納した方
が、解析がし易い。しかし、メモリのアドレスデコーダ
（スクランブル回路）の動作不良を解析するには、テス
トアドレス（スクランブル後のアドレス）で、フェイル
情報を、フェイルメモリ２に格納した方が、解析し易い
場合がある。
て、被試験対象ＤＵＴ（メモリ）の不良解析を行うが、
実メモリの動作不良を解析する場合には、変換前のアド
レスで、フェイルメモリ３にフェイル情報を格納した方
が、解析がし易い。しかし、メモリのアドレスデコーダ
（スクランブル回路）の動作不良を解析するには、テス
トアドレス（スクランブル後のアドレス）で、フェイル
情報を、フェイルメモリ２に格納した方が、解析し易い
場合がある。
【００１０】しかし、図２，３に示すように、従来のＩ
Ｃテスタでは、テストアドレスか、変換前のＸアドレ
ス、Ｙアドレスかのどちらかでしか、フェイルメモリ
２，３に、フェイル情報を格納することができなかっ
た。
Ｃテスタでは、テストアドレスか、変換前のＸアドレ
ス、Ｙアドレスかのどちらかでしか、フェイルメモリ
２，３に、フェイル情報を格納することができなかっ
た。
【００１１】そのため、フェイルメモリ２，３に与えた
アドレスと異なる方のアドレスが必要な場合には、ソフ
トウェアにてスクランブルメモリに相当するデータ処理
をしなければならない。従って、各種解析を容易に行う
ことができないという問題点があった。
アドレスと異なる方のアドレスが必要な場合には、ソフ
トウェアにてスクランブルメモリに相当するデータ処理
をしなければならない。従って、各種解析を容易に行う
ことができないという問題点があった。
【００１２】そこで、本発明の目的は、解析が容易に行
えるＩＣテスタを実現することにある。
えるＩＣテスタを実現することにある。
【００１３】
【課題を解決するための手段】本発明は、アドレスを変
換して被試験対象に与え、被試験対象のフェイル情報を
格納するＩＣテスタにおいて、変換前後の前記アドレス
を選択するセレクタと、このセレクタからのアドレスを
入力し、前記フェイル情報を格納するフェイルメモリと
を有することを特徴とするものである。
換して被試験対象に与え、被試験対象のフェイル情報を
格納するＩＣテスタにおいて、変換前後の前記アドレス
を選択するセレクタと、このセレクタからのアドレスを
入力し、前記フェイル情報を格納するフェイルメモリと
を有することを特徴とするものである。
【００１４】このような本発明では、セレクタが、変換
前後のアドレスを選択する。この選択されたアドレスを
フェイルメモリは入力し、フェイル情報を格納する。
前後のアドレスを選択する。この選択されたアドレスを
フェイルメモリは入力し、フェイル情報を格納する。
【００１５】
【発明の実施の形態】以下図面を用いて本発明の実施の
形態を説明する。図１は本発明の一実施例を示した構成
図である。ここで、図２と同一のものは同一符号を付し
説明を省略する。
形態を説明する。図１は本発明の一実施例を示した構成
図である。ここで、図２と同一のものは同一符号を付し
説明を省略する。
【００１６】図において、フェイル情報格納部４は、ス
クランブルメモリ４１、セレクタ４２、フェイルメモリ
４３が設けられ、アドレス発生部１１からのアドレスと
テストヘッドＴＨ（比較器Ｃ）からのフェイル情報とを
入力する。スクランブルメモリ４１は、スクランブルメ
モリ１２と同一のもので、Ｘアドレス、Ｙアドレスごと
に変換テーブルを有し、この変換テーブルにより、アド
レス発生器１１からのＸアドレス、Ｙアドレスを変換し
て、テストアドレスを出力する。セレクタ４２は、アド
レス発生器１１からのアドレスとスクランブルメモリ４
１からのテストアドレスとを選択し、出力する。フェイ
ルメモリ４３は、セレクタ４２からのアドレスに従っ
て、テストヘッドＴＨからのフェイル情報を格納する。
クランブルメモリ４１、セレクタ４２、フェイルメモリ
４３が設けられ、アドレス発生部１１からのアドレスと
テストヘッドＴＨ（比較器Ｃ）からのフェイル情報とを
入力する。スクランブルメモリ４１は、スクランブルメ
モリ１２と同一のもので、Ｘアドレス、Ｙアドレスごと
に変換テーブルを有し、この変換テーブルにより、アド
レス発生器１１からのＸアドレス、Ｙアドレスを変換し
て、テストアドレスを出力する。セレクタ４２は、アド
レス発生器１１からのアドレスとスクランブルメモリ４
１からのテストアドレスとを選択し、出力する。フェイ
ルメモリ４３は、セレクタ４２からのアドレスに従っ
て、テストヘッドＴＨからのフェイル情報を格納する。
【００１７】このような装置の動作を以下で説明する。
アドレス発生器１１は、Ｘアドレス、Ｙアドレスを発生
する。このＸアドレス、Ｙアドレスを入力し、スクラン
ブルメモリ１２は、変換テーブルにより変換しテストア
ドレス、つまり、変換したＸアドレス、Ｙアドレスを、
テストヘッドＴＨに出力する。そして、テストヘッドＴ
Ｈは、被試験対象ＤＵＴにテストアドレスを与えると共
に、試験パターン、制御信号が与えられる。被試験対象
ＤＵＴは、制御信号により、試験パターンの書き込み、
読み出しの制御がされる。被試験対象ＤＵＴから読み出
された読み出しデータは、比較器Ｃに入力される。比較
器Ｃにおいて、読み出しデータと期待値とが比較され、
不一致の場合、フェイルを示すフェイル情報がフェイル
メモリ４３に与えられる。
アドレス発生器１１は、Ｘアドレス、Ｙアドレスを発生
する。このＸアドレス、Ｙアドレスを入力し、スクラン
ブルメモリ１２は、変換テーブルにより変換しテストア
ドレス、つまり、変換したＸアドレス、Ｙアドレスを、
テストヘッドＴＨに出力する。そして、テストヘッドＴ
Ｈは、被試験対象ＤＵＴにテストアドレスを与えると共
に、試験パターン、制御信号が与えられる。被試験対象
ＤＵＴは、制御信号により、試験パターンの書き込み、
読み出しの制御がされる。被試験対象ＤＵＴから読み出
された読み出しデータは、比較器Ｃに入力される。比較
器Ｃにおいて、読み出しデータと期待値とが比較され、
不一致の場合、フェイルを示すフェイル情報がフェイル
メモリ４３に与えられる。
【００１８】このとき、スクランブルメモリ４１は、ア
ドレス発生器１１からのＸアドレス、Ｙアドレスを入力
し、スクランブルメモリ１２と同一の変換テーブルによ
り変換し、テストアドレス、つまり、変換したＸアドレ
ス、Ｙアドレスをセレクタ４２に出力する。
ドレス発生器１１からのＸアドレス、Ｙアドレスを入力
し、スクランブルメモリ１２と同一の変換テーブルによ
り変換し、テストアドレス、つまり、変換したＸアドレ
ス、Ｙアドレスをセレクタ４２に出力する。
【００１９】セレクタ４２によって、アドレス発生器１
１からのアドレス、スクランブルメモリ４１からのテス
トアドレスとを選択する。そして、フェイルメモリ４３
には、セレクタ４２からのアドレスが入力され、このア
ドレスに従って、比較器Ｃからのフェイル情報が格納さ
れる。
１からのアドレス、スクランブルメモリ４１からのテス
トアドレスとを選択する。そして、フェイルメモリ４３
には、セレクタ４２からのアドレスが入力され、このア
ドレスに従って、比較器Ｃからのフェイル情報が格納さ
れる。
【００２０】このように、セレクタ４２により、スクラ
ンブルメモリ４１の変換前後のアドレスを選択するの
で、容易に変換前後のアドレスで、フェイルメモリ４３
にフェイル情報を格納することができる。つまり、容易
に各種解析を行うことができる。
ンブルメモリ４１の変換前後のアドレスを選択するの
で、容易に変換前後のアドレスで、フェイルメモリ４３
にフェイル情報を格納することができる。つまり、容易
に各種解析を行うことができる。
【００２１】なお、本発明はこれに限定されるものでは
なく、以下のようなものでもよい。スクランブルメモリ
４１を設けずに、セレクタ４２は、アドレス発生器１１
からのアドレスとスクランブル１２が出力するテストア
ドレスとを選択する構成にしてもよい。
なく、以下のようなものでもよい。スクランブルメモリ
４１を設けずに、セレクタ４２は、アドレス発生器１１
からのアドレスとスクランブル１２が出力するテストア
ドレスとを選択する構成にしてもよい。
【００２２】しかし、ＩＣテスタは、大きな装置である
ために、ＡＬＰＧ１とフェイル情報格納部４とは離れた
位置で、別のプリント基板で構成される。そのため、ス
クランブルメモリ１２からテストアドレスをセレクタ４
２に入力するために、ケーブルが増加してしまう。ま
た、ＡＬＰＧ１に、スクランブルメモリ１２の出力用の
バッファやコネクタを設けると共に、フェイル情報格納
部４に入力用のコネクタやバッファを設けなければなら
ないという問題が発生する。つまり、図１に示す装置で
は、このような問題を発生しない。
ために、ＡＬＰＧ１とフェイル情報格納部４とは離れた
位置で、別のプリント基板で構成される。そのため、ス
クランブルメモリ１２からテストアドレスをセレクタ４
２に入力するために、ケーブルが増加してしまう。ま
た、ＡＬＰＧ１に、スクランブルメモリ１２の出力用の
バッファやコネクタを設けると共に、フェイル情報格納
部４に入力用のコネクタやバッファを設けなければなら
ないという問題が発生する。つまり、図１に示す装置で
は、このような問題を発生しない。
【００２３】フェイルメモリ４３に、セレクタ４２から
のアドレスに従って格納する構成を示したが、フェイル
メモリ４３に新たなアドレスを与えて、セレクタ４２か
らのアドレスとフェイル情報とを格納する構成にしても
よい。
のアドレスに従って格納する構成を示したが、フェイル
メモリ４３に新たなアドレスを与えて、セレクタ４２か
らのアドレスとフェイル情報とを格納する構成にしても
よい。
【００２４】また、被試験対象であるメモリが３次元の
場合、アドレス発生器１１は、Ｘ，Ｙアドレスに加え
て、Ｚアドレスも出力する。そして、スクランブルメモ
リ１２，４１は、Ｚアドレスの変換テーブルも有し、こ
の変換テーブルにより、アドレス発生器１１からのＺア
ドレスを変換する。スクランブルメモリ１２は、変換し
たＸ〜Ｚアドレスを被試験対象ＤＵＴに与え、スクラン
ブルメモリ４１は、変換したＸ〜Ｚアドレスを、セレク
タ４２を介して、フェイルメモリ４３に与える。このと
き、フェイルメモリ４３も３次元のメモリである。
場合、アドレス発生器１１は、Ｘ，Ｙアドレスに加え
て、Ｚアドレスも出力する。そして、スクランブルメモ
リ１２，４１は、Ｚアドレスの変換テーブルも有し、こ
の変換テーブルにより、アドレス発生器１１からのＺア
ドレスを変換する。スクランブルメモリ１２は、変換し
たＸ〜Ｚアドレスを被試験対象ＤＵＴに与え、スクラン
ブルメモリ４１は、変換したＸ〜Ｚアドレスを、セレク
タ４２を介して、フェイルメモリ４３に与える。このと
き、フェイルメモリ４３も３次元のメモリである。
【００２５】
【発明の効果】本発明によれば、以下のような効果があ
る。請求項１，２，４によれば、セレクタにより、変換
前後のアドレスを選択するので、フェイルメモリに、容
易に変換前後のアドレスが入力でき、フェイル情報を格
納することができる。つまり、容易に各種解析を行うこ
とができる。
る。請求項１，２，４によれば、セレクタにより、変換
前後のアドレスを選択するので、フェイルメモリに、容
易に変換前後のアドレスが入力でき、フェイル情報を格
納することができる。つまり、容易に各種解析を行うこ
とができる。
【００２６】請求項３，４によれば、フェイルメモリ用
にスクランブルメモリを設けたので、ケーブル、コネク
タ、バッファ等の増加を防止できる。
にスクランブルメモリを設けたので、ケーブル、コネク
タ、バッファ等の増加を防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】従来のＩＣテスタの構成を示した図である。
【図３】従来の他のＩＣテスタの構成を示した図であ
る。
る。
ＤＵＴ 被試験対象 １１，４１ スクランブルメモリ ４２ セレクタ ４３ フェイルメモリ
Claims (4)
- 【請求項１】 アドレスを変換して被試験対象に与え、
被試験対象のフェイル情報を格納するＩＣテスタにおい
て、 変換前後の前記アドレスを選択するセレクタと、 このセレクタからのアドレスを入力し、前記フェイル情
報を格納するフェイルメモリとを有することを特徴とす
るＩＣテスタ。 - 【請求項２】 フェイルメモリは、セレクタからのアド
レスに従って、フェイル情報を格納することを特徴とす
る請求項１記載のＩＣテスタ。 - 【請求項３】 アドレスを変換して被試験対象に与える
第１のスクランブルメモリと、 前記アドレスを前記第１のスクランブルメモリと同一に
変換して、セレクタに与える第２のスクランブルメモリ
とを設けたことを特徴とする請求項１または２記載のＩ
Ｃテスタ。 - 【請求項４】 第１、第２のスクランブルメモリは、Ｘ
アドレスとＹアドレスの変換テーブルを有することを特
徴とする請求項１〜３記載のＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11190168A JP2001023395A (ja) | 1999-07-05 | 1999-07-05 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11190168A JP2001023395A (ja) | 1999-07-05 | 1999-07-05 | Ｉｃテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001023395A true JP2001023395A (ja) | 2001-01-26 |
Family
ID=16253576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11190168A Pending JP2001023395A (ja) | 1999-07-05 | 1999-07-05 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001023395A (ja) |
-
1999
- 1999-07-05 JP JP11190168A patent/JP2001023395A/ja active Pending
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