JP3550636B2 - Ｉｃ試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、被試験対象（例えばＩＣ，ＬＳＩ等）の試験を行うＩＣ試験装置に関し、フェイルメモリの容量が小さくとも解析に必要な情報を得ることができるＩＣ試験装置に関するものである。
【０００２】
【従来の技術】
ＩＣ試験装置は、被試験対象（以下ＤＵＴと略す）に試験パターンを与え、この試験パターンに基づいてＤＵＴが出力した応答信号と期待値とを比較して、ＤＵＴの合否を判定するものである。
そして、この応答信号と期待値の比較結果であるパス／フェイルとをフェイルメモリに格納しておき、検査終了後にＤＵＴの不良部分の解析等に利用される。
このような装置は例えば特公昭６２−２８８７３号公報に記載されている。
【０００３】
このような装置の構成例を図３に示す。
図において、１は被試験対象（以ＤＵＴと略す）で、図４に示される表により、波形整形を行うフォーマッタ（図示せず）に試験パターンデータ（フォーマットデータ，ドライバデータ）を出力する。そして、フォーマッタは、ドライバ（図示せず）を介してＤＵＴ１に信号を出力する。
【０００４】
３はコンパレータで、ＤＵＴ１からの出力とパターンジェネレータ２からの期待値とを比較し、パス／フェイルを出力する。
４はフェイルメモリコントローラで、制御回路４１とフェイルメモリ４２とからなる。制御回路４１は、パターンジェネレータ２からパターンアドレスと、コンパレータ３からのパス／フェイルとを受け取り、フェイルメモリ４２にパターンアドレスとパス／フェイルとを与える。
【０００５】
このような装置の動作を説明する。
パターンジェネレータ２は、図４に示されるパターンプログラム（パターンアドレス，インストラクション）とパターンデータ（フォーマットデータデータ，ドライバデータ，期待値）とにより、フォーマッタにフォーマットデータ，ドライバデータを与え、ドライバを介してＤＵＴ１に試験パターンを与える。そして、ＤＵＴ１は、試験パターンを入力した結果を出力する。パターンジェネレータ２からの期待値とＤＵＴ１からの出力信号とを比較し、パス／フェイルを出力する。
【０００６】
制御回路４１は、パターンジェネレータ２からのパターンアドレスとコンパレータ３からのパス／フェイルとを受け取り、フェイルメモリ４２に出力すると共に、ＷＥ（ライトイネーブル信号）を出力してフェイルメモリ４２に記憶させる。フェイルメモリ４２が記憶するデータは例えば図５に示される。なお、制御回路４１は、フェイルメモリ４２のメモリアドレスも実際には出力し、記憶する場所も指示している。
【０００７】
ここで、図４に示されるデータによりパターンジェネレータ２は信号を出力しているが、インストラクションにより、繰り返し等の制御を行っている。インストラクションには、「ＮＯＰ」、「ＪＳＲ」、「ＲＴＳ」、「ＳＴＯＰ」等があり、それぞれノン・オペレーション、ジャンプ・サブルーチン、リターン・サブルーチン、ストップを意味する。また、図４において、パターンアドレスの１０００番、１００１番はサブルーチンの個所である。
【０００８】
【発明が解決しようとする課題】
仮に、サブルーチンのパターンアドレスの１００１番でＤＵＴ１の出力がＬ（ロウ）となった場合、テスト（コンパレータ３）はフェイルとなり、必要に応じて、なぜ期待値と異なった結果になったのかを調査しなければならない。
【０００９】
このとき、このサブルーチンに到達した途中経過が重要となり、パターンアドレスが、０→１→２→１０００と遷移した場合にフェイルになったのか、０→１→２→１０００→１００１→３→…→１００→１０１→１０００と遷移した場合にフェイルになったのかを明確にしなければならない場合がある。
【００１０】
そのため、上記のような従来のＩＣ試験装置では、パターンアドレスの０番から順番にすべてのパターンアドレスについての試験結果を図５に示されるようにフェイルメモリ４２に書き込んでいた。
【００１１】
従って、フェイルメモリ４２に大容量を必要としていた。また、パターンデータは実際には数が多いので、フェイルメモリ４２の容量を大きくしていても、フェイルが多く、メモリ容量を越えた場合には、解析ができなくなってしまうという問題点があった。
【００１２】
本発明の目的は、フェイルメモリの容量が小さくとも解析に必要な情報を得ることができるＩＣ試験装置を実現することにある。
【００１３】
【課題を解決するための手段】
本発明は、
パターンプログラムに基づいて、パターンアドレスと試験パターンデータと期待値とを出力すると共に、サブルーチンジャンプ情報を出力するパターンジェネレータと、
このパターンジェネレータからの期待値と被試験対象が前記パターンジェネレータからの試験パターンデータに応答した信号とを比較し、パス／フェイルを出力するコンパレータと、
試験結果を記憶するフェイルメモリと、
前記パターンジェネレータからサブルーチンジャンプ情報を受け取ると共に、前記コンパレータからのパス／フェイルを受け取り、サブルーチンジャンプ情報がサブルーチンへのジャンプのとき、または、パス／フェイルがフェイルのときは、パターンアドレスとパス／フェイルの情報とサブルーチンジャンプ情報とを試験結果として前記フェイルメモリに記憶させる制御回路と
を具備すること特徴とするものである。
【００１４】
このような本発明では、制御回路は、パターンジェネレータからサブルーチンジャンプ情報を受け取り、コンパレータからのパス／フェイルの情報を受け取る。そして、サブルーチンジャンプ情報またはフェイルを受け取ったときはパターンアドレスとパス／フェイルの情報とを試験結果としてフェイルメモリに記憶させる。
【００１５】
【発明の実施の形態】
以下図面を用いて本発明を説明する。
図１は本発明の一実施例を示した構成図である。図３と同一のものは同一符号を付して説明を省略する。
図において、５はパターンジェネレータで、図３に示したパターンジェネレータ２とほぼ同一であるが、図４に示すインストラクションの「ＪＳＲ」によってＪＳＲフラグを出力する。
【００１６】
６はフェイルメモリコントローラで、試験結果を記憶するフェイルメモリ６１と制御回路６２とにより構成される。制御回路６２は、パターンジェネレータ５からのパターンアドレスとパターンプログラムのサブルーチンジャンプ情報（ＪＳＲフラグ）とを受け取ると共に、コンパレータ２からのパス／フェイルを受け取る。そして、サブルーチンジャンプ情報（ＪＳＲフラグ）またはフェイル信号を受け取ったときはパターンアドレスとサブルーチンジャンプ情報とパス／フェイルの情報とを試験結果としてフェイルメモリ６１に記憶させる。
【００１７】
このような装置の動作を以下で説明する。
図２は図１の装置のフェイルメモリ６１が記憶する内容の例である。また、パターンジェネレータ５が用いるパターンプログラムとパターンデータは図４とする。
【００１８】
パターンアドレス「０」、「１」のとき、パターンジェネレータ５は、インストラクション「ＮＯＰ」により、フォーマットデータとドライバデータと期待値とを出力すると共に、パターンアドレスとＪＳＲフラグ「Ｌ」をフェイルメモリコントローラ６に与える。
【００１９】
フォーマッタデータとドライバデータとにより、フォーマッタ（図示せず）とドライバ（図示せず）とを介して、ＤＵＴ１に試験パターンが与えられる。この試験パターンを入力したＤＵＴ１が出力した信号と期待値とを比較し、コンパレータ２は比較結果「パス」を出力する。そして，次のアドレスに実行ラインを移す。
【００２０】
制御回路６２は、ＪＳＲフラグ「Ｌ」で、コンパレータ２の比較結果はパスなので、フェイルメモリ６１に何も記憶させない。
【００２１】
パターンアドレス「２」のとき、パターンジェネレータ５は、インストラクション「ＪＳＲ」により、フォーマットデータとドライバデータと期待値とを出力すると共に、パターンアドレスとＪＳＲフラグ「Ｈ（ハイ）」をフェイルメモリコントローラ６に与える。そして、パターンアドレス「１０００」に実行ラインをジャンプさせる。
【００２２】
フォーマッタデータとドライバデータとにより、フォーマッタとドライバとを介して、ＤＵＴ１に試験パターンが与えられる。この試験パターンを入力したＤＵＴ１が出力した信号と期待値とを比較し、コンパレータ２は比較結果「パス」を出力する。
【００２３】
制御回路６２は、ＪＳＲフラグ「Ｈ」なので、フェイルメモリ６１にパターンアドレス「２」とＪＳＲフラグ「Ｈ」と比較結果「パス」をフェイルメモリ６１にＷＥを出力し記憶させる。
【００２４】
上記のような動作を繰り返し、パターンアドレス「２０１」によりパターンアドレス「１０００」にジャンプした後のパターンアドレス「１００１」のとき、パターンジェネレータ５は、インストラクション「ＲＴＳ」により、フォーマットデータとドライバデータと期待値とを出力すると共に、パターンアドレスとＪＳＲフラグ「Ｌ」をフェイルメモリコントローラ６に与える。そして、パターンアドレス「２０２」に実行ラインをジャンプさせる。
【００２５】
フォーマッタデータとドライバデータとにより、フォーマッタとドライバとを介して、ＤＵＴ１に試験パターンが与えられる。この試験パターンを入力したＤＵＴ１が出力した信号と期待値とを比較し、コンパレータ２は比較結果「フェイル」を出力する。
【００２６】
制御回路６２は、比較結果がフェイルなので、パターンアドレス「１００１」とＪＳＲフラグ［Ｌ］と比較結果「フェイル」とをフェイルメモリ６１にＷＥを出力し記憶させる。
【００２７】
なお、制御回路６２は、図３の制御回路４１と同様に実際はメモリアドレスを出力している。
【００２８】
このように、制御回路６２が、パターンジェネレータ５からのＪＳＲフラグに基づいて、フェイルメモリ６１にパターンアドレスを記憶させるので、サブルーチンで比較結果がフェイルになっても、どのパターンアドレスからジャンプしたものかが容易にわかる。これにより、すべての比較結果をフェイルメモリに記憶さぜる必要がないので、メモリの容量を小さくすることができる。
【００２９】
また、ＪＳＲフラグの情報も制御回路６２がフェイルメモリ６１に記憶させたので、サブルーチンのパターンアドレスかメインのパターンアドレスかが容易にわかる。これにより、解析が容易になる。
【００３０】
上記実施例において、フェイルメモリ６１にパターンアドレスを記憶させる経路として、一度、制御回路６２を経由してフェイルメモリ６１に記憶させる構成を示したが、本発明はこれに限定されるものではない。つまり、パターンジェネレータ５から、直接、フェイルメモリ６１にパターンアドレスを記憶させる構成でもよい。
【００３１】
【発明の効果】
本発明によれば、制御回路が、パターンジェネレータからのサブルーチンジャンプ情報に基づいて、フェイルメモリにパターンアドレスを記憶させるので、サブルーチンで比較結果がフェイルになっても、どのパターンアドレスからジャンプしたものかが容易にわかる。これにより、すべての比較結果をフェイルメモリに記憶させる必要がないので、メモリの容量を小さくすることができる。
【００３２】
また、サブルーチンジャンプも制御回路がフェイルメモリに記憶させたので、サブルーチンのパターンアドレスかメインのパターンアドレスかが容易にわかる。これにより、解析が容易になる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置のフェイルメモリ６１が記憶する内容の例である。
【図３】従来のＩＣ試験装置の構成を示した図である。
【図４】パターンジェネレータ２のパターンプログラムとパターンデータの例を示した図である。
【図５】図３の装置のフェイルメモリ４２が記憶する内容の例である。
【符号の説明】
１ ＤＵＴ
３ コンパレータ
５ パターンジェネレータ
６１ フェイルメモリ
６２ 制御回路

Claims (1)

1. パターンプログラムに基づいて、パターンアドレスと試験パターンデータと期待値とを出力すると共に、サブルーチンジャンプ情報を出力するパターンジェネレータと、
   このパターンジェネレータからの期待値と被試験対象が前記パターンジェネレータからの試験パターンデータに応答した信号とを比較し、パス／フェイルを出力するコンパレータと、
   試験結果を記憶するフェイルメモリと、
   前記パターンジェネレータからサブルーチンジャンプ情報を受け取ると共に、前記コンパレータからのパス／フェイルを受け取り、サブルーチンジャンプ情報がサブルーチンへのジャンプのとき、または、パス／フェイルがフェイルのときは、パターンアドレスとパス／フェイルの情報とサブルーチンジャンプ情報とを試験結果として前記フェイルメモリに記憶させる制御回路と
   を具備すること特徴とするＩＣ試験装置。

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