JPH05196700A - テスト機能を有する集積回路 - Google Patents
テスト機能を有する集積回路Info
- Publication number
- JPH05196700A JPH05196700A JP4009153A JP915392A JPH05196700A JP H05196700 A JPH05196700 A JP H05196700A JP 4009153 A JP4009153 A JP 4009153A JP 915392 A JP915392 A JP 915392A JP H05196700 A JPH05196700 A JP H05196700A
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- JP
- Japan
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- test
- burn
- integrated circuit
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 自己バーンイン機能を有する集積回路の信頼
性を向上する。 【構成】 テスト用リードオンリメモリ６に記憶されて
いるプログラムに基づいてバーンインを行う際、特性デ
ータの変動やエラー情報などをＥ2ＰＲＯＭ５に記憶す
る。 【効果】 特性データの変動があったものは、将来的に
特性データが変動するおそれがあるため不良品とみなさ
れ、集積回路の信頼性が向上する。
性を向上する。 【構成】 テスト用リードオンリメモリ６に記憶されて
いるプログラムに基づいてバーンインを行う際、特性デ
ータの変動やエラー情報などをＥ2ＰＲＯＭ５に記憶す
る。 【効果】 特性データの変動があったものは、将来的に
特性データが変動するおそれがあるため不良品とみなさ
れ、集積回路の信頼性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、自己バーンイン機能を
有するテスト機能を有する集積回路に関する。
有するテスト機能を有する集積回路に関する。
【０００２】
【従来の技術】通常、集積回路は初期不良の発生を目的
とするバーンインを行った後、最終テストで良品とみな
された集積回路が製品として出荷される。
とするバーンインを行った後、最終テストで良品とみな
された集積回路が製品として出荷される。
【０００３】
【発明が解決しようとする課題】バーンイン中に特性が
変化しているけれども、最終テストの基準値の許容範囲
に入っているために最終テストで良品とみなされる集積
回路がある。このような集積回路は市場に出た後に不良
となり得る可能性を有しており、集積回路の信頼性が低
下するという問題がある。また、最終テストで不良とみ
なされるもののうち、製造途上で不良が生じたものであ
るか、またバーンイン中に不良となったものであるかが
解らず、不良の原因の確定が困難であるという問題があ
る。
変化しているけれども、最終テストの基準値の許容範囲
に入っているために最終テストで良品とみなされる集積
回路がある。このような集積回路は市場に出た後に不良
となり得る可能性を有しており、集積回路の信頼性が低
下するという問題がある。また、最終テストで不良とみ
なされるもののうち、製造途上で不良が生じたものであ
るか、またバーンイン中に不良となったものであるかが
解らず、不良の原因の確定が困難であるという問題があ
る。
【０００４】本発明の目的は、前述の問題を解決し、集
積回路の信頼性を向上するテスト機能を有する集積回路
を提供することである。
積回路の信頼性を向上するテスト機能を有する集積回路
を提供することである。
【０００５】
【課題を解決するための手段】本発明は、書き込み／読
み出し可能な記憶手段と、当該記憶手段を含む構成要素
に対するテストを繰り返し行うテスト手段と、テストの
実行期間を含む期間にわたり、テスト結果を順次的に記
憶するテスト結果記憶手段とを備え、前記テスト結果記
憶手段に記憶されたテスト結果の時間的変化に基づいて
不良の有無の判定を行うことを特徴とするテスト機能を
有する集積回路である。
み出し可能な記憶手段と、当該記憶手段を含む構成要素
に対するテストを繰り返し行うテスト手段と、テストの
実行期間を含む期間にわたり、テスト結果を順次的に記
憶するテスト結果記憶手段とを備え、前記テスト結果記
憶手段に記憶されたテスト結果の時間的変化に基づいて
不良の有無の判定を行うことを特徴とするテスト機能を
有する集積回路である。
【０００６】
【作用】本発明に従えば、テスト手段が書き込み／読み
出し可能な記憶手段を含む構成要素に対するテストを繰
り返し行う。テスト結果記憶手段は、テストの実行期間
を含む期間にわたりテスト結果を順次的に記憶する。前
記テスト結果記憶手段に記憶されたテスト結果は、時間
的変化に基づいて比較され、不良の有無が判断される。
これによって時間的変化に基づくテスト結果の変動が確
認でき、変動のあるものを不良と判断することができ
る。
出し可能な記憶手段を含む構成要素に対するテストを繰
り返し行う。テスト結果記憶手段は、テストの実行期間
を含む期間にわたりテスト結果を順次的に記憶する。前
記テスト結果記憶手段に記憶されたテスト結果は、時間
的変化に基づいて比較され、不良の有無が判断される。
これによって時間的変化に基づくテスト結果の変動が確
認でき、変動のあるものを不良と判断することができ
る。
【０００７】
【実施例】図１は、本発明の一実施例である集積回路１
の電気的構成を示すブロック図の一例である。集積回路
１は、中央処理装置（以下、ＣＰＵと記す）２、動作プ
ログラムなどが記憶されているリードオンリメモリ（以
下、ＲＯＭと記す）３、ランダムアクセスメモリ（以
下、ＲＡＭと記す）４、電気的に書き込み／消去が可能
なリードオンリメモリ（以下、Ｅ2ＰＲＯＭと記す）
５、テストプログラムが記憶されているテスト用ＲＯＭ
６、複数の機能ブロックを含む周辺ブロック７が相互に
内部バス８を介して接続されている。
の電気的構成を示すブロック図の一例である。集積回路
１は、中央処理装置（以下、ＣＰＵと記す）２、動作プ
ログラムなどが記憶されているリードオンリメモリ（以
下、ＲＯＭと記す）３、ランダムアクセスメモリ（以
下、ＲＡＭと記す）４、電気的に書き込み／消去が可能
なリードオンリメモリ（以下、Ｅ2ＰＲＯＭと記す）
５、テストプログラムが記憶されているテスト用ＲＯＭ
６、複数の機能ブロックを含む周辺ブロック７が相互に
内部バス８を介して接続されている。
【０００８】テスト用ＲＯＭ６内にはバーンイン用のプ
ログラムが記憶されており、バーンイン中はテスト用Ｒ
ＯＭ６に記憶されいるプログラムに基づいてＣＰＵ２、
ＲＡＭ４、Ｅ2ＰＲＯＭ５および周辺ブロック７が動作
し、たとえば周辺ブロック７のテストが行われる。周辺
ブロック７とは、たとえばシリアルＩ／Ｏ、ＡＤコンバ
ータ、ＤＡコンバータなどである。バーンイン中はＥ2
ＰＲＯＭ５がテスト結果を記憶する記憶手段として用い
られる。バーンイン中のテスト項目としては、メモリの
書き換えテストや、内部メモリを書き換えるテストなど
が挙げられる。
ログラムが記憶されており、バーンイン中はテスト用Ｒ
ＯＭ６に記憶されいるプログラムに基づいてＣＰＵ２、
ＲＡＭ４、Ｅ2ＰＲＯＭ５および周辺ブロック７が動作
し、たとえば周辺ブロック７のテストが行われる。周辺
ブロック７とは、たとえばシリアルＩ／Ｏ、ＡＤコンバ
ータ、ＤＡコンバータなどである。バーンイン中はＥ2
ＰＲＯＭ５がテスト結果を記憶する記憶手段として用い
られる。バーンイン中のテスト項目としては、メモリの
書き換えテストや、内部メモリを書き換えるテストなど
が挙げられる。
【０００９】図２は、本発明の一実施例であるバーンイ
ン中に不良が発生した個所を記憶する手順を説明するフ
ローチャートの一例である。ステップａ１では機能ブロ
ック１の動作チェックが行われる。ステップａ２で機能
ブロック１の動作にエラーが発生しているか否かが判断
され、エラーが発生していない場合にはステップａ４に
進み、エラーが発生している場合にはステップａ３でエ
ラー情報をＥ2ＰＲＯＭ５に記入した後、ステップａ４
に進む。
ン中に不良が発生した個所を記憶する手順を説明するフ
ローチャートの一例である。ステップａ１では機能ブロ
ック１の動作チェックが行われる。ステップａ２で機能
ブロック１の動作にエラーが発生しているか否かが判断
され、エラーが発生していない場合にはステップａ４に
進み、エラーが発生している場合にはステップａ３でエ
ラー情報をＥ2ＰＲＯＭ５に記入した後、ステップａ４
に進む。
【００１０】ステップａ４では機能ブロック２の動作チ
ェックが行われ、ステップａ５で機能ブロック２の動作
にエラーが発生しているか否かが判断され、エラーが発
生していない場合には次の機能ブロックの動作チェック
を行い、エラーが発生している場合にはステップａ６で
エラー情報をＥ2ＰＲＯＭに書き込んだ後、次の機能ブ
ロックの動作チェックを行う。各機能ブロックは順次的
に動作チェックが行われ、エラーがあった場合にはＥ2
ＰＲＯＭ５にエラー情報が記入される。
ェックが行われ、ステップａ５で機能ブロック２の動作
にエラーが発生しているか否かが判断され、エラーが発
生していない場合には次の機能ブロックの動作チェック
を行い、エラーが発生している場合にはステップａ６で
エラー情報をＥ2ＰＲＯＭに書き込んだ後、次の機能ブ
ロックの動作チェックを行う。各機能ブロックは順次的
に動作チェックが行われ、エラーがあった場合にはＥ2
ＰＲＯＭ５にエラー情報が記入される。
【００１１】ステップａ７では最終ブロックである機能
ブロックｎの動作チェックが行われ、ステップａ８では
機能ブロックｎの動作にエラーが発生したか否かが判断
され、エラーが発生していない場合にはステップａ１に
戻り、エラーが発生した場合にはステップａ９でエラー
情報をＥ2ＰＲＯＭ５に記入した後ステップａ１に戻
る。
ブロックｎの動作チェックが行われ、ステップａ８では
機能ブロックｎの動作にエラーが発生したか否かが判断
され、エラーが発生していない場合にはステップａ１に
戻り、エラーが発生した場合にはステップａ９でエラー
情報をＥ2ＰＲＯＭ５に記入した後ステップａ１に戻
る。
【００１２】各機能ブロックの動作チェックはバーンイ
ン中に繰り返し行われ、バーンイン後にＥ2ＰＲＯＭ５
に記憶された情報を読み出すことによって、どの個所に
どのようなタイミングでエラーが発生したかが解り、こ
の記憶内容を今後の生産情報として利用することができ
る。
ン中に繰り返し行われ、バーンイン後にＥ2ＰＲＯＭ５
に記憶された情報を読み出すことによって、どの個所に
どのようなタイミングでエラーが発生したかが解り、こ
の記憶内容を今後の生産情報として利用することができ
る。
【００１３】図３は、本発明の一実施例である特性デー
タの変動を記憶する手順を説明するフローチャートの一
例である。この手順に用いられるタイマは集積回路１に
内蔵されているタイマでもよく、また集積回路１にタイ
マが内蔵されていない場合には外部タイマを用いてもよ
い。
タの変動を記憶する手順を説明するフローチャートの一
例である。この手順に用いられるタイマは集積回路１に
内蔵されているタイマでもよく、また集積回路１にタイ
マが内蔵されていない場合には外部タイマを用いてもよ
い。
【００１４】ステップｂ１では初期特性データがＥ2Ｐ
ＲＯＭ５に書き込まれる。ステップｂ２ではタイマがリ
セットされ、ステップｂ３ではテスト用ＲＯＭ６のプロ
グラムに基づいてバーンイン動作が行われる。ステップ
ｂ４ではタイマの経過時間が指定時間をすぎたか否かが
判断され、タイマの経過時間が指定時間を過ぎていない
場合にはステップｂ３に戻りバーンイン動作が再び行わ
れ、タイマの経過時間が指定時間を過ぎている場合には
ステップｂ５でバーンイン後の特性データをＥ2ＰＲＯ
Ｍ５に書き込む。
ＲＯＭ５に書き込まれる。ステップｂ２ではタイマがリ
セットされ、ステップｂ３ではテスト用ＲＯＭ６のプロ
グラムに基づいてバーンイン動作が行われる。ステップ
ｂ４ではタイマの経過時間が指定時間をすぎたか否かが
判断され、タイマの経過時間が指定時間を過ぎていない
場合にはステップｂ３に戻りバーンイン動作が再び行わ
れ、タイマの経過時間が指定時間を過ぎている場合には
ステップｂ５でバーンイン後の特性データをＥ2ＰＲＯ
Ｍ５に書き込む。
【００１５】バーンイン後に、Ｅ2ＰＲＯＭ５に記憶さ
れた初期特性データとバーンイン後の特性データとを比
較することによって特性の変動を確認することができ、
特性が変動している集積回路は不良とみなされる。
れた初期特性データとバーンイン後の特性データとを比
較することによって特性の変動を確認することができ、
特性が変動している集積回路は不良とみなされる。
【００１６】以上のように本実施例によれば、図２およ
び図３に示した手順を併せてバーンインを行うことによ
って、初期特性データからのバーンイン後の特性データ
の変動を確認することができると共に、どの個所にどの
ようなタイミングでエラーが発生したかを確認すること
ができる。バーンイン中に特性データが変動する集積回
路は、市場に出た後にも変動が続き、不良となる恐れが
ある。従来では特性データの変動が許容範囲内であれば
発見することができず、市場において不良が発生してい
たけれども、バーンイン中に特性データが変動する集積
回路を不良として取り除くことができるため、集積回路
の信頼性が向上するとともに、エラーの発生個所および
そのタイミングは集積回路の生産情報として用いられ、
集積回路の信頼性が向上する。
び図３に示した手順を併せてバーンインを行うことによ
って、初期特性データからのバーンイン後の特性データ
の変動を確認することができると共に、どの個所にどの
ようなタイミングでエラーが発生したかを確認すること
ができる。バーンイン中に特性データが変動する集積回
路は、市場に出た後にも変動が続き、不良となる恐れが
ある。従来では特性データの変動が許容範囲内であれば
発見することができず、市場において不良が発生してい
たけれども、バーンイン中に特性データが変動する集積
回路を不良として取り除くことができるため、集積回路
の信頼性が向上するとともに、エラーの発生個所および
そのタイミングは集積回路の生産情報として用いられ、
集積回路の信頼性が向上する。
【００１７】本実施例においてＥ2ＰＲＯＭ５に記憶さ
れた情報は最終テスト前に読み出され、Ｅ2ＰＲＯＭ５
内に記憶された特性データとの記憶によって良品とみな
されたものに対しては、さらに最終テストが行われる。
れた情報は最終テスト前に読み出され、Ｅ2ＰＲＯＭ５
内に記憶された特性データとの記憶によって良品とみな
されたものに対しては、さらに最終テストが行われる。
【００１８】
【発明の効果】本発明によれば、テストの実行期間を含
む期間にわたりテスト結果を順次的に記憶するテスト結
果記憶手段に記憶されたテスト結果は、時間的変化に基
づいて比較され、不良の有無が判断される。これによっ
て時間的変化に基づく結果の変動が確認でき、変動のあ
るものを不良と判断することができるため、集積回路の
信頼性が向上する。
む期間にわたりテスト結果を順次的に記憶するテスト結
果記憶手段に記憶されたテスト結果は、時間的変化に基
づいて比較され、不良の有無が判断される。これによっ
て時間的変化に基づく結果の変動が確認でき、変動のあ
るものを不良と判断することができるため、集積回路の
信頼性が向上する。
【図１】本発明の一実施例である集積回路１の電気的構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の一実施例であるバーンイン中に不良が
発生した個所を記憶する手順を説明するフローチャート
の一例である。
発生した個所を記憶する手順を説明するフローチャート
の一例である。
【図３】本発明の一実施例である特性データの変動を記
憶する手順を説明するフローチャートの一例である。
憶する手順を説明するフローチャートの一例である。
１ 集積回路 ２ 中央処理装置 ３ ＲＯＭ ５ Ｅ2ＰＲＯＭ ６ テスト用ＲＯＭ ７ 周辺ブロック
Claims (1)
- 【請求項１】 書き込み／読み出し可能な記憶手段と、 当該記憶手段を含む構成要素に対するテストを繰り返し
行うテスト手段と、 テストの実行期間を含む期間にわたり、テスト結果を順
次的に記憶するテスト結果記憶手段とを備え、 前記テスト結果記憶手段に記憶されたテスト結果の時間
的変化に基づいて不良の有無の判定を行うことを特徴と
するテスト機能を有する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009153A JPH05196700A (ja) | 1992-01-22 | 1992-01-22 | テスト機能を有する集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009153A JPH05196700A (ja) | 1992-01-22 | 1992-01-22 | テスト機能を有する集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05196700A true JPH05196700A (ja) | 1993-08-06 |
Family
ID=11712677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4009153A Pending JPH05196700A (ja) | 1992-01-22 | 1992-01-22 | テスト機能を有する集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05196700A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825193A (en) * | 1994-12-19 | 1998-10-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| US7174489B2 (en) | 2003-07-10 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory test device |
| US7449904B2 (en) | 2001-07-02 | 2008-11-11 | Intel Corporation | Integrated circuit burn-in methods and apparatus |
-
1992
- 1992-01-22 JP JP4009153A patent/JPH05196700A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825193A (en) * | 1994-12-19 | 1998-10-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| US7449904B2 (en) | 2001-07-02 | 2008-11-11 | Intel Corporation | Integrated circuit burn-in methods and apparatus |
| US7174489B2 (en) | 2003-07-10 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory test device |
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