JP2002340994A - パタンデータチェック方法及びパタンデータチェック回路 - Google Patents

Abstract

(57)【要約】 【課題】 被測定デバイスの機能テスト時に正常なパタ
ンデータが実行されたか否かをチェックすること。 【解決手段】 被測定デバイスに対応して用意され該被
測定デバイスの機能テストを行うためのデバイスプログ
ラムの実行により使用される該デバイスプログラムに記
述されたパタンデータの値に対し予めパリティ演算をし
て得られた結果を期待データとして格納するパリティパ
タンメモリ１４と、前記被測定デバイスのテスト時に前
記デバイスプログラムを実行することにより使用された
パタンデータに対し、パリティ演算を行うパリティ演算
回路２０と、パリティ演算回路２０による演算結果とパ
リティパタンメモリ１４に格納された期待データとの不
一致を検出する不一致検出回路２１とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ（Integrated
Circuit:集積回路）をテストするＩＣテスタ等のテス
タ装置に係り、さらに具体的には、テスタ装置内部に設
置された、被測定デバイスのテスト時にそのテストに使
用するパタンデータのチェックを行うパタンデータチェ
ック回路及びパタンデータチェック方法に関する。

【０００２】

【従来の技術】近年、様々な電気機器に用いられる回路
のＩＣ化が急速に進められている。ＩＣ、ＬＳＩ（Larg
e Scale Integrated Circuit）等は、抵抗や、コンデン
サ、トランジスタ等の各素子を、印刷、烝着等の方法に
より形成された回路によって実現するが、大量生産され
るそれぞれの製品間には多少の特性のばらつきが生じ
る。こうしたことから、ＩＣテスタを用いてＩＣやＬＳ
Ｉの特性が、規格を満たしている否かをテストすること
が行われている。

【０００３】以下、図３を参照して、従来のＩＣテスタ
の内部で利用されている、パタン発生回路について説明
する。図３は、従来のパタン発生回路の要部の構成を示
している。同図において、パタン発生回路は、パタンデ
ータ発生回路１Ａと、該パタンデータ発生回路１Ａと接
続される各回路とを有している。パタンデータ発生回路
１Ａは、ＣＰＵ１２により制御される、テストパタン走
行のためのアドレス発生回路１０、テスタチャンネルの
グループ毎に設けられた複数のパタンメモリ１１、テス
タチャンネル毎に設けられた複数のパタン発生回路１２
によって構成されている。

【０００４】パタンデータ発生回路１Ａは、更に、テス
タチャンネル毎の複数の波形整形回路５、及びピンエレ
クトロニクス６と接続されることで被測定デバイス（以
下、ＤＵＴと記す。）７の動作をテストする。ＤＵＴ
（Device Under Test:被測定デバイス）７は、ＩＣ、Ｌ
ＳＩ等の被測定用デバイスであり、ＤＵＴ７の各入出力
ピンが、パタンデータ発生回路１Ａを備えているＩＣテ
スタの各チャンネルに対応した各ピンエレクトロニクス
６と接続され、当該ＩＣテスタによって動作チェックが
なされる。

【０００５】ＣＰＵ（Central Processing Unit）３
は、図示しない記憶装置内の記憶媒体に記憶されている
様々なＤＵＴに対応する各種デバイスプログラムの中か
ら、指定されたＤＵＴ７に対応するデバイスプログラム
を、図示しないＲＡＭ（RandomAccess Memory）内のワ
ークエリアに格納し、該デバイスプログラムに従って当
該ＩＣテスタの各ハードウェアを制御する。

【０００６】図４は、パタンデータとパタンアドレスと
の関係を示す説明図である。パタンデータは、ＤＵＴ７
のテスト時に実行されるデバイスプログラム内でプログ
ラムされたデータであり、各テスタチャンネルに与えら
れている。このデータにより、各テスタチャンネルのＤ
ＵＴ７へ入力されるＨｉ／Ｌｏのドライバ波形の出力、
ＤＵＴ７から出力される波形の取り込み、Ｈｉ／Ｌｏ判
定が制御される。

【０００７】図４に示す例では、パタンデータを「Ｈｉ
Ｌｏ」、「Ｉ／Ｏ」、「ストロボマスク」の３ビットで
表現し、「ＨｉＬｏ」データの「１」は「Ｈｉｇｈ」、
「０」は「Ｌｏｗ」、「Ｉ／Ｏ」データの「１」は「イ
ンプット」、「０」は「アウトプット」、「ストロボマ
スク」データの「１」は「判定なし」、「０」は「判定
あり」と意味付ける。これにより、例えば、Tester Ch
annel「１」には、時間軸方向に「０出力」、「１出
力」、「Ｌ期待」、…、「Ｈ期待」…と以降のデータは
図示しないが、様々なパタンデータが与えられている。
更に、他の「Tester Channel」についても、同様にパ
タンデータが与えられている。

【０００８】アドレス発生回路１０は、当該ＩＣテスタ
の複数のテスタチャンネルに対し１つ、又は、テスタチ
ャンネルに対応し複数備えられている。各テスタチャン
ネルのテストパタンは、ＤＵＴ７に対応するデバイスプ
ログラムによりアドレス付けされている。アドレス発生
回路１０は、上記のデバイスプログラム通りにパタンア
ドレスをパタン発生回路１２に対して出力する。

【０００９】パタンデータメモリ１１は、図３に示すよ
うに、当該ＩＣテスタの各テスタチャンネルに対応して
複数備えられている。各テスタチャンネルに対応するパ
タンメモリ１１には、上述したパタンデータが格納され
ている。パタン発生回路１２は、図３に示すように、当
該ＩＣテスタの各テスタチャンネルに対応して複数備え
られている。各テスタチャンネルに対応するパタン発生
回路１２は、該当するパタンアドレスによって制御さ
れ、パタンメモリ１１からのパタンデータを波形整形回
路５に対して出力する。

【００１０】波形整形回路５は図３に示すように、当該
ＩＣテスタの各テスタチャンネルに対応して複数備えら
れている。各テスタチャンネルに対応する波形整形回路
５は、パタン発生回路１２から入力されるパタンデータ
により、ＩＣテストに必要なドライバ波形を整形し、ピ
ンエレクトロニクス６に対して出力する。ピンエレクト
ロニクス６は、ＤＵＴ７の各入出力ピンに対応するイン
ターフェイスとして使用される当該ＩＣテスタ側の回路
であり、図３に示すように、当該ＩＣテスタの各テスタ
チャンネルに対応して複数備えられている。

【００１１】各テスタチャンネルに対応するピンエレク
トロニクス６は、ＤＵＴ７の各入出力ピンと接続され、
波形整形回路５から入力されるドライバ波形をＤＵＴ７
の各入出力ピンに対して出力し、また、ＤＵＴ７から出
力される波形の取り込みを行う。次に、図５に示すフロ
ーチャートにしたがって、図４に示す前記パタンデータ
が実行されてＤＵＴ７のテストをする場合を例として、
パタンデータ発生回路１Ａのパタンデータ発生動作につ
いて説明する。

【００１２】先ず、アドレス発生回路１０は、ＤＵＴ１
８に対応するデバイスプログラムに従って出力されるパ
タンアドレスを発生させ、このパタンアドレスをパタン
発生回路１２に出力する（ステップ２００）。パタン発
生回路１２は、前記パタンアドレスに従い、パタンメモ
リ１１から「ＨｉＬｏ」、「Ｉ／Ｏ」、「ストロボマス
ク」のパタンデータを読み出す（ステップ２０１）。

【００１３】次いで、パタン発生回路１２は、前記パタ
ンデータを波形整形回路５に出力する。（ステップ２０
２） アドレス発生回路１０は、次のパタンアドレスがなくな
るまで、パタンアドレスを出力し続ける（ステップ２０
３、２００）。そして、次のパタンアドレスがなくなる
と（ステップ２０３）、一連のパタンデータ発生動作を
終了する。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
パタン発生回路においては、上述したように、図５のス
テップ２００〜２０３において、パタンデータをプログ
ラムからデコードしてパタンメモリ１１に読み込ませる
際にデータ化けが生じてパタンデータに誤りが生じ、正
しくテストパタンが実行されない場合がある。この時、
パタンメモリ１１に格納されているパタンデータが正常
なパタンデータであれば、デバイステストの結果が「フ
ェイル」と判定されるべきものが、正常なパタンデータ
が実行されなかったために、テスト結果が「パス」と判
定されてしまう恐れがある。

【００１５】逆に、テスト結果が「パス」と判定される
べきところを、「フェイル」と判定してしまうこともあ
り得る。本発明はこのような事情に鑑みてなされたもの
であり、被測定デバイスの機能テスト時に正常なパタン
データが実行されたか否かをチェックすることができる
パタンデータチェック回路及びパタンデータチェック方
法を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載のパタンデータチェック方法は、被
測定デバイスに対応して用意され該被測定デバイスの機
能テストを行うためのデバイスプログラムの実行により
使用される該デバイスプログラムに記述されたパタンデ
ータの値に対し予めパリティ演算をして得られた結果を
期待データとして記憶しておき、前記被測定デバイスに
対して前記デバイスプログラムが実行された際に使用さ
れたパタンデータのパリティ演算を行い、該パリティ演
算結果と前記期待データとの不一致を検出し、該検出結
果に基づいてテストパタンが前記デバイスプログラムの
内容に従って正常に実行されたか否かを判定することを
特徴とする。

【００１７】また、請求項２に記載のパタンデータチェ
ック回路は、被測定デバイスに対応して用意され該被測
定デバイスの機能テストを行うためのデバイスプログラ
ムの実行により使用される該デバイスプログラムに記述
されたパタンデータの値に対し予めパリティ演算をして
得られた結果を期待データとして格納する記憶手段と、
前記被測定デバイスのテスト時に前記デバイスプログラ
ムを実行することにより使用されたパタンデータに対
し、パリティ演算を行う演算手段と、前記演算手段によ
る演算結果と前記記憶手段に格納された期待データとの
不一致を検出する不一致検出手段とを有することを特徴
とする。

【００１８】また、請求項３に記載のパタンデータチェ
ック回路は、被測定デバイスに対応して用意され該被測
定デバイスの機能テストを行うためのデバイスプログラ
ムの実行により使用される該デバイスプログラムに記述
されたパタンデータの値に対し予めパリティ演算をして
得られた結果を期待データとして格納する記憶手段と、
前記被測定デバイスのテスト時に前記デバイスプログラ
ムを実行することにより使用されたパタンデータに対
し、パリティ演算を行う演算手段と、前記演算手段によ
る演算結果と前記記憶手段に格納された期待データとの
不一致を検出する不一致検出手段と、前記不一致検出手
段から出力される状態信号を保持する状態保持手段とを
有し、前記不一致検出手段により一旦、不一致が検出さ
れると、前記状態保持手段は、不一致状態を保持し続け
ることを特徴とする。

【００１９】また、請求項４に記載のパタンデータチェ
ック回路は、請求項２または３のいずれかに記載のパタ
ンデータチェック回路において、前記演算手段は、被測
定デバイスのテスト実行中に、パタンアドレス毎に、デ
バイスプログラムの実行により使用されたパタンデータ
のパリティ演算を行い、前記不一致検出手段は、前記パ
リティ演算の演算結果と前記記憶手段に格納されている
期待データとの不一致検出を行うことを特徴とする。

【００２０】また、請求項５に記載のパタンデータチェ
ック回路は、請求項２乃至４のいずれかに記載のパタン
データチェック回路において、さらに、前記状態保持手
段に保持されている前記不一致検出手段の検出結果に基
づいてテストパタンが前記デバイスプログラムの内容に
従って正常に実行されたか否かを判定する判定手段を有
し、該判定手段は、前記状態保持手段により不一致状態
が保持されている場合には、前記被測定デバイスのテス
ト結果の如何にかかわらず、該被測定デバイスを不良品
と判定することを特徴とする。

【００２１】また、請求項６に記載のパタンデータチェ
ック回路は、請求項２乃至５のいずれかに記載のパタン
データチェック回路において、さらに、前記状態保持手
段により不一致状態が保持されている場合にデバイステ
ストを強制的に停止させる制御手段を有することを特徴
とする。

【００２２】本発明によれば、被測定デバイスに対応し
て用意され該被測定デバイスの機能テストを行うための
デバイスプログラムの実行により使用される該デバイス
プログラムに記述されたパタンデータの値に対し予めパ
リティ演算をして得られた結果を期待データとして記憶
しておき、前記被測定デバイスに対して前記デバイスプ
ログラムが実行された際に使用されたパタンデータのパ
リティ演算を行い、該パリティ演算結果と前記期待デー
タとの不一致を検出し、該検出結果に基づいてテストパ
タンが前記デバイスプログラムの内容に従って正常に実
行されたか否かを判定するようにしたので、被測定デバ
イスの機能テスト時に正常なパタンデータが実行された
か否かをチェックすることができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して詳細に説明する。本発明の実施形態に係る
パタンデータチェック回路の構成を図１に示す。本発明
の実施形態に係るパタンデータチェック回路は、被測定
デバイスに対応して用意され該被測定デバイスの機能テ
ストを行うためのデバイスプログラムの実行により使用
される該デバイスプログラムに記述されたパタンデータ
の値に対し予めパリティ演算をして得られた結果を期待
データとして記憶しておき、前記被測定デバイスに対し
て前記デバイスプログラムが実行された際に使用された
パタンデータのパリティ演算を行い、該パリティ演算結
果と前記期待データとの不一致を検出し、該検出結果に
基づいてテストパタンが前記デバイスプログラムの内容
に従って正常に実行されたか否かを判定することを特徴
とするパタンデータチェック方法を実施するための回路
である。

【００２４】図１において、本実施形態に係るパタンデ
ータチェック回路は、パタンデータ発生回路１と、パリ
ティチェック回路２とを有している。本実施形態に係る
パタンデータチェック回路におけるパタン発生回路１
は、ＤＵＴ７に対するテスト用信号パタンを設定するパ
タンデータがデバイスプログラムでプログラムされた通
りに発生したか否かをチェックすることを目的としてい
る。

【００２５】パタンデータ発生回路１は、アドレス発生
回路１０と、パタンメモリ１１と、パタン発生回路１２
と、パリティパタンメモリ１４、パリティパタン発生回
路１３を有している。また、パタンデータ発生回路１
は、デバイスプログラムに従ってＩＣテスタの各ハード
ウェアを制御するＣＰＵ３、ＩＣテスタを構成するテス
タチャンネル毎に設けられた波形整形回路５、及びピン
エレクトロニクス６と接続されており、更に、ピンエレ
クトロニクス６がＤＵＴ７と接続されている。

【００２６】ＣＰＵ３、ＤＵＴ７、波形整形回路、及び
ピンエレクトロニクス６についての説明は、図３を参照
して行ったそれぞれの説明と同様であるので省略する。
図１において、アドレス発生回路１０は、当該ＩＣテス
タの複数のテスタチャンネルに対し１つ、または、テス
タチャンネルに対応して複数、設けられている。
各テスタチャンネルのパタンデータは、ＤＵＴ７に対応
するデバイスプログラムによりパタンアドレスに対応付
けられている。

【００２７】アドレス発生回路１０は、上記のデバイス
プログラム通りにパタンアドレスをパタン発生回路１２
及びパリティパタン発生回路１３に対して出力する。パ
タンメモリ１１は、該ＩＣテスタの各テスタチャンネル
に対応して複数、設けられている。各テスタチャンネル
に対応するパタンメモリ１１には、上記のパタンデータ
が格納されている。パタン発生回路１２は、当該ＩＣテ
スタの各テスタチャンネルのグループに対応して複数設
けられている。

【００２８】各テスタチャンネルに対応するパタン発生
回路１２は、該当するパタンデータによって制御され、
パタンメモリ１１からのパタンデータを波形整形回路５
とパリティチェック回路２に対して出力する。パリティ
パタン発生回路１３は、当該ＩＣテスタのテスタチャン
ネルのグループに対応して複数、設けられている。各テ
スタチャンネルのグループに対応するパリティパタン発
生回路１３は、該当するパリティパタンアドレスによっ
て制御され、パリティパタンメモリ１４からのパリティ
パタンデータをパリティチェック回路２に対して出力す
る。

【００２９】パリティパタンメモリ１４は、該ＩＣテス
タのテスタチャンネルのグループに対応して複数、設け
られている。各テスタチャンネルのグループに対応する
パタンメモリ１１に対し、パリティ演算した結果が期待
値として格納されている。パリティチェック回路２は、
該ＩＣテスタのテスタチャンネルのグループに対応して
複数、設けられている。パリティチェック回路２は、パ
タン発生回路１２からのパタンデータと、パリティパタ
ン発生回路１３からの期待値としてのパリティパタンデ
ータを取り込み、パタン発生回路１２からのパタンデー
タのパリティ演算結果と上記期待値としてのパリティパ
タンデータとの不一致を検出し、ＣＰＵ３に不一致検出
信号を出力する。

【００３０】パリティチェック回路２は、パリティ演算
回路２０と、不一致検出回路２１と、状態保持回路２２
によって構成されている。パリティ演算回路２０は、前
記パタンメモリからのパタンデータを基にパリティ演算
し、結果を不一致検出回路２１へ出力する。不一致検出
回路２１は、パリティ演算回路２０からの演算結果と前
記パリティパタン発生回路１３からの期待パリティパタ
ンとの不一致を検出し、結果を状態保持回路２２へ出力
する。

【００３１】状態保持回路２２は、一旦、不一致検出回
路２１から不一致信号が検出されると、その状態を保持
し続ける。つまり、この信号が、パタンデータが異常実
行されたこと検知する信号となる。この信号はＣＰＵ３
へ出力される。次に本実施形態に係るパタンデータチェ
ック回路の動作を図２に示すフローチャートを参照して
説明する。

【００３２】本実施形態では、図４に示すテスタチャン
ネル１ピンから８ピンのパタンによりデバイスがテスト
される場合を例として、パタンデータの「ＨｉＬｏ」デ
ータに注目して、パタンデータ発生回路１のパタン実行
チェック動作を説明する。なお、「Ｉ／Ｏ」、「ストロ
ボマスク」データについても「ＨｉＬｏ」データと同様
の動作をする。

【００３３】先ず、アドレス発生回路１０は、ＤＵＴ７
に対応するデバイスプログラム従って出力されるパタン
アドレス「０」を発生させる（ステップ１００）。次い
で、前記パタンアドレス「０」に従い、パタン発生回路
１２は、パタンメモリ１１からテスタチャンネル１ピン
から８ピンの「ＨｉＬｏ」パタンデータ「０１１０１０
０１」を読み出す（ステップ１０１）。このパタンデー
タは、波形整形回路５とパリティ演算回路２０へ出力さ
れる（ステップ１０２）。

【００３４】また、パタンアドレス「０」に従い、パリ
ティパタン発生回路１３は、パリティパタンメモリ１４
からテスタチャンネル１ピンから８ピンの「ＨｉＬｏ」
パタンデータについての期待パリティデータ「０」を読
み出す（ステップ１０３）。このパリティデータは、パ
リティチェック回路２の不一致検出回路２１へ出力され
る（ステップ１０４）。

【００３５】パリティ演算回路２０では、入力されたパ
タンデータ「０１１０１００１」を基にパリティ演算を
行い、演算パリティ「０」を不一致検出回路２１へ出力
する（ステップ１０５）。不一致検出回路２１では、パ
リティ演算回路２０からの演算パリティデータ「０」と
パリティパタン発生回路１３からの期待パリティデータ
「０」との不一致を検出する（ステップ１０６）。この
場合、一致したので、パタン正常実行となる。

【００３６】アドレス発生回路１０は、次のパタンアド
レスがなくなるまで、パタンアドレスを出力し続ける
（ステップ１０７）。例えば、アドレス「２」におい
て、パタンメモリ１１から本来、出力されるパタンデー
タ「０１１０１０１１」にデータ化けが生じ、「００１
０１０１１」のパタンデータが出力されたとする。この
場合、パリティ演算回路２０からはパリティ演算結果と
して、「０」が出力される。

【００３７】パリティパタン発生回路１３からは、
「１」が出力される。この時、不一致検出回路２１で
は、不一致となり、不一致信号が状態保持回路２２へ出
力される。状態保持回路２２では、一旦、不一致信号が
検出されると、不一致状態を保持する。たとえ、次アド
レス以降で、パリティ演算回路２０からの演算パリティ
データとパリティパタン発生回路１３からの期待パリテ
ィデータとの一致が検出されても不一致状態を保持す
る。この信号は、ＣＰＵ３へ出力される。そして、アド
レス発生回路１０において、次パタンアドレスがなくな
ると、一連のパタンデータ発生動作を終了する。

【００３８】ＣＰＵ３は、状態保持回路２２からの不一
致信号により、例え、デバイステストが「パス」して
も、パタン異常実行として、結果を「フェイル」とする
ことができる。また、図示はしないが、状態保持回路２
２の不一致信号をアドレス発生回路１０に出力すること
で、テストパタンが正常に実行されなかった場合、アド
レス発生回路１０におけるパタンアドレスの発生を停止
させ、デバイステストを途中で強制停止させることもで
きる。

【００３９】以上のように、本実施形態においては、テ
スタチャンネルのグループに対応してパリティパタン発
生回路、パリティパタンメモリ、パリティチェック回路
を追加している。つまり、デバイステスト実行時に、実
行されたパタンから演算されたデータと前記期待値パリ
ティデータとの不一致を検出することができる。本実施
形態ではパタンメモリでデータ化けが生じても、テスト
パタンがデバイスプログラム通りに実行されていないこ
とが検出でき、デバイステストの結果を「フェイル」と
することができる。

【００４０】

【発明の効果】本発明によれば、被測定デバイスに対応
して用意され該被測定デバイスの機能テストを行うため
のデバイスプログラムの実行により使用される該デバイ
スプログラムに記述されたパタンデータの値に対し予め
パリティ演算をして得られた結果を期待データとして記
憶しておき、前記被測定デバイスに対して前記デバイス
プログラムが実行された際に使用されたパタンデータの
パリティ演算を行い、該パリティ演算結果と前記期待デ
ータとの不一致を検出し、該検出結果に基づいてテスト
パタンが前記デバイスプログラムの内容に従って正常に
実行されたか否かを判定するようにしたので、被測定デ
バイスの機能テスト時に正常なパタンデータが実行され
たか否かをチェックすることができる。

【００４１】すなわち、テスタチャンネルのグループに
対応して、それぞれ、パリティパタン発生回路、パリテ
ィ演算の期待値が格納されるパリティパタンメモリ、パ
リティチェック回路を追加して、デバイステスト実行時
に、実行されたパタンデータから演算されたパリティデ
ータと前記期待値のパリティデータとの不一致を検出す
ることにより、パタンメモリでデータ化け等の原因で、
パタンデータがデバイスプログラム通りに実行されてい
ない場合、パタンデータの異常実行検出でき、デバイス
テストの結果を「フェイル」とすることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係るパタンデータチェ
ック回路の構成を示すブロック図。

【図２】 図１に示すパタンデータチェック回路の動作
の一例を示すフローチャート。

【図３】 従来のパタンデータ発生回路の構成を示すブ
ロック図。

【図４】 パタンデータとパタンアドレスとの関係を示
す説明図。

【図５】 図３に示すパタンデータ発生回路のパタンデ
ータ発生動作の一例を示すフローチャート。

【符号の説明】

１ パタンデータ発生回路 ２ パリティチェック回路 ３ ＣＰＵ ４ 記憶装置 ５ 波形整形回路 ６ ピンエレクトロニクス ７ ＤＵＴ １０ アドレス発生回路 １１ パタンメモリ １２ パタン発生回路 １３ パリティパタン発生回路 １４ パリティパタンメモリ ２０ パリティ演算回路 ２１ 不一致検出回路 ２２ 状態保持回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 被測定デバイスに対応して用意され該被
   測定デバイスの機能テストを行うためのデバイスプログ
   ラムの実行により使用される該デバイスプログラムに記
   述されたパタンデータの値に対し予めパリティ演算をし
   て得られた結果を期待データとして記憶しておき、前記
   被測定デバイスに対して前記デバイスプログラムが実行
   された際に使用されたパタンデータのパリティ演算を行
   い、該パリティ演算結果と前記期待データとの不一致を
   検出し、該検出結果に基づいてテストパタンが前記デバ
   イスプログラムの内容に従って正常に実行されたか否か
   を判定することを特徴とするパタンデータチェック方
   法。
2. 【請求項２】 被測定デバイスに対応して用意され該被
   測定デバイスの機能テストを行うためのデバイスプログ
   ラムの実行により使用される該デバイスプログラムに記
   述されたパタンデータの値に対し予めパリティ演算をし
   て得られた結果を期待データとして格納する記憶手段
   と、 前記被測定デバイスのテスト時に前記デバイスプログラ
   ムを実行することにより使用されたパタンデータに対
   し、パリティ演算を行う演算手段と、 前記演算手段による演算結果と前記記憶手段に格納され
   た期待データとの不一致を検出する不一致検出手段と、 を有することを特徴とするパタンデータチェック回路。
3. 【請求項３】 被測定デバイスに対応して用意され該被
   測定デバイスの機能テストを行うためのデバイスプログ
   ラムの実行により使用される該デバイスプログラムに記
   述されたパタンデータの値に対し予めパリティ演算をし
   て得られた結果を期待データとして格納する記憶手段
   と、 前記被測定デバイスのテスト時に前記デバイスプログラ
   ムを実行することにより使用されたパタンデータに対
   し、パリティ演算を行う演算手段と、 前記演算手段による演算結果と前記記憶手段に格納され
   た期待データとの不一致を検出する不一致検出手段と、 前記不一致検出手段から出力される状態信号を保持する
   状態保持手段とを有し、 前記不一致検出手段により一旦、不一致が検出される
   と、前記状態保持手段は、不一致状態を保持し続けるこ
   とを特徴とするパタンデータチェック回路。
4. 【請求項４】 前記演算手段は、被測定デバイスのテス
   ト実行中に、パタンアドレス毎に、デバイスプログラム
   の実行により使用されたパタンデータのパリティ演算を
   行い、 前記不一致検出手段は、前記パリティ演算の演算結果と
   前記記憶手段に格納されている期待データとの不一致検
   出を行うことを特徴とする請求項２または３のいずれか
   に記載のパタンデータチェック回路。
5. 【請求項５】 さらに、前記状態保持手段に保持されて
   いる前記不一致検出手段の検出結果に基づいてテストパ
   タンが前記デバイスプログラムの内容に従って正常に実
   行されたか否かを判定する判定手段を有し、 該判定手段は、前記状態保持手段により不一致状態が保
   持されている場合には、前記被測定デバイスのテスト結
   果の如何にかかわらず、該被測定デバイスを不良品と判
   定することを特徴とする請求項２乃至４のいずれかに記
   載のパタンデータチェック回路。
6. 【請求項６】 さらに、前記状態保持手段により不一致
   状態が保持されている場合にデバイステストを強制的に
   停止させる制御手段を有することを特徴とする請求項２
   乃至５のいずれかに記載のパタンデータチェック回路。