JPH01187475A - 半導体集積回路の試験装置 - Google Patents
半導体集積回路の試験装置Info
- Publication number
- JPH01187475A JPH01187475A JP63011904A JP1190488A JPH01187475A JP H01187475 A JPH01187475 A JP H01187475A JP 63011904 A JP63011904 A JP 63011904A JP 1190488 A JP1190488 A JP 1190488A JP H01187475 A JPH01187475 A JP H01187475A
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- JP
- Japan
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- integrated circuit
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- 238000012360 testing method Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000004364 calculation method Methods 0.000 claims abstract description 9
- 230000002950 deficient Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の試験装置に関し、特に読み出
し専用記憶回路（以下ＲＯＭと呼ぶ）の試験装置（以下
ＲＯＭテスターと呼ぶ）に関する。
し専用記憶回路（以下ＲＯＭと呼ぶ）の試験装置（以下
ＲＯＭテスターと呼ぶ）に関する。
従来のＲＯＭテスターはＲＯＭに記憶されているべきデ
ータ（期待値）を全てＲＯＭテスター内にも記憶してお
き、それ等とＲＯＭから読み出したデータを逐一比較す
る事によって良否判定を行っていた。
ータ（期待値）を全てＲＯＭテスター内にも記憶してお
き、それ等とＲＯＭから読み出したデータを逐一比較す
る事によって良否判定を行っていた。
元来、ＲＯＭは半導体記憶回路の中でも最も記憶容量が
大きく、上述した従来のＲＯＭテスターでは期待値を記
憶している記憶装置（通常は読み書き可能な半導体記憶
回路を用いる）に相当数の部品点数を要するという欠点
がある。
大きく、上述した従来のＲＯＭテスターでは期待値を記
憶している記憶装置（通常は読み書き可能な半導体記憶
回路を用いる）に相当数の部品点数を要するという欠点
がある。
上述した従来のＲＯＭテスターに対し、本発明のＲＯＭ
テスターは期待値データをそのまま記憶するのではなく
そのパリティ情報のみを記憶しておき、ＲＯＭから読み
出したデータをパリティ計算を行い、パリティ情報のみ
の比較で良否判定を行うという相違点を有する。
テスターは期待値データをそのまま記憶するのではなく
そのパリティ情報のみを記憶しておき、ＲＯＭから読み
出したデータをパリティ計算を行い、パリティ情報のみ
の比較で良否判定を行うという相違点を有する。
本発明のＲＯＭテスターは期待値データをパリティ情報
のみを記憶する記憶装置と、ＲＯＭの出力データからパ
リティ計算を行う演算回路と、期待値データをパリティ
情報とＲＯＭの出力データのパリティ計算結果を比較し
、良否判定を行う装置とを有している。
のみを記憶する記憶装置と、ＲＯＭの出力データからパ
リティ計算を行う演算回路と、期待値データをパリティ
情報とＲＯＭの出力データのパリティ計算結果を比較し
、良否判定を行う装置とを有している。
この為、期待値データの記憶装置はパリティ情報のみを
記憶さればよい為、従来のＲＯＭテスターに比較し、少
ない部品点数で実現が可能である。
記憶さればよい為、従来のＲＯＭテスターに比較し、少
ない部品点数で実現が可能である。
本発明によれば、従来のＲＯＭテスターに対して少ない
部品点数でＲＯＭテスターを実現出来る為、廉価で且つ
保守作業が容易なＲＯＭテスターを提供できる効果があ
る。
部品点数でＲＯＭテスターを実現出来る為、廉価で且つ
保守作業が容易なＲＯＭテスターを提供できる効果があ
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の概念図である。まず、ＲＯＭテスター
はアドレス発生部より試験アドレスを発生し、期待値パ
リティ記憶部及び被試験デバイスに伝達する。本発明の
実施の一例として期待値パリティ記憶部には期待値デー
タのデータ方向の偶数パリティのみが記憶されているも
のとする。例えば期待値が３５ｇ、 ８ ＣＨ，Ｄｏヨ
、ＡＡ、・・・・・・である時偶数パリティは０，１，
１．Ｏ・・・・・・である（第２図）。被試験デバイス
はアドレスが入力されると、それに対応した記憶内容を
出力する。この出力はパリティ演算部に入力され、直ち
に偶数パリティが計算される。例えば被試験デバイスの
出力が２５Ｈであれば偶数パリティは１である。
はアドレス発生部より試験アドレスを発生し、期待値パ
リティ記憶部及び被試験デバイスに伝達する。本発明の
実施の一例として期待値パリティ記憶部には期待値デー
タのデータ方向の偶数パリティのみが記憶されているも
のとする。例えば期待値が３５ｇ、 ８ ＣＨ，Ｄｏヨ
、ＡＡ、・・・・・・である時偶数パリティは０，１，
１．Ｏ・・・・・・である（第２図）。被試験デバイス
はアドレスが入力されると、それに対応した記憶内容を
出力する。この出力はパリティ演算部に入力され、直ち
に偶数パリティが計算される。例えば被試験デバイスの
出力が２５Ｈであれば偶数パリティは１である。
次に、これと期待値３５．０偶数パリテイ０が良否判定
部に入力され、比較される。この例では期待値ハリティ
と被試験デバイスのパリティ演算結果が異なっているの
で、被試験デバイスは不良と判定される。もし比較結果
が一致していたならば、ＲＯＭテスターは次のアドレス
を発生させ、被試験デバイスの全アドレス空間について
同一の動作を繰り返す。
部に入力され、比較される。この例では期待値ハリティ
と被試験デバイスのパリティ演算結果が異なっているの
で、被試験デバイスは不良と判定される。もし比較結果
が一致していたならば、ＲＯＭテスターは次のアドレス
を発生させ、被試験デバイスの全アドレス空間について
同一の動作を繰り返す。
この例では期待値が３５Ｈで被試験デバイスの出力がＦ
５Ｈであった場合、偶数パリティは共に０となり、本来
不良であるデバイスを良品判定してしまう事がある。こ
れはパリティチエツク方式の誤まり検出率に関わるが、
誤まり検出率を上げるにはさらに複雑なパリティチエツ
ク方式を用いればよいが、ＲＯＭテスターという性格上
、上記の様な誤まり検出のもれが被試験デバイスの全ア
ドレス空間をテストした上で、最終的な良否判定に影響
を及ぼす確率は極めて低く、本例の様な単純なパリティ
チエツク方式でも実用上十分であると考えられる。
５Ｈであった場合、偶数パリティは共に０となり、本来
不良であるデバイスを良品判定してしまう事がある。こ
れはパリティチエツク方式の誤まり検出率に関わるが、
誤まり検出率を上げるにはさらに複雑なパリティチエツ
ク方式を用いればよいが、ＲＯＭテスターという性格上
、上記の様な誤まり検出のもれが被試験デバイスの全ア
ドレス空間をテストした上で、最終的な良否判定に影響
を及ぼす確率は極めて低く、本例の様な単純なパリティ
チエツク方式でも実用上十分であると考えられる。
第３図は本発明を他のパリティチエツク方式を用いて実
現する際の期待値データ及び偶数パリティの例である。
現する際の期待値データ及び偶数パリティの例である。
本例ではデータ方向のパリティだけではなく、８アドレ
スおきにアドレス方向のパリティをチエツクする方法を
用いる。この場合、実施例１の動作に加え、パリティ演
算部は８アドレスおきにアドレス方向の偶数パリティを
も演算し、演算が完了した時点であらかじめ記憶されて
いる期待値のアドレス方向の偶数パリティと比較を行い
、良否判定を行う動作が追加される。
スおきにアドレス方向のパリティをチエツクする方法を
用いる。この場合、実施例１の動作に加え、パリティ演
算部は８アドレスおきにアドレス方向の偶数パリティを
も演算し、演算が完了した時点であらかじめ記憶されて
いる期待値のアドレス方向の偶数パリティと比較を行い
、良否判定を行う動作が追加される。
第１図は本発明の概念を示すブロック図である。
第２図および第３図はそれぞれ本発明の実施例における
期待値データと偶数パリティを示す図である。 代理人 弁理士 内 原 晋
期待値データと偶数パリティを示す図である。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体集積回路の試験装置において、期待出力値のパ
リティ情報のみを記憶する記憶装置と、集積回路の出力
値のパリティ計算を行う演算装置と、期待出力値のパリ
ティ情報と、集積回路の出力値のパリティ計算結果を比
較し、良否判定を行う装置とを含むことを特徴とする半
導体集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011904A JPH01187475A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011904A JPH01187475A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187475A true JPH01187475A (ja) | 1989-07-26 |
Family
ID=11790718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011904A Pending JPH01187475A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187475A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006092953A1 (ja) * | 2005-02-28 | 2006-09-08 | Advantest Corporation | 試験装置、及び試験方法 |
| US8560932B2 (en) | 2001-06-01 | 2013-10-15 | Nxp B.V. | Digital system and a method for error detection thereof |
-
1988
- 1988-01-21 JP JP63011904A patent/JPH01187475A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8560932B2 (en) | 2001-06-01 | 2013-10-15 | Nxp B.V. | Digital system and a method for error detection thereof |
| WO2006092953A1 (ja) * | 2005-02-28 | 2006-09-08 | Advantest Corporation | 試験装置、及び試験方法 |
| JP2006242569A (ja) * | 2005-02-28 | 2006-09-14 | Advantest Corp | 試験装置、及び試験方法 |
| US7636877B2 (en) | 2005-02-28 | 2009-12-22 | Advantest Corporation | Test apparatus having a pattern memory and test method for testing a device under test |
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