JPH0198199A - メモリチェック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ処理装置等におけるスタテック型のラ
ンダムアクセスメモリ回路（以下、ＲＡＭという）等の
メモリ回路の機能試験を行うためのメモリチェック回路
に関するものである。

（従来の技術） 従来、この種のメモリチェック回路としては、特開昭６
１−５４５５０号公報、及び特開昭６１−６７１６２号
公報等に記載されるものかめった。以下、その構成を図
を用いて説明する。

第２図は特開昭６１−６７１６２号公報に記載された従
来のメモリチェック回路の構成ブロック図である。

このメモリチェック回路は、アドレス信号ＡＤＲを解読
するデコーダ及びメモリセルアレイ等を有するＲＡＭか
らなるメモリ回路１の機能試験を行うためのものであり
、テストモード信号ＴＭにより切換制御されるアドレス
切換回路２及びライトデータ切換回路３を備え、そのア
ドレス切換回路２の出力側には、クロック信号によりア
ドレス切換回路２の出力を入力するアドレスレジスタ４
が接続され、そのアドレスレジスタ４の出力側がメモリ
回路１のアドレス入力部に接続されると共に、＋１加算
回路５を介してアドレス切換回路２の入力側に接続され
ている。このアドレス切換回路２は、テストモード信号
ＴＭによって外部から与えられるアドレス信号ＡＤＲを
＋１加算回路５の出力信号に切換え、その出力信号をア
ドレスレジスタ４に与える回路である。ライトデータ切
換回路３の出力側は、メモリ回路１のライトデータ入力
部に接続されると共に、ライトデータレジスタ６を介し
て該ライトデータ切換回路３のパノノ側に接続されてい
る。ここで、ライトデータ切換回路３は、テストモード
信＠ＴＭによって外部から与えられるライトデータ信号
ＷＴＤをライトデータレジスタ６の出力信号に切換える
回路である。ライトデータレジスタ６は、ライトパルス
Ｗ　Ｐ　Ｇ、：基づきライトデータ切換回路３の出力信
号を入力してその出力信号のコンプリメント信号をライ
トデータ切換回路３の入力側に与える回路である。また
、メモリ回路１の出力部にはエラー判定回路７が接続さ
れている。このエラー判定回路７は、排他的論理和回路
で構成され、制御信号ＣＴに基づきメモリ回路１の出力
部からの読出し信＠ＲＤの良否を判定し、その判定結果
の信号３ｏｕｔを出力する回路である。

次に、第２図の動作を説明する。

先ず、テストモード信号ＴＭを論理“′Ｏ″にしてライ
トデータ信号ＷＴＤをライトデータ切換回路３に入力す
ると共に、アドレス信号ＡＤＲをアドレス切換回路２に
入力する。クロック信号ＣＬＫを１つ進めることにより
、アドレス信号ＡＤＲはアドレス切換回路２を通してア
ドレスレジスタ４に入り、ライトパルス信＠ＷＰを１つ
メモリ回路１に入れることにより、ライトデータＷＴＤ
がライトデータ切換回路３を通してメモリ回路１内に書
込まれる。この時メモリ回路１の出力は、エラー判定回
路７でエラーにならないようにリードイネーブル信＠Ｒ
Ｅ“′Ｏ″にする。

外部より書込みデータ信号ＷＴＤとアドレス信号ＡＤＲ
を取込み終ると、テストモード信号ＴＭを′１′′にし
、ライトパルス信号ＷＰをさらに１発入れる。以後、ク
ロック信号ＣＬＫを１発と、ライトパルス信号ＷＰを２
発入れることを繰返すことにより、メモリ回路１の各ア
ドレスに初期値が書込まれる。各アドレスに総て言終る
と、エラー判定回路７を有効に働かせるようにリードイ
ネーブル信＠ＲＥを“１″にし、再びクロック信号１発
に対し、ライトパルス信＠ＷＰを２発入力することをア
ドレス分繰り返す。途中でメモリ回路１内にエラーが存
在すると、エラー判定回路７によりエラー状態を示す信
号５ｏｕｔが出力される。

ライトデータとしてのパターンには、一般に知られてい
るデータのビット幅が４ビツトの場合、１０１０または
０１０１のチエッカ−ボードパターンが最適である。

このように、テストモードの場合、アドレスレジスタ４
と＋１加算回路５とによってメモリ回路１へのアドレス
が順次１つづつ進み、この各アドレス中に入力されるラ
イトパルス信号ＷＰが２回繰返されることによって最初
に与えられたデータパターンとライトデータレジスタ６
を通るそのコンプリメント信号とがメモリ回路１の各メ
モリセルに書込まれる。そして、メモリ回路１の出力は
この２つのデータパターンを読出してエラー判定回路７
で排他的論理和をチエツクすることによって、メモリ回
路１の各メモリセルが“Ｏ″を“１″に誤るエラー、お
よび１゛を“０１１に誤るエラーの両方がチエツクされ
る。

（発明が解決しようとする問題点） しかしながら、上記構成のメモリチェック回路では、次
のような問題点があった。

デコーダ及びメモリセルアレイを有するメモリ回路１の
データビット長が大きい場合、ライトデータレジスタ６
のビット長も大ぎくする必要があるため、メモリチェッ
ク回路の回路規模が著しく増大する。ざらに、検査アル
ゴリズムとしてチエッカ−ホードパターンを用いている
ので、メモリマスクパターン９ｎ１での初歩的ミスによ
り発生したデコーダの多重選択障害等を検出しにくく、
メモリ回路１の故障検出能力が低いという問題もあった
。

本発明は前記従来技術が持っていた問題点として、メモ
リ回路のデータビット長が大きくなるとメモリチェック
回路の回路規模が著しく増大する点と、故障検出能力が
低い点について解決したメモリチェック回路を提供する
ものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、アドレス入力端
子、データ入力端子及びデータ出力端子を有する読み書
き可能なメモリ回路の試験を行うメモリチェック回路に
おいて、クロック信号を計数する複数ビットのカウンタ
と、前記カウンタの最上位ビットを除く下位ビットの信
号を入力してアドレス制御信号により該下位ビットの信
号またはその１の補数信号を出力するコンプリメント回
路と、テストモード信号によって外部から供給されるア
ドレス信号を前記コンプリメント回路の出力信号に切換
えその出力信号を前記アドレス入力端子に与えるアドレ
ス切換回路と、前記テストモード信号によって外部から
供給されるデータ入力信号を前記カウンタの最上位ビッ
トの信号に切換えその信号を前記アドレス入力端子に与
えるデータ入力切換回路と、前記データ出力端子からの
読出し信号と前記カウンタの最上位ビットからの反転信
号とを比較する比較回路とを、備えたものである。

（作　用） 本発明によれば、以上のようにメモリチェック回路を構
成したので、カウンタの最上位ビットを用いてメモリ回
路に“Ｏｅｔまたは“′１゛′が書込まれ、それによっ
てメモリ回路のビット長が増加しても、データ入力切換
回路及び比較回路のビット長を増加させるだけで済み、
回路規模の増加がおさえられる。さらに、コンプリメン
ト回路はアドレスをコンプリメントするように働くと共
に、カウンタ及びデータ入力切換回路はマーチングパタ
ーンを発生するように働き、それによってメモリのソー
ド／ライト動作不良、アドレスの多重選択故障、及びメ
モリデータの保持動作不良等といったより多くのメモリ
回路の故障検出か可能となる。

従って前記問題点を除去できるのである。

（実施例） 第１図は本発明の実施例を示すメモリチェック回路の構
成ブロック図である。

このメモリチェック回路は、データ処理装置等に設けら
れたメモリ回路１０の機能試験を行うためのもので、そ
のメモリ回路１０は例えばｍビット×２°ワードのスタ
テック型ＲＡＭで構成され、メモリセルアレイ、及びア
ドレス信号ＡＤＲを解読してそのメモリセルを選択する
デコーダ等の他に、アドレス信＠ＡＤＲを入力するアド
レス入力端子１０ａ、メモリセルに対する書込みを可能
にするライトイネーブル信＠ＷＥを入力するライトイネ
ーブル入力端子１０ｂ、データ入力信号Ｄｉｎを入力す
るデータ入力端子１０ｃ、及び読出されたデータ出力信
号［）Ｏｕｔを出力するデータ出力端子１０ｄを備えて
いる。

このようなメモリ回路１０をチエツクするためのメモリ
チェック回路は、リセット信＠ＲＥＳＥＴによりリセッ
トされクロック信号ＣＬＫにより順次カウントアツプす
る（ｎ＋１＞ビットのカウンタ１１を有し、そのカウン
タ１１の下位ｎビット２°〜２ｎ−１の出力信号はコン
プリメント回路１２の入力側に接続され、そのコンプリ
メント回路１２の出力側がアドレス切換回路１３に接続
されている。またカウンタ１１の最上位ビット２゜の出
力信号は、データ入力切換回路１４に接続されると共に
、信号反転用のインバータ１５を介して比較回路１６に
接続されている。

ここで、コンプリメント回路１２は、アドレス制御信号
ＡＣによりカウンタ１１の下位ｎビット２°〜２ｎ−１
の出力信号またはその１の補数信号を出力する回路であ
り、例えばｎ個の排他的論理和ゲート（以下、ＥｘＯＲ
という＞１２−１〜１２−ｎで構成されている。カウン
タ１１の最下位ビット２°及びアドレス制御信号ＡＣは
最下位ビットのＥＸＯＲＩ　２−１の入力側に接続され
、同じくカウンタ１１の下位ビット２１〜２　　及び最
下位ビット２°は下位ビットの各ＥｘＯＲ１２−２〜１
２−ｎの入力側にそれぞれ接続されている。アドレス切
換回路１３は、テストモード信号ＴＭによって外部から
供給されるｎビットアドレス信号ＡＤＲをコンプリメン
ト回路１２の出力信号に切換え、その出力信号をメモリ
回路１０のアドレス入力端子１０ａに与える回路である
。データ入力切換回路１４は、テストモード信号ＴＭに
よって外部から供給されるデータ入力信＠Ｄ　Ｉ　ｎを
カウンタ１１の最上位ビット２ｎの出力信号に切換え、
その出力信号をメモリ回路１２のデータ入力端子１０Ｃ
に与える回路である。

また比較回路１６は、メモリ回路１０から読出されたデ
ータ出力信＠［）ｏｕｔと、カウンタ１１の最上位ビッ
ト２°の出力信号をインバータ１５で反転した信号とを
比較し、その比較結果に応じたエラー信号Ｐａ５ｓ／Ｆ
ａ　ｉ　ｌを出力する回路である。

第３図は第１図のタイムチャートであり、このタイムチ
ャートを参照しつつ第１図の動作（１）〜（６）を説明
する。

なお、本実施例では、テストパターンとして逐時行進す
るマーチングパターン（ｍａｒｃｈｉｎｇｐａｔｔｅｒ
ｎ）を用い、かつアドレスシーケンスとしてアドレスコ
ンプリメントを用いている。

（１）起動時の動作 アドレス制御信号ＡＣを論理“Ｏｒｅにし、テストモー
ド信号ＴＭをイネーブル（＝”１”）すると同時にリセ
ット信号ＲＥＳＥＴをカウンタ１１に入力してそのカウ
ンタ１１をリセットすると、メモリ回路１０のアドレス
はＯ番地を示す。

（２）初期設定動作 メモリ回路１０のライトイネーブル端子１０ｂにライト
イネーブル信号ＷＥのパルスを入力すると、メモリ回路
１０のアドレス（Ｏ番地）にカウンタ１１の最上位ビッ
ト２　の信号′Ｏパが書込まれる。次に、カウンタ１１
にクロック信号ＣＬＫの１パルスを入力すると、メモリ
回路１０のアドレスは（２−１＞番地を示す。以後、総
てのアドレスに対してライトイネーブル信号ＷＥの１パ
ルスとクロック信＠ＣＬＫの１パルスを繰返して入力す
ることにより、メモリ回路１０の各アドレスにオール“
Ｏｎが書込まれ、初期設定が完了する。

なお、このステップではエラーを検出しないので、エラ
ー信号Ｐａ５ｓ／Ｆａｉ　Ｉ及びデータ出力信号［）ｏ
ｕｔはビット　ケアすればよい。

また、アドレスシーケンスは番地（０）→（２１−１）
→（２）→（２°−３）→（４）→（２−５）→・・・
→（２−４）→（３）→（２°−２）→（１）→（０）
となり、２　ロクロツクパルスを入力したことになって
、カウンタ１１の最上位ビット２　は“１″となる。

（３）　“０′′リード、“１″ライトの動作前記（２
）の操作により、メモリ回路１０の全ビットには“Ｏａ
ｔが書込まれ、ライトイネーブル信号ＷＥの“１″でア
ドレス（Ｏ番地）の内容がデータ出力信号ＤＯｕｔの形
で読出される。すると比較回路１６は、カウンタ１１の
最上位ビット２°の信号ｔｉ　１　ｍｅがインバータ１
５で反転された信号゛Ｏｄｅと、データ出力信号ＤＯｕ
ｔとを比較し、両者の一致、不一致を判定してエラー信
号Ｐａ５Ｓ／Ｆａｉ　＋を出力する。メモリ回路１０か
ら読出されたデータ出力信号［）ｏｕｔのｍビットが総
て“Ｏｐｔならば、そのデータ出力信号Ｄｏｕｔとイン
バータ１５の出力とが一致するため、正常状態を示す１
′′のエラー信号１）ａｓｓが出力され、前記データ出
力信＠Ｄｏｕｔのｍビットのうちのどれか１ビツトでも
“１″になっていれば、不一致状態（異常状態）を示す
“０１１のエラー信号Ｆａｉｌが出力される。

次に、ライトイネーブルＷＥの１パルスをメモリ回路１
０のライトイネーブル端子１０ｂに入力すると、そのラ
イトイネーブルパルスｉａ　Ｏｐｅでメモリ回路１０に
おけるｍビットのアドレス（Ｏ番地）にはオール“１″
が書込まれ、１″のデータ出力信号［）ｏｕｔが出力さ
れ、エラー信号Ｐａ５ｓ／Ｆａ　ｉ　Ｉは“０１１にな
る。続いてクロック信号ＣＬＫの１パルスをカウンタ１
１に入力すると、メモリ回路１０のアドレスは（２’−
１＞番地を示す。以後、総てのアドレスに対してライト
イネーブル信号ＷＥの１パルスとクロック信号ＣＬＫの
１パルスとを繰返して入力することにより、各アドレス
の内容をライトイネーブル信号ＷＥの“１″で読出し、
そのライトイネーブル信号ＷＥの“０１１でオール“１
″を書込む操作をして“０１１リード、“１″ライトの
テストをする。

この操作で、２　回クロック信号ＣＬＫのパルスをカウ
ンタ１１に入力したことにより、それによってカウンタ
１１の全ビットは“′Ｏ″になっている。

（４）　“１″リード、ｉ（ＯＩ！ライトの動作前記（
３）の操作によってメモリ回路１０の全ビットにはＵ　
１　ｕが書込まれており、前記（３）と同様の操作によ
って“１″リード、“０１＋ライトのテストをする。

（５）　“０″リード、“１″ライトの動作前記（４）
の操作によってメモリ回路１０の全ビットには“０１１
が書込まれる。次に、アドレス制御信号ＡＣを“１゛′
にすると、コンプリメント回路１２の一出力がアドレス
切換回路１３を通してメモリ回路１０のアドレス入力端
子１０ａに与えられ、そのメモリ回路１０のアドレスは
（１）番地を示す。以後、ライトイネーブル信号ＷＥの
１パルスとクロック信号ＣＬＫの１パルスとを繰返して
入力し、前記（２）と同様に“ＯＩＩリード、“１゛′
ライトのテストを行う。このとき、アドレスシーケンス
は番地（１）→（２°−２）→（３）→（２°−４）→
・・・→（２ｎ−３）→（２）→（２°−１）→（０）
→（１）となり、前記（２）で実施したアドレスシーケ
ンスを逆にたどる。

（６）”１”リード、“０１１ライトの動作前記（５）
の操作によってメモリ回路１０の全ビットには“１″が
書込まれ、前記（５）と同様の操作によって″゛１″１
″リードパライトのテストを行えば、メモリ回路１０の
テストか終了する。

本実施例では、次のような利点を有する。

（ａ）　　カウンタ１１の最上位ビット２　の信号を用
いてメモリ回路１０にＯ゛′または“１″を書込むよう
にしたので、メモリ回路１０のビット長が増加しても、
データ入力切換回路１４と比較回路１６のビット長を増
加させるだけでよく、回路規模の増大を抑制できる。

（ｂ）　　コンプリメント回路１２でアドレスをコンプ
リメントすると共に、カウンタ１１及びデータ入力切換
回路１４でマーチングパターンを発生するようにしたの
で、周期的なアドレス選択では見出せないメモリ回路１
０内のアドレスデコーダの動作の不安定性（アドレスの
多重選択故障）やアドレス切換え時の誤動作を検出でき
る。さらに、メモリ回路１０内のアドレスデコーダの検
査（アドレスの多重選択故障検査）、書込み時における
雑音のメモリ特性への影響の検査（メモリデータの保持
動作不良検査）、及びメモリのリード／ライト動作の不
良検査等ができるので、より多くのメモリ回路の故障検
出が可能になる。

（Ｃ）　　簡単な操作でメモリチェック回路を起動でき
るので、メモリ回路１０の経時変化テスト（エージング
・テスト）にも利用できる。

なお、本発明は図示の実施例に限定されず、例えばコン
プリメント回路１２をＥＸＯＲｌ　２−１〜１２−ｎ以
外の回路で構成したり、メモリ回路１０をスタティック
型ＲＡＭ以外のメモリで構成する等、種々の変形が可能
である。

（発明の効果） 以上詳細に説明したように、本発明によれば、カウンタ
の最上位ビットを用いてメモリ回路に０１１または“１
′′を書込むようにしたので、メモリ回路のビット長が
増加してもデータ入力切換回路及び比較回路のビット長
を増加させるだけでよく、それによって回路規模の大型
化を極力おさえることができる。ざらに、コンプリメン
ト回路でアドレスをコンプリメントし、カウンタ及びデ
ータ入力切換回路でマーチングパターンを発生するよう
にしたので、メモリのリード／ライト動作不良、アドレ
スの多重選択故障、及びメモリデータの保持動作不良等
といったより多くのメモリ回路の故障検出が可能となる
。

【図面の簡単な説明】

第１図は本発明の実施例を示すメモリチェック回路の構
成ブロック図、第２図は従来のメモリチェック回路の構
成ブロック図、第３図は第１図のタイムチャートである
。 １０・・・・・・メモリ回路、１０ａ・・・・・・アド
レス入力端子、１０ｂ・・・・・・ライトイネーブル端
子、１０Ｃ・・・・・・データ入力端子、１０ｄ・・・
・・・データ出力端子、１１・・・・・・カウンタ、１
２・・・・・・コンプリメント回路、１３・・・・・・
アドレス切換回路、１４・・・・・・データ入力切換回
路、１５・・・・・・インバータ、１６・・・・・・比
較回路、ＡＣ・・・・・・アドレス制御信号、ＡＤＲ・
・・・・・アドレス信号、ＣＬＫ・・・・・・クロック
信号、Ｄｉｎ・・・・・・データ入力信号、［）ｏｕｔ
・・・・・・データ出力信号、ＲＥＳＥＴ・・・・・・
リセット信号、ＴＭ・・・・・・テストモード信号、Ｗ
Ｅ・・・・・・ライトイネーブル信号。

Claims (1)

1. 【特許請求の範囲】 アドレス入力端子、データ入力端子及びデータ出力端子
   を有する読み書き可能なメモリ回路の試験を行うメモリ
   チェック回路において、 クロック信号を計数する複数ビットのカウンタと、 前記カウンタの最上位ビットを除く下位ビットの信号を
   入力してアドレス制御信号により該下位ビットの信号ま
   たはその１の補数信号を出力するコンプリメント回路と
   、 テストモード信号によって外部から供給されるアドレス
   信号を前記コンプリメント回路の出力信号に切換えその
   出力信号を前記アドレス入力端子に与えるアドレス切換
   回路と、 前記テストモード信号によって外部から供給されるデー
   タ入力信号を前記カウンタの最上位ビットの信号に切換
   えその信号を前記アドレス端子に与えるデータ入力切換
   回路と、 前記データ出力端子からの読出し信号と前記カウンタの
   最上位ビットからの反転信号とを比較する比較回路とを
   、 備えたことを特徴とするメモリチェック回路。