KR200177252Y1 - 반도체 메모리의 인접셀간의 간섭영향 테스트장치 - Google Patents

반도체 메모리의 인접셀간의 간섭영향 테스트장치 Download PDF

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Abstract

본 고안은 반도체 메모리의 인접셀간의 간섭영향 테스트장치에 관한 것으로, 종래에는 반도체 메모리의 테스트모드에서 축약되는 주소에 동일한 데이타가 라이트되도록 되어 있어 메모리어레이의 인접셀간에 동일한 데이타가 라이트되므로 반도체 메모리의 테스트모드에서는 인접셀간의 간섭영향을 테스트할 수 없고, 인접셀간의 간섭영향을 아예 무시하거나 아니면 후에 테스트모드가 아닌 정상모드에서 인접셀간의 간섭영향을 다시 테스트함으로써 테스트시간이 길어지는 문제점이 있다. 본 고안은 이러한 문제점을 감안하여, 별도의 외부신호의 입력없이 종래 데이타라이트부에 반전기능을 부여하여 메모리어레이의 인접셀에 서로 다른 테스트데이타가 라이트되도록 하고, 테스트모드비교부에 두 홀수주소의 메모리셀의 데이타를 비교하고 두 짝수주소의 메모리셀의 데이타를 비교하는 기능을 부여함으로써, 반도체 메모리의 정상동작에는 영향을 미치지 않으면서 반도체 메모리의 테스트모드에서 인접셀간의 간섭영향을 테스트할 수 있고, 이로 인해 반도체 메모리의 정상모드에서 별도로 다시 인접셀간의 간섭영향을 테스트할 필요가 없음으로 전체적으로 반도체 메모리의 테스트시간이 크게 단축되도록 한 것이다.

Description

반도체 메모리의 인접셀간의 간섭영향 테스트장치
제1도는 종래 반도체 메모리의 인접셀간의 간섭영향 테스트장치의 블럭도.
제2도는 제1도에 따른 데이타라이트부의 상세도.
제3도는 본 고안 반도체 메모리의 인접셀간의 간섭영향 테스트장치의 블럭도.
제4도는 제3도에 따른 데이타라이트부의 상세부.
제5도는 제3도에 있는 테스트모드비교부의 상세도.
제6도는 제3도에 있는 데이타전송게이트부의 상세도.
* 도면의 주요부분에 대한 부호의 설명
101, 101' : 메모리어레이 102, 102' : 비트라인 센스증폭부
203 : 데이타버스 센스증폭부 204 : 데이타전송게이트부
205 : 테스트모드비교부 205-1 : 비교논리부
207 : 반전논리부
본 고안은 반도체 메모리의 테스트로드에서 인접셀(서로 이웃하는 메모리셀들을 말함)간의 간섭영향을 테스트하는 기술에 관한 것으로, 특히 반도체 메모리의 테스트모드에서 메모리어레이의 인접셀에 테스트데이타를 라이트(write)한 후 다시 리드(read)하여 이 리드한 데이타와 앞서 라이트한 테스트데이타와의 동일성여부로 인접셀간에 간섭이 있었는지를 판단하는 반도체 메모리의 인접셀간의 간섭영향 테스트장치에 관한 것이다.
제1도는 종래 반도체 메모리의 인접셀간의 간섭영향 테스트장치의 일부를 블럭화하여 보인 것으로, 제2도와 더불어 전체적인 종래 반도체 메모리의 인접셀간의 간섭영향 테스트장치를 이루며, 이 제1도 및 제2도에 도시된 바와같이, 반도체 메모리에 있는 메모리어레이(101)(메모리어레이(101')이어도 무관함)의 홀수주소의 메모리셀과 짝수주소의 메모리셀에 동일한 데이타('1'또는'0')를 라이트하는 데이타라이트부(제2부)와, 상기 데이타라이트부가 데이타를 라이트한 두 홀수주소의 메모리셀과 두 짝수 주소의 메모리셀로부터 데이타를 데이타버스센스증폭기(DBSA1-DBSA4)로 이루어진 데이타버스 센스증폭부(103)를 통해 리드하여 이 리드한 데이타가 모두 동일할 때에만 인접셀간에 간섭이 없는 것으로 판단하는 테스트모드비교부(105)로 구성되어 있다.
이와같이 구성된 종래 반도체 메모리의 인접셀간의 간섭영향 테스트장치의 작용을 설명한다.
반도체 메모리에서 인접셀간의 간섭영향을 테스트하기 위해, 제2도의 종래 데이타라이트부는 외부로부터 데이타(D)를 입력받아서 그 데이타(D)를 낸드게이트(NAND1)로 낸드논리연산하고, 이어서 인더터(I1)(I2)를 통하고 제어신호(DIL)()에 의해 온되는 전송게이트(T1)를 통한 다음에, 인버터(I4)와 병렬연견되어 있는 인버터(I3)로 반전시켜서 낸드게이트(NAND2)(NAND3)의 일측입력단자에 각각 입력한다.
그리고, 반도체 메모리의 라이트 인에이블신호(WE)에 의해서 만들어진 라이트 인에이블신호(WT)를 외부로부터 입력받고, 테스트로드표준신호(WCBR ; Write CAS Before RAS)에 의해 만들어진 테스트모드 인에이블신호(TEB ; Test Enable Bar)를 역시 외부로부터 입력받아서, 그 테스트모드 인에이블신호(TEB)를 인버터(I5)로 반전시킨 다음에, 이 반전된 테스트모드 인에이블신호(TEB)와 상기 라이트 인에이블신호(WT)를 낸드게이트(NAND4)로 낸드논리연산하고 얻어진 결과를 상기 낸드게이트(NAND2)(NAND3)의 다른 일측입력단자에 각각 입력한다.
이때, 낸드게이트(NAND2)(NAND3)는 외부로부터 축약되어 입력되는 하위비트의 주소(Py0)(Py1)와, 앞서 입력된 상기 인버터(I3)의 출력과, 낸드게이트(NAND4)의 출력을 낸드논리연산하여 동일한 두 데이타(D0)(D1)('1'또는'0')을 출력한다.
이처럼 데이타라이트부의 두 낸드게이트(NAND2)(NAND3)에서 출력되는 동일한 두 데이타(D0)(D1)는 반도체메모리의 비트라인 센스증폭부(102)에서 증폭되어 메모리어레이(101)의 인접셀에 라이트된다.
이때, 제1도의 테스트모드비교부(105)는 상기 데이타라이트부가 메모리어레이(101)의 인접셀에 라이트한 데이타가 동일하므로 서로 구분이 되지 않아 반도체 메모리의 테스트모드에서는 두 인접셀간의 간섭영향을 체크할 수 없기 때문에, '정상모드'에서 다시 테스트하고 있다.
이러한 구성과 작용을 가지는 종래 반도체 메모리의 인접셀간의 간섭영향 테스트장치에는, 주지한 바와같이, 반도체 메모리의 테스트모드시 외부로부터 축약되어 입력되는 주소에 동일한 데이타가 라이트되도록 되어 있어 메모리어레이의 인접셀간에 동일한 데이타가 라이트되므로 데이타구분이 되지 않아 반도체 메모리의 테스트모드에서는 인접셀간의 간섭영향을 테스트할 수 없다는 문제점이 있다.
그리고, 반도체 메모리의 테스트모드에서 인접셀간의 간섭영향을 테스트할 수 없음으로 인해 인접셀간의 간섭을 아예 무시하거나 아니면 후에 테스트모드가 아닌 정상모드에서 인접셀간의 간섭영향을 다시 테스트함으로써 전체적인 테스트시간이 기어지는 문제점이 있다.
본 고안은, 이러한 종래의 문제점들을 감안하여 안출된 것이다.
따라서, 본 고안의 목적은, 반도체 메모리의 테스트모드에서 인접셀간의 간섭영향을 테스트할 수 있는 반도체 메모리의 인접셀간의 간섭영향 테스트장치를 제공하는 것이다.
본 고안의 다른 목적은, 반도체 메모리의 테스트시간을 단축시킬 수 있는 반도체 메모리의 인접셀간의 간섭영향 테스트장치를 제공하는 것이다.
본 고안의 또 다른 목적은, 반도체 메모리의 정상동작에는 전혀 영향을 미치지 않는 반도체 메모리의 인접셀간의 간섭영향 테스트장치를 제공하는 것이다.
본 고안의 또 다른 목적은, 종래에 사용되지 않은 어떠한 외부신호도 필요로 하지 않는 반도체 메모리의 인접셀간의 간섭영향 테스트장치를 제공하는 것이다.
상기 목적들에 따른 본 고안 반도체 메모리의 인접셀간의 간섭영향 테스트장치는, 인접한 두 홀수주소의 메모리셀에 동일한 테스트데이타를 라이트하고, 인접한 두 짝수조의 메모리셀에는 상기 두 홀수주소의 메모리셀에 라이트한 테스트데이타와 다른 테스트데이타를 라이트하는 데이타 라이트부와, 상기 데이타라이트부가 상기 두 홀수주소의 메모리셀과 두 짝수주소의 메모리셀에 라이트한 테스트데이타를 리드하고, 이 리드한 두 홀수주소의 테스트데이타가 서로 동일하고 동시에 두 짝수주소의 테스트데이타가 서로 동일할 때에만 인접셀간에 데이타 간섭이 없는 것으로 판단하는 테스트모드비교부로 구성된다.
이와같이 구성된 본 고안 반도체 메모리의 인접셀간의 간섭영향 테스트장치에 대하여 하나의 바람직한 실시예를 나타낸 제3도 내지 제6도와, 제1도의 반도체메모리를 참조하여 본 고안의 작용 및 효과를 상세히 설명한다. 단, 종래와 동일한 부분에 대한 상세한 설명은 생략한다.
본 바람직한 실시예에 따른 본 고안 반도체 메모리의 인접셀간의 간섭 영향 테스트장치는, 제4도의 데이타라이트부와 제3도의 테스트모드비교부(205)로 구성되어 있다.
여기서, 데이타라이트부는, 제4도에 나타낸 바와같이, 외부로부터의 입력데이타(D)는 낸드게이트(NAND1)에 입력되고, 이 낸드게이트(NAND1)의 출력은 인버터(I1)(I2)와 전송게이트(T1)를 통하고 인버터(I4)에 병렬연결되어 있는 인버터(I3)로 반전되며, 이 인버터(I3)의 출력은 낸드게이트(NAND2)(NAND3)의 일측입력단자에 입력되고, 외부로부터의 축약된 주소(Py0)(Py0)는 낸드게이트(NAND2)(NAND3)의 다른 일측입력단자에 입력되며, 라이트 인에이블신호(WE)에 의해서 만들어진 라이트 인에이블신호(WT)는 낸드게이트(NAND4)의 일측입력단자에 입력되고, 테스트모드표준신호(WCBR)에 의해 만들어진 테스트모드 인에이블신호(TEB)는 인버터(I5)로 반전되어 상기 낸드게이트(NAND4)의 다른 일측입력단자에 입력되며, 그 낸드게이트(NAND4)의 출력은 상기 낸드게이트(NAND2)(NAND3)의 또 다른 입력단자에 입력되고, 상기 낸드게이트(NAND3)의 출력은 반전논리부(207)에서 반전되도록 구성된다.
그리고, 제3도의 테스트모드비교부(205)는, 제5도에 상세히 나타낸 바와같이, 메모리어레이(101)로부터의 테스트데이타(TD0-TD3)가 전송게이트(T1-T4)를 통해 비교논리부(205-1)에 입력되도록 구성되고, 특히, 그 비교논리부(205-1)는 테스트데이타(TD0)(TD2)를 입력으로 하는 낸드게이트(NAND1) 및 노아게이트(NOR2)와, 이 노아게이트(NOR2)에 연결된 인버터(I11)와 상기 낸드게이트(NAND1)에 연결된 낸드게이트(NAND3)와, 테스트데이타(TD1)(TD3)를 입력으로 하는 낸드게이트(NAND2) 및 노아게이트(NOR3), 이 노아게이트(NOR3)에 연결된 인버터(I12)와 상기 낸드게이트(NAND2)의 출력단자에 연결된 낸드게이트(NAND4)와, 이 낸드게이트(NAND4)와 상기 낸드게이트(NAND3)에 연결된 앤드게이트(AND1)로 구성된다.
이러한 구성에서, 제1도에 있는 메모리어레이(101)의 인접셀간의 간섭영향을 테스트하기 위하여, 먼저 제4도의 데이타라이트부는 인접한 두 홀수주소의 메모리셀에 동일한 테스트데이타를 라이트하고, 인접한 두 짝수주소의 메모리셀에는 상기 두 홀수주소의 메모리셀에 라이트한 테스트데이타와 다른 테스트데이타를 라이트한다.
즉, 외부로부터 데이타(D)를 입력받아서 그 데이타(D)를 낸드게이트(NAND1)로 낸드연산하고, 이어서 인버터(I1)(I2)를 통하고 제어신호(DIL)()에 의해 온되는 전송게이트(T1)를 통한 다음에, 인버터(I4)와 병렬연결되어 있는 인버터(I3)로 반전시켜서 낸드게이트(NAND2)(NAND3)의 일측입력단자에 입력한다.
그리고, 반도체 메모리의 라이트 인에이블신호(WE)에 의해서 만들어진 라이트 인에이블신호(WT)를 입력받고, 테스트모드표준신호(WCBR)에 의해 만들어진 테스트모드 인에이블신호(TEB)를 외부로부터 입력받아서, 그 테스트모드 인에이블신호(TEB)를 인버터(I5)로 반전시킨 다음에, 이 반전된 테스트모드 인에이블신호(TEB)와 상기 라이트 인에이블신호(WT)를 낸드게이트(NAND4)로 낸드논리연산하고 얻어진 결과를 상기 낸드게이트(NAND2)(NAND3)의 다른 일측입력단자에 인가한다.
이때, 낸드게이트(NAND2)(NAND3)는 외부로부터 축약되어 입력되는 하위비트의 주소(Py0)(Py1)와, 상기 인버터(I3)의 출력과, 상기 낸드게이트(NAND4)의 출력을 낸드논리연산하여 동일한 두 데이타('1'또는'0')를 출력한다.
여기서, 낸드게이트(NAND2)에서 출력되는 데이타(D0)는 바로 메모리어레이(101)의 메모리셀, 가령, 홀수주소의 메모리셀에 라이트된다.
그리고, 낸드게이트(NAND3)에서 출력되는 데이타는 상기 낸드게이트(NAND4)의 출력에 따라 온되는 전송게이트(T2)(T3)를 가지고 있는 반전논리부(207)의 인버터(I6)에 의해 반전되어서 상기 데이타(D0)와 다른 데이타(D1)로 되어서 메모리어레이(101)의 메모리셀, 가령, 짝수주소의 메모리셀에 라이트된다.
이와같이, 메모리어레이(101)의 홀수주소의 메모리셀과 짝수주소의 메모리셀간에 서로 다른 테스트데이타가 라이트되고 나면, 제5도의 테스트모드비교부(205)는, 데이타버스상에 있는 데이타버스 센스증폭부(203)를 통해 서로 인접한 2개의 홀수주소의 메모리셀에 라이트되어 있는 데이타(이하, 테스트데이타(TD0)(TD2)라 한다)와 서로 인접한 2개의 짝수주소의 메모리셀에 라이트되어 있는 데이타(이하, 테스트데이타(TD1)(TD3)라 한다)를 읽어온다.
그리고나서, 테스트모드비교부(205)의 비교논리부(205-1)가 전송게이트(T1-T4)를 통해 읽어 온 테스트데이타(TD0-TD3)를 입력받아서, 홀수주소의 메모리셀의 테스트데이타(TD0)와 테스트데이타(TD2)를 한편으로는 낸드게이트(NAND1)로 낸드논리연산하고 다른 한편으로는 노아게이트(NOR2)로 노아논리연산한 다음에, 노아게이트(NOR2)의 출력데이타를 인버터(I11)로 반전시켜서 낸드게이트(NAND3)로 그 인버터(I11)의 출력데이타와 상기 낸드게이트(NAND1)의 출력데이타를 낸드논리연산하여 앤드게이트(AND1)의 일측입력단자에 입력한다.
마찬가지로, 짝수주소의 메모리셀의 테스트데이타(TD1)와 테스트데이타(TD3)를 한편으로는 낸드게이트(NAND2)로 낸드논리연산하고 다른 한편으로는 노아게이트(NOR3)로 논아논리연산한 다음에, 노아게이트(NOR3)의 출력데이타를 인버터(I12)로 반전시켜서, 낸드게이트(NAND4)로 그 인버터(I12)의 출력데이타와 상기 낸드게이트(NAND2)의 출력데이타를 낸드논리연산하여 상기 앤드게이트(AND1)의 다른 일측입력단자에 입력한다.
그러면, 앤드게이트(AND1)는 입력된 두 출력데이타를 앤드논리연산하게되며, 이 앤드게이트(AND1)에서 최종출력되는 데이타는, 인접한 두 홀수주소의 메모리셀로부터 읽어 온 테스트데이타가 동일하고 동시에 인접한 두 짝수주소의 메모리셀로부터 읽어 온 테스트데이타가 동일하면 인접셀간에 간섭영향이 없는 것으로 판단되므로 '하이'가 된다.
그러나, 인접한 두 홀수주소의 메모리셀로부터 읽어 온 테스트데이타가 서로 다르거나 인접한 두 짝수주소의 메모리셀로부터 읽어 온 테스트데이타가 서로 다르면 인접셀간에 간섭영향이 있는 것으로 판단되므로 (홀수주소 또는 짝수주소간에는 동일한 테스트데이타를 라이트하였으므로) 앤드게이트(AND1)에서 최종출력되는 데이타는 '로우'가 된다.
그리고 인접한 두 홀수주소의 메모리셀로부터 읽어 온 테스트데이타도 서로 다르고, 인접한 두 짝수주소의 메모리셀로부터 읽어 온 테스트데이타도 서로 다르면, 이때에도 인접셀간에 간섭영향이 있는 것으로 판단되므로 앤드게이트(AND1)에는 최종출력되는 데이타는 '로우'가 된다.
이러한 '하이' 또는 '로우'인 앤드게이트(AND1)의 출력데이타는 한편으로는 노아게이트(NOR4)의 다른 입력단자에 입력된 하이(H)의 인에이블신호와 노아논리연산되고 이어서 인버터(I14)로 반전되어서 전송게이트(T5)를 통하여 데이타(TMO)로 되어 제3도의 데이타전송게이트부(204)에 입력되고, 다른 한편으로는 인버터(I13)로 반전된 다음에 상기 하이(H)의 인에이블데이타와 노아논리연산되고 이어서 인버터(I15)로 반전되어서 전송게이트(T6)를 통하여 데이타(TMOB)가 되어 마찬가지로 제3도의 데이타전송게이트부(204)에 입력된다.
이처럼 데이타(TMO)와 데이타(TMOB)를 입력받은 데이타전송게이트부(204)는 제6도에 나타낸 바와같이, 데이타(TMO)가 하이일 때에는 제어신호(DOSWB-D3SWB)(DOSW-D3SW)에 의해 온되는 전송게이트(T1,T3,T5,T7)를 통해 입력된 데이타(D0-D3)를 인버터(I2)와 병렬연결된 인버터(I1)를 통하고 이어서 인버터(I3)를 통해서 외부로 출력하고, 데이타(TMO)가 로우될 때에는 입력된 데이타(D0-D1)를 외부로 출력하지 않는다.
그리고, 데이타(TMOB)가 하이일 때에는 제어신호(DOSWB-D3SWB)(DOSW-D3SW)에 의해 온되는 전송게이트(T2,T4,T6,T8)를 통해 입력된 데이타(DOB-D3B)(제1도 메모리어레이(101')의 데이타)를 인버터(I5)와 병렬연결된 인버터(I4)를 통하고 이어서 인버터(I6)를 통해서 외부로 출력하고, 데이타(TMOB)가 로우일 때에는 입력된 데이타(D0B-D1B)를 외부로 출력하지 않는다.
제5도에서, 테스트모드 인에이블신호(TEB)와 인버터(I1)로 반전 데이타버스인에이블신호(DBEN)가 노아게이트(NOR1)로 노아논리연산되고, 이 노아게이트(NOR1)의 출력이 인버터(I2-I5)를 통해 전송게이트(T1-T6)의 일측단자에 입력되고, 인버터(I2-I5, I10)를 통해 반전되어 전송게이트(T1-T6)의 다른 일측단자에 입력되어 전송게이트(T1-T6)가 온된다.
이상에서 상세히 설명한 바와같이, 본 고안 반도체 메모리의 인접셀간의 간섭영향 테스트장치는, 별도의 외부신호의 입력없이 종래 데이타라이트부에 반전기능을 부여하여 메모리어레이의 인접셀에 서로 다른 테스트데이타가 라이트되도록 하고, 테스트모드비교부에 두 홀수주소의 메모리셀의 데이타를 비교하고 두 짝수주소의 메모리셀의 데이타를 비교하는 기능을 부여함으로써, 반도체 메모리의 정상동작에는 영향을 미치지 않으면서 반도체 메모리의 테스트모드에서의 인접셀간의 간섭영향을 테스트할 수 있고, 이로 인해 반도체 메모리의 정상모드에서 별도로 다시 인접셀간의 간섭영향을 테스트할 필요가 없음으로 전체적으로 반도체 메모리의 테스트시간이 크게 단축된다는 효과를 갖는다.

Claims (2)

  1. 인접한 두 홀수주소의 메모리셀에 동일한 테스트데이타를 라이트하고, 인접한 두 짝수주소의 메모리셀에는 상기 두 홀수주소의 메모리셀에 라이트한 테스트데이타와 다른 테스트데이타를 라이트하는 데이타라이트부와, 상기 데이타라이트부가 상기 두 홀수주소의 메모리셀과 두 짝수주소의 메모리셀에 라이트한 테스트데이타를 리드하고, 이 리드한 두 홀수주소의 테스트데이타가 서로 동일하고 동시에 두 짝수주소의 테스트데이타가 서로 동일할 때에만 인접셀간에 데이타 간섭이 없는 것으로 판단하는 테스트모드비교부를 구비한 것을 특징으로 하는 반도체 메모리의 인접셀간의 간섭영향 테스트장치.
  2. 제1항에 있어서, 데이타라이트부는 입력데이타를 낸드논리연산하는 낸드게이트(NAND1)와, 상기 낸드게이트(NAND1)의 출력을 두 인버터(I1)(I2)와 전송게이트(T1)를 통해 입력받아 반전시키는 인버터(I3)와, 상기 인버터(I3)에 역으로 병렬연결된 인버터(I4)와, 외부로부터의 라이트 인에이블신호(WT)와 인버터(I5)로 반전된 테스트모드 인에이블신호(TEB)를 낸드논리연산하는 낸드게이트(NAND4)와, 상기 인버터(I3)의 출력과 상기 낸드게이트(NAND4)의 출력과 외부로부터 축약되어 입력되는 주소(Py0)를 낸드논리연산하는 낸드게이트(NAND2)와, 상기 인버터(I3)의 출력과 상기 낸드게이트(NAND4)의 출력과 외부로부터 축약되어 입력되는 주소(Py1)를 낸드논리연산하는 낸드게이트(NAND3)와, 상기 낸드게이트(NAND3)의 출력을 반전시키는 반전논리부(207)를 구비한 것을 특징으로 하는 반도체 메모리의 인접셀간의 간섭영향 테스트장치.
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