JPH0210600A - 冗長性を有するメモリ - Google Patents
冗長性を有するメモリInfo
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- JPH0210600A JPH0210600A JP1059866A JP5986689A JPH0210600A JP H0210600 A JPH0210600 A JP H0210600A JP 1059866 A JP1059866 A JP 1059866A JP 5986689 A JP5986689 A JP 5986689A JP H0210600 A JPH0210600 A JP H0210600A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C29/36—Data generation devices, e.g. data inverters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）に関するものであり、更に詳細には、冗長性を有す
るＤＲＡＭに関する。
Ｍ）に関するものであり、更に詳細には、冗長性を有す
るＤＲＡＭに関する。
（従来の技術）
ＤＲＡＭはユーザから品質認定試験を受けることがある
。試験の一つの機能は供給業者の信頼性を審査すること
である。これらの試験には成る欠陥から生ずる故障の発
生を促進する技法が含まれている。これらの試験の一つ
はビット・ストレス試験である。ビット・ストレス試験
は、供給電圧を正常動作電圧よりかなり高いが良品装置
を破壊する程は大きくなく増大させながら各セルに格納
されている同じ充電極性を生ずるＤＲＡＭにデータ・パ
ターンを書込むことにより行われる。すべてのセルを同
じ電圧極性に書込むことは言う程容易ではない。典型的
なりＲＡＭにおいては、特定のセルは一つのビット線に
接続されているがそのセルがアクセスされると、それが
接続されているビット線はその対の片方と考えられる他
のビット線と比較される。２重ビット線構造では、対を
形成している二つのビット線は隣接している。ビット線
の各対は真のビット（真の方向性）と補ビット線（補の
方向性）とから構成されている。真ビット線は比較的高
い電圧になっているときは論理的に高いと考えられ、比
較的低い電圧になっているときは論理的に低いと考えら
れる。補ヒツト線に対してはこれと丁度逆が真である。
。試験の一つの機能は供給業者の信頼性を審査すること
である。これらの試験には成る欠陥から生ずる故障の発
生を促進する技法が含まれている。これらの試験の一つ
はビット・ストレス試験である。ビット・ストレス試験
は、供給電圧を正常動作電圧よりかなり高いが良品装置
を破壊する程は大きくなく増大させながら各セルに格納
されている同じ充電極性を生ずるＤＲＡＭにデータ・パ
ターンを書込むことにより行われる。すべてのセルを同
じ電圧極性に書込むことは言う程容易ではない。典型的
なりＲＡＭにおいては、特定のセルは一つのビット線に
接続されているがそのセルがアクセスされると、それが
接続されているビット線はその対の片方と考えられる他
のビット線と比較される。２重ビット線構造では、対を
形成している二つのビット線は隣接している。ビット線
の各対は真のビット（真の方向性）と補ビット線（補の
方向性）とから構成されている。真ビット線は比較的高
い電圧になっているときは論理的に高いと考えられ、比
較的低い電圧になっているときは論理的に低いと考えら
れる。補ヒツト線に対してはこれと丁度逆が真である。
補ビット線にかかっている比較的高い電圧は論理的低を
表わし、比較的低い電圧は論理内高を表わす。
表わし、比較的低い電圧は論理内高を表わす。
すべてのセルが確実に同じ電圧極性に書込まれるために
は、真のビット線に結合しているセルは補ビット線に結
合しているセルの反対の論理状態に書込まれる。この試
験を行うにはどのアドレスが真ビット線を選択し、どれ
が補ビット線を選択するかを知らなければならない。こ
の情報は普通メモリアレイの１ビツトマツプ」として知
られているものに含まれている。供給業者はユーザに供
給業者により日常的に利用可能にされるビットマツプを
供給する。ビット・ストレス試験を行いたいユーザはそ
れで効果的にこれを行うことができる。
は、真のビット線に結合しているセルは補ビット線に結
合しているセルの反対の論理状態に書込まれる。この試
験を行うにはどのアドレスが真ビット線を選択し、どれ
が補ビット線を選択するかを知らなければならない。こ
の情報は普通メモリアレイの１ビツトマツプ」として知
られているものに含まれている。供給業者はユーザに供
給業者により日常的に利用可能にされるビットマツプを
供給する。ビット・ストレス試験を行いたいユーザはそ
れで効果的にこれを行うことができる。
冗長性に関して適格的には解決されていない別の問題が
存在する。２重ビット線を使用するアレイでは、配置密
度について、真補シーケンスを交互にさせることが有利
であることがわかっている。
存在する。２重ビット線を使用するアレイでは、配置密
度について、真補シーケンスを交互にさせることが有利
であることがわかっている。
たとえば、第１のビット線対は真に、次に補に配置され
る。次のビット線対は補に、次に真に配置される。これ
により各ビット線は同じ形式のビット線が隣接すること
になる。各ビット線は二つのビット線と隣接している。
る。次のビット線対は補に、次に真に配置される。これ
により各ビット線は同じ形式のビット線が隣接すること
になる。各ビット線は二つのビット線と隣接している。
隣接しているビット線の一つはその対の片方であって反
対形式のものである。他の隣接ビット線は他の対を形成
しており、同じ形式のものである。補を示すのにｒＣＪ
を用い、真を示すのにＩＴＪを用いれば、隣接するビッ
ト線の順序はＣＴＴＣＣＴＴＣＣＴＴＣ・・・・・・・
・・で通常のアレイが完成するまで続く。通常のアレイ
が完成すると、ビット線対から成る冗長コラムができる
。冗長性の効率を最適にするには、冗長コラムで不良コ
ラムを置き換えることができるのが望ましい。このこと
から適格ビット・ストレス試験を確実に行うことができ
ることとコラムの冗長性を最適に使用しつづけることが
できることとの両者に関して問題が発生する。
対形式のものである。他の隣接ビット線は他の対を形成
しており、同じ形式のものである。補を示すのにｒＣＪ
を用い、真を示すのにＩＴＪを用いれば、隣接するビッ
ト線の順序はＣＴＴＣＣＴＴＣＣＴＴＣ・・・・・・・
・・で通常のアレイが完成するまで続く。通常のアレイ
が完成すると、ビット線対から成る冗長コラムができる
。冗長性の効率を最適にするには、冗長コラムで不良コ
ラムを置き換えることができるのが望ましい。このこと
から適格ビット・ストレス試験を確実に行うことができ
ることとコラムの冗長性を最適に使用しつづけることが
できることとの両者に関して問題が発生する。
この問題を第１図を参照して説明する。第１図はＤＲＡ
Ｍアレイの一部であって二つの隣接するビット線対１１
と１２、および冗長ビット線対１３を示している。ビッ
ト線対１１は真のビット線１４と補ビット線１５とを備
えている。ビット線対１２は補ピッ１〜線１５に隣接す
る補ビット線１６と真ビット線１７とを備えている。ビ
ット線対１３は真ビット線１８と補ビット線１９とを備
えている。アレイ１０は隣接するワード線２１．２２．
２３、および２４を備えており、これらはビット線対１
１〜１３と交差しており、記憶セル２６．２７．２８．
２９．３０，３１．３２．３３．３４．３５．３６．３
７がその交点に設置されている。記憶セル２６はワード
線２２と結合したイネーブル入力と、真ビット線１４に
結合した入出力（Ｉｌｏ）とを備えている。記憶セル２
７はワード線２４と結合したイネーブル入力と真ビット
線１４と結合したＩｌｏとを備えている。
Ｍアレイの一部であって二つの隣接するビット線対１１
と１２、および冗長ビット線対１３を示している。ビッ
ト線対１１は真のビット線１４と補ビット線１５とを備
えている。ビット線対１２は補ピッ１〜線１５に隣接す
る補ビット線１６と真ビット線１７とを備えている。ビ
ット線対１３は真ビット線１８と補ビット線１９とを備
えている。アレイ１０は隣接するワード線２１．２２．
２３、および２４を備えており、これらはビット線対１
１〜１３と交差しており、記憶セル２６．２７．２８．
２９．３０，３１．３２．３３．３４．３５．３６．３
７がその交点に設置されている。記憶セル２６はワード
線２２と結合したイネーブル入力と、真ビット線１４に
結合した入出力（Ｉｌｏ）とを備えている。記憶セル２
７はワード線２４と結合したイネーブル入力と真ビット
線１４と結合したＩｌｏとを備えている。
記憶セル２８はワード線２１と結合したイネーブル入力
と補ビット線１５と結合したＩｌｏとを備えている。記
憶セル２９はワード線２３と結合したイネーブル入力と
、ビット線１５と結合したＩｌｏとを備えている。記憶
セル３０はワード線２２と結合したイネーブル入力と補
ビット線１６と結合したＩｌｏとを協えている。記憶セ
ル３１はワード線２４と結合したイネーブル入力とビッ
ト線１６と結合したＩｌｏとを備えている。記憶セル３
２はワード線２１と結合したイネーブル人力と、真ビッ
ト線１７と結合したＩｌｏと、Ｉｌｏとを備えている。
と補ビット線１５と結合したＩｌｏとを備えている。記
憶セル２９はワード線２３と結合したイネーブル入力と
、ビット線１５と結合したＩｌｏとを備えている。記憶
セル３０はワード線２２と結合したイネーブル入力と補
ビット線１６と結合したＩｌｏとを協えている。記憶セ
ル３１はワード線２４と結合したイネーブル入力とビッ
ト線１６と結合したＩｌｏとを備えている。記憶セル３
２はワード線２１と結合したイネーブル人力と、真ビッ
ト線１７と結合したＩｌｏと、Ｉｌｏとを備えている。
記憶セル３３はワード線２３と結合したイネーブル入力
と、ビット線１７と結合したＩｌｏとを備えている。記
憶セル３４はワード線２２と結合したイネーブル入力と
、真ビット線１８と結合したＩｌｏとを備えている。記
憶セル３５はワード線２４と結合したイネーブル入力と
ビット線１８と結合したＩｌｏとを備えている。記憶セ
ル３６はワード線２１と結合したイネーブル入力と補ビ
ット線１９と結合したＩｌｏとを備えている。記憶セル
３７はワード線２４と結合したイネーブル入力とビット
線１９と結合したＩｌｏとを備えている。アレイ１０は
ビット線対１１に結合したセンス増幅器４１、ビット線
対１２と結合したセンス増幅器４２、およびビット線１
３と結合したセンス増幅器４３を備えている。
と、ビット線１７と結合したＩｌｏとを備えている。記
憶セル３４はワード線２２と結合したイネーブル入力と
、真ビット線１８と結合したＩｌｏとを備えている。記
憶セル３５はワード線２４と結合したイネーブル入力と
ビット線１８と結合したＩｌｏとを備えている。記憶セ
ル３６はワード線２１と結合したイネーブル入力と補ビ
ット線１９と結合したＩｌｏとを備えている。記憶セル
３７はワード線２４と結合したイネーブル入力とビット
線１９と結合したＩｌｏとを備えている。アレイ１０は
ビット線対１１に結合したセンス増幅器４１、ビット線
対１２と結合したセンス増幅器４２、およびビット線１
３と結合したセンス増幅器４３を備えている。
アレイ１０はビット線対１１〜１３をデータ線対５１と
結合させる結合トランジスタ４５．４６．４７．４８．
４９、および５０を僅えている。データ線対５１は真の
データ線５２と、補データ線５３とを備えている。トラ
ンジスタ４５．４８、および４９は真データ線５２をそ
れぞれ真ビット線１４．１７、および１８と選択的に結
合させる。
結合させる結合トランジスタ４５．４６．４７．４８．
４９、および５０を僅えている。データ線対５１は真の
データ線５２と、補データ線５３とを備えている。トラ
ンジスタ４５．４８、および４９は真データ線５２をそ
れぞれ真ビット線１４．１７、および１８と選択的に結
合させる。
トランジスタ４６．４７、および５０は補データ線５３
をそれぞれ補ビット線１５．１６、および１９と選択的
に結合させる。真のデータ線５２と選択的に結合される
ビット線は真ビット線であるが、補データ線５３と選択
的に結合されるビット線は補ビット線である。
をそれぞれ補ビット線１５．１６、および１９と選択的
に結合させる。真のデータ線５２と選択的に結合される
ビット線は真ビット線であるが、補データ線５３と選択
的に結合されるビット線は補ビット線である。
（発明が解決しようとする課題）
ビット線対１３を使用してアレイ１０に冗長性を実現し
、ビット線対１１または１２を取換えることにするとビ
ット・ストレス試験に関して問題が発生する。ビット線
対１１をビット線１３で置換えることは問題ない。たと
えば、ワード線２２がイネーブル（使用可能）であれば
、記憶セル２６と３４とは、共に真ビット線と結合して
いるが、イネーブルである。したがって置換えられた真
のビット線１４を選択するアドレスは冗長ビット線対の
真のビット線をも選択する。同様に、ワード線２３がイ
ネーブルであれば、記憶セル２９と３７は、補ビット線
と結合しているが、イネーブルである。したがって、置
換えられた補ビット線１５を選択するアドレスは冗長ビ
ット線対の補ビット線を選択する。このように、ビット
線対１３はビット・ストレス試験に悪影響を及ぼさずに
ビット線対１１に置換わることができる。
、ビット線対１１または１２を取換えることにするとビ
ット・ストレス試験に関して問題が発生する。ビット線
対１１をビット線１３で置換えることは問題ない。たと
えば、ワード線２２がイネーブル（使用可能）であれば
、記憶セル２６と３４とは、共に真ビット線と結合して
いるが、イネーブルである。したがって置換えられた真
のビット線１４を選択するアドレスは冗長ビット線対の
真のビット線をも選択する。同様に、ワード線２３がイ
ネーブルであれば、記憶セル２９と３７は、補ビット線
と結合しているが、イネーブルである。したがって、置
換えられた補ビット線１５を選択するアドレスは冗長ビ
ット線対の補ビット線を選択する。このように、ビット
線対１３はビット・ストレス試験に悪影響を及ぼさずに
ビット線対１１に置換わることができる。
一方、ビット線対１３がビット線対１２に置換ねれば、
問題が生ずる。ワード線２２がイネーブルであれば記憶
セル３０と３４とがイネーブルである。記憶セル３０は
補ビット線１６と結合しているが、記憶セル３４は真の
ビット線１８と結合している。したがってセル３０＠選
択するアドレスに対しては、ワード線２２はイネーブル
で、セルのＩｌｏが補データ線５３と結合することにな
るが、ビット線対１２がビット線対１３と置換わった状
態では、記憶セル３４が選択されて記憶セル３４のＩｌ
ｏが真のデータ線５２と結合されるようになる。このこ
とは通常比較的高い電圧を有し論理的低を表わすアドレ
スは今度は比較的低い電圧を有し論理的低を表わすとい
うことを意味する。これは−殻内用途に対しては問題で
はないが、ビット・ストレス試験に対しては問題である
。冗長性コラムを実現することから生ずるビットマツプ
の変化の性格に関して各装置について記録を取っておく
ことは可能であるが、このような方法は供給業者とユー
ザとの双方にとって非常に煩わしいことである。従来の
方法は不良ビット線対の同じ方向のものとの置換えを制
限するか、冗長性が実現されている装置に対しては単に
完全に効果的なビット・ストレス試験を行わないことで
ある。
問題が生ずる。ワード線２２がイネーブルであれば記憶
セル３０と３４とがイネーブルである。記憶セル３０は
補ビット線１６と結合しているが、記憶セル３４は真の
ビット線１８と結合している。したがってセル３０＠選
択するアドレスに対しては、ワード線２２はイネーブル
で、セルのＩｌｏが補データ線５３と結合することにな
るが、ビット線対１２がビット線対１３と置換わった状
態では、記憶セル３４が選択されて記憶セル３４のＩｌ
ｏが真のデータ線５２と結合されるようになる。このこ
とは通常比較的高い電圧を有し論理的低を表わすアドレ
スは今度は比較的低い電圧を有し論理的低を表わすとい
うことを意味する。これは−殻内用途に対しては問題で
はないが、ビット・ストレス試験に対しては問題である
。冗長性コラムを実現することから生ずるビットマツプ
の変化の性格に関して各装置について記録を取っておく
ことは可能であるが、このような方法は供給業者とユー
ザとの双方にとって非常に煩わしいことである。従来の
方法は不良ビット線対の同じ方向のものとの置換えを制
限するか、冗長性が実現されている装置に対しては単に
完全に効果的なビット・ストレス試験を行わないことで
ある。
本発明の目的は冗長性を有する改良されたメモリを提供
することである。
することである。
本発明の他の目的は改良された試験能力のある冗長性を
有するメモリを提供することである。
有するメモリを提供することである。
本発明の更に他の目的は改良された冗長性を有するメモ
リを提供することでおる。
リを提供することでおる。
（課題を解決するための手段）
上述のおよび他の目的は第１または第２の真／補方向性
の一つずつを備えていることを特徴とするビット線対の
アレイを備えたメモリにより達成される。各ビット線対
は更に特定のビット線対を選択するアドレスを備えてい
ることを特徴とじている。データは特定のアドレスによ
り選択されたビット線対とデータ線対との間を転送され
る。外部入力データは書込みモードでデータ線対に書込
まれ、外部用ツノデータは読出しモードでデータ線対か
ら出力される。メモリは冗長ビット線対、冗長性回路、
および入出力回路を備えている。冗長ビット線対は第１
の真／補方向性を有している。
の一つずつを備えていることを特徴とするビット線対の
アレイを備えたメモリにより達成される。各ビット線対
は更に特定のビット線対を選択するアドレスを備えてい
ることを特徴とじている。データは特定のアドレスによ
り選択されたビット線対とデータ線対との間を転送され
る。外部入力データは書込みモードでデータ線対に書込
まれ、外部用ツノデータは読出しモードでデータ線対か
ら出力される。メモリは冗長ビット線対、冗長性回路、
および入出力回路を備えている。冗長ビット線対は第１
の真／補方向性を有している。
冗長性回路はビット線対のアレイの不良ビット線対を冗
長ビット線対で置換えるためのものである。
長ビット線対で置換えるためのものである。
入出力回路はアドレスが不良ビット線対を示し且つ該不
良ビット線対が第２の真／補方向性のものである場合に
、書込みモードでデータ線対に書込まれる外部入力デー
タを反転し、読出しモードでデータ線対から出力される
外部出力データを反転するためのものである。
良ビット線対が第２の真／補方向性のものである場合に
、書込みモードでデータ線対に書込まれる外部入力デー
タを反転し、読出しモードでデータ線対から出力される
外部出力データを反転するためのものである。
（実施例）
第２図に示すのは冗長デコーダ５７、冗長デコーダ５８
、通常アレイ６１、通常アレイ６２、冗長コラム６３、
冗長コラム６４、コラム・デコーダ６６、コラム・デコ
ーダ６７、列デコーダ６８、６９、冗長性検出器８８、
および奇・偶検出器８９、データ線デコーダ７１、出力
バッファ７２、出カドライフ３、入力バッフ７７４、デ
コーダ／ドライバ７６、およびデータ線対７７から成る
ＤＲＡＭ５５である。通常アレイ６１および６２は第１
図に示すもののような、ワード線、ビット線、およびセ
ンス増幅器に結合された記憶セルから構成されている。
、通常アレイ６１、通常アレイ６２、冗長コラム６３、
冗長コラム６４、コラム・デコーダ６６、コラム・デコ
ーダ６７、列デコーダ６８、６９、冗長性検出器８８、
および奇・偶検出器８９、データ線デコーダ７１、出力
バッファ７２、出カドライフ３、入力バッフ７７４、デ
コーダ／ドライバ７６、およびデータ線対７７から成る
ＤＲＡＭ５５である。通常アレイ６１および６２は第１
図に示すもののような、ワード線、ビット線、およびセ
ンス増幅器に結合された記憶セルから構成されている。
データ線対７７はデータ線対７８．７９．８０．および
８１から構成されている。正常動作ではコラム・デコー
ダ６６は、アドレス信号ＣＡＯ〜ＣＡ８に応じて、アレ
イ６１から、１対のピッＩ〜線をデータ線対７８に、一
対のビット線をデータ線対７９に結合させる。同様に、
コラム・デコーダ６７はアドレス信号ＣＡＯ〜ＣＡ８に
応じて、アレイ６２から、１対のビット線をデータ線対
８０に、１対のビット線をデータ線対８１に結合させる
。アドレス信号の特定の組合せは特定のビット線対のア
ドレスである。コラム・デコーダ６６および６７は、ア
レイ間にコラム・デコーディングを有するＤＲＡＭの場
合に普通であるが、多数の装置を分担している。コラム
冗長性がアレイ６１に対して実施されれば、冗長コラム
６３からの置換えビット線がデータ線対７７のデータ線
対に結合される。データ線対７７には置換えられたビッ
ト線対のアドレスに応じて置換えられたビット線対が既
に結合されている。置換えビット線対はデータ線対７７
の適切なデータ線対に冗長デコーダ５７を介して結合す
る。冗長デコーダ５７は、冗長デコーダに対しては普通
であるように、置換えられたビット線対のアドレスから
成るアドレス信号の特定の論理組合せに応するようにプ
ログラムすることができる。また冗長性を有するメモリ
のデコーダに対しては普通であるように、コラム・デコ
ーダ６６は置換えられたビット線対のアドレスを受取っ
たとき置換えられたビット線対がデータ線対と結合しな
いようにする。
８１から構成されている。正常動作ではコラム・デコー
ダ６６は、アドレス信号ＣＡＯ〜ＣＡ８に応じて、アレ
イ６１から、１対のピッＩ〜線をデータ線対７８に、一
対のビット線をデータ線対７９に結合させる。同様に、
コラム・デコーダ６７はアドレス信号ＣＡＯ〜ＣＡ８に
応じて、アレイ６２から、１対のビット線をデータ線対
８０に、１対のビット線をデータ線対８１に結合させる
。アドレス信号の特定の組合せは特定のビット線対のア
ドレスである。コラム・デコーダ６６および６７は、ア
レイ間にコラム・デコーディングを有するＤＲＡＭの場
合に普通であるが、多数の装置を分担している。コラム
冗長性がアレイ６１に対して実施されれば、冗長コラム
６３からの置換えビット線がデータ線対７７のデータ線
対に結合される。データ線対７７には置換えられたビッ
ト線対のアドレスに応じて置換えられたビット線対が既
に結合されている。置換えビット線対はデータ線対７７
の適切なデータ線対に冗長デコーダ５７を介して結合す
る。冗長デコーダ５７は、冗長デコーダに対しては普通
であるように、置換えられたビット線対のアドレスから
成るアドレス信号の特定の論理組合せに応するようにプ
ログラムすることができる。また冗長性を有するメモリ
のデコーダに対しては普通であるように、コラム・デコ
ーダ６６は置換えられたビット線対のアドレスを受取っ
たとき置換えられたビット線対がデータ線対と結合しな
いようにする。
読出しモードでは、デコーダ７１はアドレス信号ＲＡ９
およびＣＡ９に応じてデータ線対７７の所定の一つに存
在するデータをバッフ７７２に結合させる。バッフ７７
２は受取ったデータを緩衝し、これをドライバ７３に出
力する。ドライバ７３はデータをデータ出力信号Ｄｏと
して出力する。書込みモードでは、バッファ７４は書込
むべきデータをデータ入力信＠ＤＩとして受取る。バッ
ファ７４はデータをデコーダ／ドライバ７６に出力する
。デコーダ／ドライバ７６はアドレス信号ＣＡ９おにび
ＲＡ９に応じてデータ線７７の一つを選択的に駆動する
。冗長性検出器８８は受取ったアドレスが冗長コラムで
置換えられているビット線対に対するものであるか検出
する。アドレス信号ＣＡＯ−ＣＡ９およびＲＡ９の論理
状態が置換えられているビット線対に対するものである
場合には、冗長性検出器６８は論理的に高い冗長性検出
信号ＲＤを出力する。アドレスが冗長コラムを示してい
るかどうかを検出するのはメモリにとっては普通である
。奇・偶検出器６９は置換えビット線対が奇数のアドレ
ス位置または偶数のアドレス位置でビット線対と置換わ
っているかを検出し、これに関して反転信号ＩＮＶをバ
ッファ７２およびバッファ７４に出力する。偶数アドレ
スを有するビット線対は冗長コラムのビット線対と同じ
真／補方向性を持っている。奇数アドレスに設置されて
いるピッ１〜線対は冗長コラムのビット線対のものとは
反対の真／補方向性を持っている。アドレス信ｑｃＡａ
は奇数アドレスに対しては論理的に高であり偶数アドレ
スに対しては論理的に低である。したがって信号ＩＮＶ
は信号ＣＡ８とＲＤとが共に論理的に高である場合に論
理的低で発生される。
およびＣＡ９に応じてデータ線対７７の所定の一つに存
在するデータをバッフ７７２に結合させる。バッフ７７
２は受取ったデータを緩衝し、これをドライバ７３に出
力する。ドライバ７３はデータをデータ出力信号Ｄｏと
して出力する。書込みモードでは、バッファ７４は書込
むべきデータをデータ入力信＠ＤＩとして受取る。バッ
ファ７４はデータをデコーダ／ドライバ７６に出力する
。デコーダ／ドライバ７６はアドレス信号ＣＡ９おにび
ＲＡ９に応じてデータ線７７の一つを選択的に駆動する
。冗長性検出器８８は受取ったアドレスが冗長コラムで
置換えられているビット線対に対するものであるか検出
する。アドレス信号ＣＡＯ−ＣＡ９およびＲＡ９の論理
状態が置換えられているビット線対に対するものである
場合には、冗長性検出器６８は論理的に高い冗長性検出
信号ＲＤを出力する。アドレスが冗長コラムを示してい
るかどうかを検出するのはメモリにとっては普通である
。奇・偶検出器６９は置換えビット線対が奇数のアドレ
ス位置または偶数のアドレス位置でビット線対と置換わ
っているかを検出し、これに関して反転信号ＩＮＶをバ
ッファ７２およびバッファ７４に出力する。偶数アドレ
スを有するビット線対は冗長コラムのビット線対と同じ
真／補方向性を持っている。奇数アドレスに設置されて
いるピッ１〜線対は冗長コラムのビット線対のものとは
反対の真／補方向性を持っている。アドレス信ｑｃＡａ
は奇数アドレスに対しては論理的に高であり偶数アドレ
スに対しては論理的に低である。したがって信号ＩＮＶ
は信号ＣＡ８とＲＤとが共に論理的に高である場合に論
理的低で発生される。
置換えられているビット線対が奇数アドレスにあれば、
冗長置換えはそのピッ１−線を置換えられたビット線対
のものとは反対の真／補方向性にする。バッファ７４は
低信号ＩＮＶによりデータを反転するように仕向けられ
るので記憶場所に書込まれるデータの極性は通常書込ま
れるものとは反対になるか、次に、それが置換わってい
る場所の極性と同じになる。場所が続出されると、信号
ＩＮＶが再び発生し、バッフ７７２はこれに応じてデー
タを最初バッファ７４により信号ＤＩとして受取った最
初の状態に逆転する。信号ＤＯは次に格納用に最初受取
られたと同じ読取り用の論理状態として発生される。し
たがってユーザが見るビットマツプは不変である。特定
の論理状態がマツプされる通常アレイの一つのビット線
対に置換わる冗長ビット線対のアドレスの論理状態を比
較的高い電圧であるとして書込む場合、置換えビット線
対がそれが置換わるビット線対のものと反対の真・補力
向性のものであっても、比較的高い電圧が置換えビット
線対に書込まれることになる。したがってビット・スト
レス試験は冗長性が冗長コラムの使用時に柔軟性を失う
ことなく実現されていたとしても完全に実施することが
できる。
冗長置換えはそのピッ１−線を置換えられたビット線対
のものとは反対の真／補方向性にする。バッファ７４は
低信号ＩＮＶによりデータを反転するように仕向けられ
るので記憶場所に書込まれるデータの極性は通常書込ま
れるものとは反対になるか、次に、それが置換わってい
る場所の極性と同じになる。場所が続出されると、信号
ＩＮＶが再び発生し、バッフ７７２はこれに応じてデー
タを最初バッファ７４により信号ＤＩとして受取った最
初の状態に逆転する。信号ＤＯは次に格納用に最初受取
られたと同じ読取り用の論理状態として発生される。し
たがってユーザが見るビットマツプは不変である。特定
の論理状態がマツプされる通常アレイの一つのビット線
対に置換わる冗長ビット線対のアドレスの論理状態を比
較的高い電圧であるとして書込む場合、置換えビット線
対がそれが置換わるビット線対のものと反対の真・補力
向性のものであっても、比較的高い電圧が置換えビット
線対に書込まれることになる。したがってビット・スト
レス試験は冗長性が冗長コラムの使用時に柔軟性を失う
ことなく実現されていたとしても完全に実施することが
できる。
第３図に示すのはバッフ７７４の一部であるバッファ８
５である。バッファ８５は論理的に低い信号ＩＮＶに応
じてバッファ７４の論理的状態反転を行う。バッファ８
５はクロック付きインバータを用いて二つの径路の一つ
を選択する。一つのクロック付きインバータはイネーブ
ルになるが他はハイインピーダンスになる。どのクロッ
ク付きインバータがハイインピーダンスになっているか
により、入力と出力との間に一つまたは二つの反転があ
る。
５である。バッファ８５は論理的に低い信号ＩＮＶに応
じてバッファ７４の論理的状態反転を行う。バッファ８
５はクロック付きインバータを用いて二つの径路の一つ
を選択する。一つのクロック付きインバータはイネーブ
ルになるが他はハイインピーダンスになる。どのクロッ
ク付きインバータがハイインピーダンスになっているか
により、入力と出力との間に一つまたは二つの反転があ
る。
第４図に示すのはバッファ７２の一部であるバッファ８
６である。バッフ７８６は低信号ＩＮＶに応じてバッフ
７７２の論理状態を反転する。バッファ８６は真および
補の入力を取り、信号ＩＮ■に応じて送信ゲートを用い
てそれらを選択的に方向づける。
６である。バッフ７８６は低信号ＩＮＶに応じてバッフ
７７２の論理状態を反転する。バッファ８６は真および
補の入力を取り、信号ＩＮ■に応じて送信ゲートを用い
てそれらを選択的に方向づける。
このように、当業者には開示した発明を種々な方法で修
正することができ、上に特別に示し説明したちの以外の
多数の実施例を仮定することができることが明らかであ
ろう。したがって、特許請求の範囲により本発明の真の
精神および範囲に入る本発明のあらゆる修正が包含され
る。
正することができ、上に特別に示し説明したちの以外の
多数の実施例を仮定することができることが明らかであ
ろう。したがって、特許請求の範囲により本発明の真の
精神および範囲に入る本発明のあらゆる修正が包含され
る。
第１図は従来のＤＲＡＭの一部の回路図である。
第２図は本発明の好ましい実施例によるＤＲＡＭのブロ
ック図である。 第３図は第２図のメモリのバッファ７４の部分の例示回
路図である。 第４図は第２図のメモリのバッフ７７２の部分の例示論
理回路図である。 １０・・・アレイ、１１，１２，１３・・・ビット線対
、１４．１７，１８・・・真ビット線、１５，１６゜１
９・・・補ビット線、２１〜２４・・・ワード線対、２
６〜３７・・・記憶セル、８５．８６・・・バッファ。
ック図である。 第３図は第２図のメモリのバッファ７４の部分の例示回
路図である。 第４図は第２図のメモリのバッフ７７２の部分の例示論
理回路図である。 １０・・・アレイ、１１，１２，１３・・・ビット線対
、１４．１７，１８・・・真ビット線、１５，１６゜１
９・・・補ビット線、２１〜２４・・・ワード線対、２
６〜３７・・・記憶セル、８５．８６・・・バッファ。
Claims (1)
- 【特許請求の範囲】 １、読出しモードおよび書込みモードを有するメモリで
あつて； ワード線とビット線との交点に設置されたメモリセルの
通常アレイであり、 ビット線は各々が第１および第２の真／補方向性の一つ
ずつを有する複数のビット線対をなして配置されており
、各ビット線対はアドレスを備えていることおよび第１
および第２の論理状態の各々を表す極性の電圧差を発生
することを特徴としている、メモリセルの通常アレイ； 複数のアドレス信号に応じて複数のビット線対から選択
した１のビット線対をデータ線対に選択的に結合するデ
コーダ手段であり、アドレス信号の特定の組合せが特定
のビット線対のアドレスをなし、選択したビット線対と
それが結合されるデータ線対とが共に同じ論理状態を表
わす同じ極性の電圧差を有する、ところのデコーダ手段
；第１の真／補方向性を有する冗長ビット線対を備え、
複数のビット線対のうち不良ビット線対を代替する冗長
カラム； 前記不良ビット線対のアドレスに応じて冗長ビット線対
をデータ線対に結合する冗長デコーダ手段； 前記不良ビット線対が冗長ビット線対のものとは異なる
真／補方向性を有する場合に反転信号を発生する検出手
段； メモリが読出しモードにあり且つ検出手段が反転信号を
発生していないときデータ線対に存在するものと同じ論
理状態の出力信号を発生し、メモリが読出しモードにあ
り且つ検出手段が反転信号を発生しているときデータ線
対に存在するものと反対の論理状態の出力信号を発生す
る出力手段；ならびに メモリが書込みモードにあり且つ検出手段が反転信号を
発生していないとき入力信号の論理状態を表わす電圧差
をデータ線対上に発生し、メモリが書込みモードにあり
且つ検出手段が反転信号を発生しているとき入力信号の
論理状態とは反対の論理状態を表わす電圧差をデータ線
対上に発生する入力手段； を備えていることを特徴とするメモリ。 ２、第１および第２の真／補方向性の一つずつを有する
ビット線対のアレイを備えることを特徴とするＤＲＡＭ
であり、各ビット線対が特定のビット線対を選択するた
めのアドレスを有し、特定のアドレスにより選択された
ビット線対とデータ線対との間でデータを転送するもの
であって：データ線対に結合され、書込みモード中に外
部入力データをデータ線対上に書込み、読出しモード中
にデータ線対から外部出力データを発生する入出力手段
； 第１の真／補方向性を有する冗長性ビット線対冗長性ビ
ット線対に結合し、ビット線対のアレイ中の不良ビット
線対を冗長性ビット線対で置き換える冗長手段；ならび
に 前記入出力手段に結合し、アドレスが不良ビット線対を
示し且つ該不良ビット線対が第２の真／補方向性のもの
である場合に書込みモード中データ線対に書込まれる外
部入力データを反転し且つ読出しモード中データ線対か
ら発生する外部出力データを反転する反転手段； を備えていることを特徴とするＤＲＡＭ。 ３、第１および第２の真／補方向性の一つずつを有する
ビット線対のアレイを備え、各ビット線対が特定のビッ
ト線対を選択するためのアドレスを有し、特定のアドレ
スにより選択されたビット線対とデータ線対との間でデ
ータを転送し、書込みモード中に外部入力データをデー
タ線対上に書込み、読出しモード中にデータ線対から外
部出力データを発生する入出力回路を備えるＤＲＡＭに
おいて、冗長性を実現する方法であつて： 前記ビット線対のアレイのうち不良ビット線対を冗長ビ
ット線対で置換える段階；ならびにアドレスが不良ビッ
ト線対を示し且つ該不良ビット線対が第２の真／補方向
性のものである場合に書込みモード中データ線対に書込
まれる外部入力データを反転し且つ読出しモード中デー
タ線対から出力される外部出力データを反転する段階；
から成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US172,514 | 1988-03-24 | ||
| US07/172,514 US4866676A (en) | 1988-03-24 | 1988-03-24 | Testing arrangement for a DRAM with redundancy |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210600A true JPH0210600A (ja) | 1990-01-16 |
| JP2782764B2 JP2782764B2 (ja) | 1998-08-06 |
Family
ID=22628028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059866A Expired - Lifetime JP2782764B2 (ja) | 1988-03-24 | 1989-03-14 | 冗長性を有するメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4866676A (ja) |
| EP (1) | EP0335125B1 (ja) |
| JP (1) | JP2782764B2 (ja) |
| KR (1) | KR890015132A (ja) |
| DE (1) | DE68923571T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04216399A (ja) * | 1990-12-18 | 1992-08-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426607A (en) * | 1988-04-27 | 1995-06-20 | Sharp Kabushiki Kaisha | Redundant circuit for memory having redundant block operatively connected to special one of normal blocks |
| US5208778A (en) * | 1988-11-16 | 1993-05-04 | Mitsubishi Denki Kabushiki Kaisha | Dynamic-type semiconductor memory device operable in test mode and method of testing functions thereof |
| US5136543A (en) * | 1989-05-12 | 1992-08-04 | Mitsubishi Denki Kabushiki Kaisha | Data descrambling in semiconductor memory device |
| JPH03162800A (ja) * | 1989-08-29 | 1991-07-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JP2915945B2 (ja) * | 1990-01-12 | 1999-07-05 | 株式会社アドバンテスト | メモリ試験装置 |
| JP2982920B2 (ja) * | 1990-07-10 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| KR960007478B1 (ko) * | 1990-12-27 | 1996-06-03 | 가부시키가이샤 도시바 | 반도체장치 및 반도체장치의 제조방법 |
| KR940008211B1 (ko) * | 1991-08-21 | 1994-09-08 | 삼성전자 주식회사 | 반도체메모리장치의 리던던트 셀 어레이 배열방법 |
| US5343429A (en) * | 1991-12-06 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein |
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| US6058052A (en) * | 1997-08-21 | 2000-05-02 | Cypress Semiconductor Corp. | Redundancy scheme providing improvements in redundant circuit access time and integrated circuit layout area |
| KR100252053B1 (ko) | 1997-12-04 | 2000-05-01 | 윤종용 | 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법 |
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| US5896331A (en) * | 1997-12-23 | 1999-04-20 | Lsi Logic Corporation | Reprogrammable addressing process for embedded DRAM |
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| US5999440A (en) * | 1998-03-30 | 1999-12-07 | Lsi Logic Corporation | Embedded DRAM with noise-protecting substrate isolation well |
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| US5978304A (en) * | 1998-06-30 | 1999-11-02 | Lsi Logic Corporation | Hierarchical, adaptable-configuration dynamic random access memory |
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| US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
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| US4757474A (en) * | 1986-01-28 | 1988-07-12 | Fujitsu Limited | Semiconductor memory device having redundancy circuit portion |
-
1988
- 1988-03-24 US US07/172,514 patent/US4866676A/en not_active Expired - Lifetime
-
1989
- 1989-03-02 EP EP89103654A patent/EP0335125B1/en not_active Expired - Lifetime
- 1989-03-02 DE DE68923571T patent/DE68923571T2/de not_active Expired - Fee Related
- 1989-03-14 JP JP1059866A patent/JP2782764B2/ja not_active Expired - Lifetime
- 1989-03-21 KR KR1019890003487A patent/KR890015132A/ko not_active Application Discontinuation
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| JPH04216399A (ja) * | 1990-12-18 | 1992-08-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0335125A3 (en) | 1991-06-19 |
| JP2782764B2 (ja) | 1998-08-06 |
| EP0335125A2 (en) | 1989-10-04 |
| KR890015132A (ko) | 1989-10-28 |
| DE68923571D1 (de) | 1995-08-31 |
| EP0335125B1 (en) | 1995-07-26 |
| DE68923571T2 (de) | 1996-04-11 |
| US4866676A (en) | 1989-09-12 |
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