DE68923571T2

DE68923571T2 - Dynamischer RAM-Speicher mit Redundanz und verbesserter Prüfbarkeit.

Info

Publication number: DE68923571T2
Application number: DE68923571T
Authority: DE
Inventors: Richard D Crisp; George P Hoekstra; George Greg Watkins
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1988-03-24
Filing date: 1989-03-02
Publication date: 1996-04-11
Anticipated expiration: 2009-03-03
Also published as: EP0335125B1; US4866676A; DE68923571D1; EP0335125A2; JPH0210600A; EP0335125A3; JP2782764B2; KR890015132A

Description

Erfindungsgebiet

Die vorliegende Erfindung betrifft dynamische Direktzugriffsspeicher (DRAMs) und im besonderen DRAMs mit Redundanz.

Hintergrund der Erfindung

DRAMs werden von manchen Anwendern einer Qualifikationsprüfung unterzogen. Eine Aufgabe der Prüfung ist, die Zuverlässigkeit der DRAMs des Lieferanten zu bewerten. Diese Prüfungen umfassen Verfahren, die das Auftreten eines Fehlers, der aus irgendeinem Defekt hervorgeht, zu beschleunigen. Eine dieser Prüfungen ist der Bitstreßtest. Der Bitstreßtest wird durchgeführt, indem ein Datenmuster in das DRAM geschrieben wird, was zur Folge hat, daß die gleiche Ladungspolarität in jeder Zelle gespeichert wird, während die Versorgungsspannung bedeutend über die normale Betriebsspannung hinaus erhöht wird, aber nicht so weit, daß ein gutes Bauteil beschädigt wird. Das Schreiben aller Zellen auf die gleiche Spannungspolarität ist nicht ganz so einfach wie es erscheinen könnte. In typischen DRAMs ist eine einzelne Zelle mit einer Bitleitung verbunden, aber wenn auf diese Zelle zugegriffen wird, wird die Bitleitung, mit der sie verbunden ist, mit einer anderen Bitleitung verglichen, die als ihr Gegenstück betrachtet wird. Bei einer gefalteten Bitleitungsarchitektur grenzen zwei Bitleitungen, die ein Paar bilden, aneinander. Jedes Bitleitungspaar besteht aus einer wahren Bitleitung und einer komplementären Bitleitung. Die wahre Bitleitung wird als ein logisches Hoch betrachtet, wenn sie eine verhältnismäßig hohe Spannung aufweist, und als ein logisches Tief, wenn sie eine verhältnismäßig niedrige Spannung aufweist. Für die komplementären Bitleitungen gilt genau das Gegenteil. Eine verhältnismäßig hohe Spannung auf einer komplementären Bitleitung stellt ein logisches Tief dar, und eine relativ niedrige Spannung stellt ein logisches Hoch dar.
Um sicherzustellen, daß alle Zellen auf die gleiche Spannungspolarität geschrieben werden, werden die mit den wahren Bitleitungen verbundenen Zellen auf den entgegensetzten logischen Zustand der mit den komplementären Bitleitungen verbundenen Zellen geschrieben. Um diesen Test durchzuführen, muß man wissen, welche Adressen wahre Bitleitungen auswählen und welche Adressen komplementäre Bitleitungen auswählen. Diese Information ist in dem enthalten, was allgemein als die "Bit-Map" der Speicheranordnung bekannt ist. Der Lieferant liefert dann dem Anwender die Bit-Map, die der Lieferant routinemäßig zur Verfügung stellt. Anwender, die den Bitstreßtest durchzuführen wünschen, können dann wirkungsvoll so verfahren.
Es besteht ein weiteres Problem, das nicht angemessen gelöst worden ist, was Redundanz anbelangt. Bei einer Anordnung, die gefaltete Bitleitungen benutzt, hat es sich im Hinblick auf die Layout-Dichte als vorteilhaft erwiesen, die Wahr-Komplement-Folge abwechseln zu lassen. Z.B. ist das erste Bitleitungspaar Wahr dann Komplement angeordnet. Das nächste Bitleitungspaar ist Komplement dann Wahr angeordnet. Dies hat zur Folge, daß jede Bitleitung eine angrenzende Bitleitung des gleichen Typs besitzt. Jede Bitleitung grenzt an zwei Bitleitungen an. Eine der angrenzenden Bitleitungen ist ihr Gegenstück und ist vom entgegengesetzten Typ. Die andere angrenzende Bitleitung gehört zu einem anderen Paar und ist vom gleichen Typ. Verwendet man "C", um komplementär zu bezeichnen und "T", um wahr zu bezeichnen, ist die Reihenfolge von angrenzenden Bitleitungen CTTCCTTCCTTC... bis die normale Anordnung vollständig ist. Nachdem die normale Anordnung vollständig ist, sind redundante Spalten vorhanden, die aus Bitleitungspaaren bestehen. Zur optimalen Wirksamkeit der Redundanz ist es erwünscht, eine beliebige defekte Spalte durch irgendeine redundante Spalte ersetzen zu können. Dies bringt ein Problem hervor, um in der lage zu sein, sowohl einen geeigneten Bitstreßtest sicherzustellen als auch einen optimalen Nutzen der Spaltenredundanz beizubehalten.
Dieses Problem wird mit Verweis auf Fig. 1 beschrieben, die ein Teil einer DRAM-Anordnung 10 ist und zwei Bitleitungspaare 11 und 12 und ein redundantes Bitleitungspaar 13 zeigt. Das Bitleitungspaar 11 besitzt eine wahre Bitleitung 14 und eine komplementäre Bitleitung 15. Das Bitleitungspaar 12 besitzt eine komplementäre Bitleitung 16, die an die komplementäre Bitleitung 15 angrenzt, und eine wahre Bitleitung 17. Das Bitleitungspaar 13 besitzt eine wahre Bitleitung 18 und eine komplementäre Bitleitung 19. Die Anordnung 10 umfaßt angrenzende Wortleitungen 21, 22, 23 und 24, die die Bitleitungspaare 11-13 kreuzen, und die Speicherzellen 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36 und 37, die sich an den Kreuzungen davon befinden. Die Speicherzelle 26 besitzt einen Freigabeeingang, der mit der Wortleitung 22 verbunden ist, und einen Eingang/Ausgang (I/O), die mit der wahren Bitleitung 14 verbunden ist. Die Speicherzelle 27 besitzt einen Freigabeeingang, der mit der wahren Bitleitung 14 verbunden ist, und einen I/O, der mit der Wortleitung 24 verbunden ist. Die Speicherzelle 28 besitzt einen Freigabeeingang, der mit der Wortleitung 21 verbunden ist, und einen I/O, der mit der komplementären Bitleitung 15 verbunden ist. Die Speicherzelle 29 besitzt einen Freigabeeingang, der mit der Wortleitung 23 verbunden ist, und einen I/O, der mit der Bitleitung 15 verbunden ist. Die Speicherzelle 30 besitzt einen Freigabeeingang, der mit der Wortleitung 22 verbunden ist, und einen I/O, der mit der komplementären Bitleitung 16 verbunden ist. Die Speicherzelle 31 besitzt einen Freigabeeingang, der mit der Wortleitung 24 verbunden ist, und einen I/O, der mit der Bitleitung 16 verbunden ist. Die Speicherzelle 32 besitzt einen Freigabeeingang, der mit der Wortleitung 21 verbunden ist, und einen I/O, der mit der wahren Bitleitung 17 verbunden ist, und einen I/O. Die Speicherzelle 33 besitzt einen Freigbabeeingang, der mit der Wortleitung 23 verbunden ist, und einen I/O, der mit der Bitleitung 17 verbunden ist. Die Speicherzelle 34 besitzt einen Freigbabeeingang, der mit der Wortleitung 22 verbunden ist, und einen I/O, der mit der wahren Bitleitung 18 verbunden ist. Die Speicherzelle 35 besitzt einen Freigabeeingang, der mit der Wortleitung 24 verbunden ist, und einen I/O, der mit der Bitleitung 18 verbunden ist. Die Speicherzelle 36 besitzt einen Freigabeeingang, der mit der Wortleitung 21 verbunden ist, und einen I/O, der mit der komplementären Bitleitung 19 verbunden ist. Die Speicherzelle 37 besitzt einen Freigabeeingang, der mit der Wortleitung 24 verbunden ist, und einen I/O, der mit der Bitleitung 19 verbunden ist. Die Anordnung 10 enthält einen Leseverstärker 41, der mit dem Bitleitungspaar 11 verbunden ist, einen Leseverstärker 42, der mit dem Bitleitungspaar 12 verbunden ist, und eine Leseverstärker 43, der mit dem Bitleitungspaar 13 verbunden ist. Die Anordnung 10 besitzt die Kopplungstransistoren 45, 46, 47, 48, 49 und 50, um die Bitleitungspaare 11-13 an das Datenleitungspaar 51 zu koppeln. Das Datenleitungspaar 51 besitzt eine wahre Datenleitung 52 und eine komplementäre Datenleitung 53. Die Transistoren 45, 48 und 49 verbinden die wahre Datenleitung 52 selektiv mit den wahren Bitleitungen 14, 17 bzw. 18. Die Transistoren 46, 47 und 50 verbinden die komplementäre Datenleitung 53 selektiv mit den komplementären Bitleitungen 15, 16 bzw. 19. Jede Bitleitung, die selektiv mit der wahren Datenleitung 52 verbunden ist, ist eine wahre Bitleitung, während jede Bitleitung, die selektiv mit der komplementären Datenleitung 53 verbunden ist, eine komplementäre Bitleitung ist.
Die Implementierung der Redundanz in der Anordnung 10, die das Bitleitungspaar 13 benutzt, um entweder das Bitleitungspaar 11 oder 12 zu erstzen, bringt ein Problem in bezug auf den Bitstreßtest hervor. Das Ersetzen des Bitleitungspaares 11 durch das Bitleitungspaar 13 ist kein Problem. Wenn z.B. die Wortleitung 22 freigegeben wird, dann werden die Speicherzellen 26 und 34, die beide mit einer wahren Bitleitung verbunden sind, freigegeben. Die Adresse, die die ersetzte wahre Bitleitung 14 auswählt, wählt daher auch eine wahre Bitleitung in dem redundanten Bitleitungspaar aus. Ähnlich werden, wenn die Bitleitung 23 freigegeben wird, die Speicherzellen 29 und 37, die mit komplementären Bitleitungen verbunden sind, freigegeben. Die Adresse, die die ersetzte komplementäre Bitleitung 15 auswählt, wählt daher eine komplementäre Bitleitung in dem redundanten Bitleitungspaar aus. Das Bitleitungspaar 13 kann daher das Bitleitungspaar 11 ersetzen, ohne den Bitstreßtest nachteilig zu beeinflussen.
Andererseits besteht ein Problem, wenn das Bitleitungspaar 13 das Bitleitungspaar 12 ersetzt. Wenn die Wortleitung 22 freigegeben wird, dann werden die Speicherzellen 30 und 34 freigegeben. Die Speicherzelle 30 ist mit der komplementären Bitleitung 16 verbunden, während die Speicherzelle 34 mit der wahren Bitleitung, Bitleitung 18, verbunden ist. Für die Adresse, die die Zelle 30 auswählt, wird daher die Wortleitung 22 freigegeben und würde normalerweise zur Folge haben, daß der I/O der Zelle mit der komplementären Datenleitung 53 verbunden wird, aber mit dem Bitleitungspaar 13, das das Bitleitungspaar 12 ersetzt, wird die Speicherzelle 34 ausgewählt, so daß der I/O der Speicherzelle mit der wahren Datenleitung 52 verbunden wird. Dies bedeutet, dar die Adresse, die normalerweise eine verhältnismäßig hohe Spannung besitzt, um ein logisches Tief darzustellen, nun eine verhältnismäßig niedrige Spannung besitzt, um ein logisches Tief darzustellen. Für die allgemeine Anwendung ist dies kein Problem, aber es betrifft den Bitstreßtest. Obwohl es möglich ist, für jedes Bauteil Aufzeichnungen hinsichtlich der Art von irgendwelchen Änderungen in seiner Bit-Map, die aus der Implementierung irgendwelcher redundanten Spalten resultieren, zu führen, wäre eine solche Lösung sowohl für den Lieferanten als auch den Anwender sehr beschwerlich. In der Vergangenheit hat die Lösung darin bestanden, entweder den Ersatz von defekten Bitleitungspaaren durch solche der gleichen Ausrichtung zu zwingen oder einfach keinen vollkommen wirksamen Bitstreßtest für Bauteile bereitzustellen, bei denen Redundanz implementiert worden ist.
Die Europäische Patentanmeldung Nr. EP-A-0110636 offenbart ein Faltbitleitungs-DRAM mit Redundanz.

Zusammenfassung der Erfindung

Eine Aufgabe der Erfindung besteht darin, einen verbesserten Speicher mit Redundanz zur Verfügung zu stellen.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, einen Speicher zur Verfügung zu stellen, der Redundanz mit verbesserter Prüfbarkeit besitzt.
Noch eine andere Aufgabe der Erfindung besteht darin, einen Speicher mit verbesserter Redundanz zur Verfügung zu stellen.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Speicher mit einem Lesemodus und einem Schreibmodus zur Verfügung gestellt, der umfaßt:
eine normale Anordnung von Speicherzellen, die sich an Schnittpunkten von Wortleitungen und Bitleitungen befinden, wobei die Bitleitungen in einer Vielzahl von Bitleitungspaaren angeordnet sind, die je eine erste oder zweite Wahr/Komplement-Orientierung besitzen, wobei für jedes Bitleitungspaar charakteristisch ist, daß es eine Adresse besitzt und eine Spannungsdifferenz einer Polarität hervorbringt, die einen ersten oder zweiten logischen Zustand darstellt;
eine Decodiereinrichtung, die ein ausgewähltes Bitleitungspaar aus der Vielzahl von Bitleitungspaaren als Reaktion auf eine Vielzahl von Adressensignalen mit einem Datenleitungspaar selektiv verbindet, wobei eine einzelne Kombination von Adressensignalen die Adresse eines einzelnen Bitleitungspaares ist, wodurch das ausgewählte Bitleitungspaar und das Datenleitungspaar, mit dem das ausgewählte Bitleitungspaar verbunden ist, sowohl eine Spannungsdifferenz der gleichen Polarität besitzen als auch den gleichen logischen Zustand darstellen;
eine redundante Spalte mit einem redundanten Bitleitungspaar der ersten Wahr/Komplement-Orientierung, um ein defektes Bitleitungspaar der Vielzahl von Bitleitungspaaren zu ersetzen;
eine redundante Decodiereinrichtung, die das redundante Bitleitungspaar als Reaktion auf die Adresse des defekten Bitleitungspaares mit dem Datenleitungspaar verbindet;
wobei der Speicher gekennzeichnet ist durch:
eine Erfassungseinrichtung, die ein Umkehrsignal erzeugt, wenn das defekte Bitleitungspaar eine andere Wahr/Komplement-Orientierung als die des redundanten Bitleitungspaares besitzt;
eine Ausgabeeinrichtung, die ein Ausgangssignal bei dem logischen Zustand liefert, der der gleiche ist wie der, der auf dem Datenleitungspaar vorhanden ist, wenn sich der Speicher in dem Lesemodus befindet und die Erfassungseinrichtung kein Umkehrsignal erzeugt hat, und die das Ausgangssignal bei dem logischen Zustand liefert, der entgegengesetzt zu dem ist, der auf dem Datenleitungspaar vorhanden ist, wenn sich der Speicher in dem Lesemodus befindet und die Erfassungseinrichtung das Umkehrsignal erzeugt hat, und
eine Eingabeeinrichtung, die die Spannungsdifferenz an das Datenleitungspaar anlegt, das den logischen Zustand eines Eingangssignals darstellt, wenn sich der Speicher in dem Schreibmodus befindet und die Erfassungseinrichtung kein Umkehrsignal erzeugt hat, und die die Spannungsdifferenz an das Datenleitungspaar anlegt, das den dem logischen Zustand des Eingangssignal entgegengesetzten Zustand darstellt, wenn sich der Speicher in dem Schreibmodus befindet und die Erfassungseinrichtung das Umkehrsignal erzeugt hat.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Verfügung gestellt, um Redundanz in einem DRAM mit einer Anordnung von Bitleitungspaaren zu implementieren, für die charakteristisch ist, daß sie eine von einer ersten oder einer zweiten Wahr/Komplement-Orientierung besitzen, wobei jedes Bitleitungspaar eine Adresse besitzt, die das einzelne Bitleitungspaar mit der Adresse auswählt, worin Daten zwischen der durch die einzelne Adresse ausgewählten Bitleitung und einem Datenleitungspaar übertragen werden, mit einer Eingabe/Ausgabe-Schaltung, um externe Eingangsdaten auf das Datenleitungspaar in einem Schreibmodus zu schreiben und externe Ausgangsdaten von dem Datenleitungspaar in einem Lesemodus bereitzustellen, und mit einem redundanten Bitleitungspaar der ersten Wahr/Komplement-Orientierung, wobei das Verfahren den Schritt umfaßt:
Ersetzen eines defekten aus der Anordnung von Bitleitungspaaren durch das redundante Bitleitungspaar.
und gekennzeichnet ist durch den Schritt,
Umkehren der auf das Datenleitungspaar in dem Schreibmodus geschriebenen externen Daten und Umkehren der von dem Datenleitungspaar in dem Lesenmodus ausgegebenen externen Daten, wenn die Adresse für das defekte Bitleitungspaar ist und das defekte Bitleitungspaar die zweite Wahr/Komplement-Orientierung besitzt.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein Schaltbild eines Teils eines DRAM des Standes der Technik;
Fig. 2 ist ein Blockschaltbild eines DRAM gemäß einer bevorzugten Ausführung der Erfindung;
Fig. 3 ist ein Schaltbild eines ersten Teils des Speichers von Fig. 2, und
Fig. 4 ist ein Schaltbild eines zweiten Teils des Speichers von Fig. 2.

Beschreibung der Erfindung

Fig. 2 zeigt ein DRAM 55, das aus einem redundanten Decodierer 57, einem redundanten Decodierer 58, einer normalen Anordnung 61, einer normalen Anordnung 62, den redundanten Spalten 63, den redundanten Spalten 64, einem Spaltendecodierer 66, einem Spaltendecodierer 67, einem Redundanzdetektor 68, einem Ungerade/Gerade-Detektor 69, einem Datenleitungsdecodierer 71, einem Ausgangspuffer 72, einem Ausgangstreiber 73, einem Eingangspuffer 74, einem Decodierer/Treiber 76 und den Datenleitungspaaren 77 besteht. Die normalen Anordnungen 61 und 62 umfassen Speicherzellen, die mit Wortleitungen, Bitleitungen und Leseverstärkern, wie z.B. den in Fig. 1 gezeigten, verbunden sind. Die Datenleitungspaare 77 umfassen die Datenleitungspaare 78, 79, 80 und 81. Im normalen Betrieb verbindet der Decodierer 66 als Reaktion auf die Adressensignale CA0-CA8 aus der Anordnung 61 selektiv ein Bitleitungspaar mit dem Datenleitungspaar 78 und ein Bitleitungspaar mit dem Datenleitungspaar 79. Ähnlich verbindet der Decodierer 67 als Reaktion auf die Adressensignale CA0-CA8 aus der Anordnung 62 selektiv ein Bitleitungspaar mit dem Datenleitungspaar 80 und ein Bitleitungspaar mit dem Datenleitungspaar 81. Eine einzelne Kombination von Adressensignalen ist die Adresse eines einzelnen Bitleitungspaares. Die Spaltendecodierer 66 und 67 werden, wie bei DRAMs mit Spaltendecodierung zwischen den Anordnungen üblich, von vielen Bauteilen gemeinsam benutzt. Wenn für die Anordnung 61 Spaltenredundanz implementiert wird, wird ein Paar von Ersatzbitleitungen von den redundanten Spalten 63 mit dem Datenleitungspaar der Datenleitungspaare 77 verbunden, mit dem das ersetzte Bitleitungspaar als Reaktion auf die Adresse des ersetzten Bitleitungspaares verbunden worden wäre. Das Ersatzbitleitungspaar wird über den redundanten Decodierer 57 mit dem passenden Datenleitungspaar der Datenleitungspaare 77 verbunden. Der redundante Decodierer 57 ist, wie es bei einem redundanten Decodierer üblich ist, programmierbar, um auf die einzelne logische Kombination anzusprechen, die die Adresse des ersetzten Bitleitungspaares umfaßt. Wie es ebenfalls bei einem Decodierer für einen Speicher mit Redundanz üblich ist, wird der Spaltendecodierer 66 daran gehindert, das ersetzte Bitleitungspaar mit einem Datenleitungspaar zu verbinden, wenn die Adresse des ersetzten Bitleitungspaares empfangen wird.
Für den Lesemodus verbindet der Decodierer 71 als Reaktion auf die Adressensignale RA9 und CA9 die auf einem ausgewählten der Datenleitungspaare 77 vorhandenen Daten mit dem Puffer 72. Der Puffer 72 puffert die empfangenen Daten und gibt sie an den Treiber 73 aus, der die Daten als Datenausgangssignal DO ausgibt. Im Schreibmodus empfängt der Puffer 74 die zu schreibenden Daten als Dateneingangssignal DI. Der Puffer 74 gibt die Daten an den Decodierer/Treiber 76 aus, der als Reaktion auf die Adressensignale CA9 und RA9 eine der Datenleitungen 77 selektiv treibt. Der Redundanzdetektor 68 ermittelt, ob die empfangene Adresse einem Bitleitungspaar gilt, das durch eine redundante Spalte ersetzt wurde. Wenn der logische Zustand der Adressensignale CA0-CA9 und RA9 für ein Bitleitungspaar gilt, das ersetzt wurde, gibt der Redundanzdetektor 68 ein Redundanzermittlungssignal RD mit einem logischen Hoch aus. Bei einem Speicher ist es üblich, zu ermitteln, ob eine Adresse einer redundanten Spalte gilt. Der Ungerade/Gerade-Detektor 69 ermittelt, ob das Ersatzbitleitungspaar ein Bitleitungspaar an einer ungeraden oder geraden Adressenstelle ersetzt, und gibt in bezug darauf ein Umkehrsignal INV an den Puffer 72 und den Puffer 74 aus. Die Bitleitungspaare mit einer geraden Adresse besitzen die gleiche Wahr/Komplement-Orientierung wie die Bitleitungspaare der redundanten Spalten. Die Bitleitungspaare, die sich an ungeraden Adressen befinden, besitzen die entgegengesetzte Wahr/Komplement-Orientierung zu der der Bitleitungspaare der redundanten Spalten. Das Adressensignal CA8 ist ein logisches Hoch für ungerade Adressen und ein logisches Tief für gerade Adressen. Das Signal INV wird daher mit einem logischen Hoch erzeugt, wenn die Signale CA8 und RD beide ein logisches Hoch aufweisen.
Wenn das Bitleitungspaar, das ersetzt wird, sich bei einer ungeraden Adresse befindet, werden die Bitleitungen des redudanten Ersatzes die entgegengesetzte Wahr/Komplement-Orientierung gegenüber dem ersetzten Bitleitungspaar aufweisen. Der Puffer 74 wird dann durch das Signal INV angewiesen, die Daten umzukehren, so dar die in die Speicherstelle geschriebenen Daten die entgegengesetzte Polarität besitzen werden, mit der sie normalerweise geschrieben würden, hätten dann aber die gleiche Polarität der Stelle, die sie ersetzen. Wenn die Stelle gelesen wird, wird das Signal INV wiederum erzeugt, auf das der Puffer 72 durch Rückumkehrung der Daten in den ürsprünglich als Signal DI durch den Puffer 74 empfangenen Originalzustand anspricht. Das Signal DO wird dann für ein Lesen mit dem gleichen logischen Zustand bereitgestellt wie er ursprünglich zum Schreiben empfangen wurde. Aus der Sicht des Anwenders wird die Bit-Map daher nicht verändert. Das Schreiben eines logischen Zustandes in eine Adresse eines redundanten Bitleitungspaares, das ein Bitleitungspaar in einer der normalen Anordnungen ersetzt, in der der einzelne logische Zustand als eine verhältnismäßig hohe Spannung abgebildet ist, wird zur Folge haben, daß die verhältnismäßig hohe Spannung auch in das Ersatzbitleitungspaar geschrieben wird, auch wenn das Ersatzbitleitungspaar gegenüber dem Bitleitungspaar, das es ersetzt, die entgegengesetzte Wahr/Komplemet-Orientierung besitzt. Der Bitstreßtest kann daher auch dann, wenn Redundanz implementiert worden ist, vollständug durchgeführt werden, ohne irgendwelche Flexibilität in der Benutzung der redundanten Spalten zu verlieren.
Fig. 3 zeigt einen Puffer 85, der ein Teil des Puffers 74 ist. Der Puffer 85 führt als Reaktion auf das Signal INV, das ein logisches Hoch ist, die Umkehrung des logischen Zustandes für den Puffer 74 durch. Der Puffer 85 sieht die Auswahl von zwei Pfaden mit Hilfe getakteter Inverter vor. Ein getakteter Inverter wird freigegeben, während der andere gesperrt wird. Abhängig davon, welcher getaktete Inverter gesperrt ist, liegen zwischen dem Eingang und dem Ausgang entweder eine oder zwei Umkehrungen.
Fig. 4 zeigt einen Puffer 86, der ein Teil des Puffers 72 ist. Der Puffer 86 führt als Reaktion auf das Signal INV die Umkehrung des logischen Zustandes für den Puffer 72 durch. Der Puffer 86 nimmt wahre und komplementäre Eingänge an und steuert sie als Reaktion auf das Signal INV mit Hilfe von Übertragungsgattern.

Claims

1. Speicher (55) mit einem Lesemodus und einem Schreibmodus, der umfaßt:

eine normale Anordnung (61) von Speicherzellen, die sich an Schnittpunkten von Wortleitungen und Bitleitungen befinden, wobei die Bitleitungen in einer Vielzahl von Bitleitungspaaren angeordnet sind, die je eine erste oder zweite Wahr/Komplement-Orientierung besitzen, wo bei für jedes Bitleitungspaar charakteristisch ist, dar es eine Adresse besitzt und eine Spannungsdifferenz einer Polarität hervorbringt, die einen ersten oder zweiten logischen Zustand darstellt;

eine Decodiereinrichtung (66), die ein ausgewähltes Bitleitungspaar aus der Vielzahl von Bitleitungspaaren als Reaktion auf eine Vielzahl von Adressensignalen mit einem Datenleitungspaar selektiv verbindet, wobei eine einzelne Kombination von Adressensignalen die Adresse eines einzelnen Bitleitungspaares ist, wodurch das ausgewählte Bitleitungspaar und das Datenleitungspaar, mit dem das ausgewählte Bitleitungspaar verbunden ist, sowohl eine Spannungsdifferenz der gleichen Polarität besitzen als auch den gleichen logischen Zustand darstellen;

eine redundante Spalte (63) mit einem redundanten Bitleitungspaar der ersten Wahr/Komplement-Orientierung, um ein defektes Bitleitungspaar der Vielzahl von Bitleitungspaaren zu ersetzen;

eine redundante Decodiereinrichtung (57), die das redundante Bitleitungspaar als Reaktion die auf Adresse des defekten Bitleitungspaares mit dem Datenleitungspaar verbindet;

wobei der Speicher gekennzeichnet ist durch:

eine Erfassungseinrichtung (68, 69), die ein Umkehrsignal erzeugt, wenn das defekte Bitleitungspaar eine andere Wahr/Komplement-Orientierung als die des redundanten Bitleitungspaares besitzt;

eine Ausgabeeinrichtung (72, 73), die ein Ausgangssignal bei dem logischen Zustand liefert, der der gleiche ist wie der, der auf dem Datenleitungspaar vorhanden ist, wenn sich der Speicher in dem Lesemodus befindet und die Erfassungseinrichtung das Umkehrsignal nicht erzeugt hat, und die das Ausgangssignal bei dem logischen Zustand liefert, der entgegengesetzt zu dem ist, der auf dem Datenleitungspaar vorhanden ist, wenn sich der Speicher (55) in dem Lesemodus befindet und die Erfassungseinrichtung (68, 69) das Umkehrsignal erzeugt hat, und

eine Eingabeeinrichtung, die die Spannungsdifferenz an das den logischen Zustand eines Eingangssignals darstellende Datenleitungspaar anlegt, wenn sich der Speicher in dem Schreibmodus befindet und die Erfassungseinrichtung (68, 69) das Umkehrsignal nicht erzeugt hat, und die die Spannungsdifferenz an das den dem logischen Zustand des Eingangssignals entgegengesetzten logischen Zustand darstellende Leittungspaar anlegt, wenn sich der Speicher in dem Schreibmodus befindet und die Erfassungseinrichtung (68, 69) das Umkehrsignal erzeugt hat.

2. Speicher (55) nach Anspruch 1, bei dem für die Bitleitungspaare bei einer ungeraden Adresse charakteristisch ist, dar sie die erste Wahr/Komplement-Orientierung besitzen, und für die Bitleitungspaare bei einer geraden Adresse charakteristisch ist, dar sie die zweite Wahr/Komplement-Orientierung besitzen.

3. Speicher nach Anspruch 2, bei dem die Erfassungseinrichtung (68, 69) umfaßt:

eine Redundanz-Erfassungseinrichtung (68), die ein Redundanzsignal erzeugt, wenn die Vielzahl von Adressensignalen die Adresse des defekten Bitleitungspaares ist, und

eine Ungerade/Gerade-Detektoreinrichtung (69), die mit der Redundanz- Erfassungseinrichtung (68) verbunden ist, um das Umkehrsignal zu ergen, wenn die Redundanz-Erfassungseinrichtung (68) das Redundanzsignal erzeugt und die Adresse ungerade ist.

4. Verfahren, um Redundanz in einem DRAM (55) mit einer Anordnung von Bitleitungspaaren zu implementieren, für die charakteristisch ist, daß sie eine von einer ersten oder einer zweiten Wahr/Komplement-Orientierung besitzen, wobei jedes Bitleitungspaar eine Adresse besitzt, die das einzelne Bitleitungspaar mit der Adresse auswählt, worin Daten zwischen der durch die einzelne Adresse ausgewählten Bitleitung und einem Datenleitungspaar übertragen werden, mit einer Eingabe/Ausgabe-Schaltung (71, 72, 73, 74, 76), um externe Eingangsdaten auf das Datenleitungspaar in einem Schreibmodus zu schreiben und externe Ausgangsdaten von dem Datenleitungspaar in einem Lesemodus bereitzustellen, und mit einem redundanten Bitleitungspaar (13) der ersten Wahr/Komplement-Orientierung, wobei das Verfahren den Schritt umfaßt:

Ersetzen eines defekten aus der Anordnung von Bitleitungspaaren durch das redundante Bitleitungspaar (63),

und gekennzeichnet ist durch den Schritt,

Umkehren der auf das Datenleitungspaar in dem Schreibmodus geschriebenen externen Daten und Umkehren der von dem Datenleitungspaar in dem Lesenmodus ausgegebenen externen Daten, wenn die Adresse für das defekte Bitleitungspaar ist und das defekte Bitleitungspaar die zweite Wahr/Komplement-Orientierung besitzt.