JP2782764B2 - 冗長性を有するメモリ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はダイナミックランダムアクセスメモリ（DRA
M）に関するものであり、更に詳細には、冗長性を有す
るDRAMに関する。

（従来の技術） DRAMはユーザから品質認定試験を受けることがある。
試験の一つの機能は供給業者の信頼性を審査することで
ある。これらの試験には有る欠陥から生ずる故障の発生
を促進する技法が含まれている。これらの試験の一つは
ビット・ストレス試験である。ビット・ストレス試験
は、供給電圧を正常動作電圧よりかなり高いが良品装置
を破壊する程は大きくなく増大させながら各セルに格納
されている同じ充電極性を生ずるDRAMにデータ・パター
ンを書込むことにより行われる。すべてのセルを同じ電
圧極性に書込むことは言う程容易ではない。典型的なDR
AMにおいては、特定のセルは一つのビット線に接続され
ているがそのセルがアクセスされると、それが接続され
ているビット線はその対の片方と考えられる他のビット
線と比較される。２重ビット線構造では、対を形成して
いる二つのビット線は隣接している。ビット線の各対は
真のビット（真の方向性）と補ビット線（補の方向性）
とから構成されている。真ビット線は比較的高い電圧に
なっているときは論理的に高いと考えられ、比較的低い
電圧になっているときは論理的に低いと考えられる。補
ビット線に対してはこれと丁度逆が真である。補ビット
線にかかっている比較的高い電圧は論理的低を表わし、
比較的低い電圧は論理的高を表わす。

すべてのセルが確実に同じ電圧極性に書込まれるため
には、真のビット線に結合しているセルは補ビット線に
結合しているセルの反対の論理状態に書込まれる。この
試験を行うにはどのアドレスが真ビット線を選択し、ど
れが補ビット線を選択するかを知らなければならない。
この情報は普通メモリアレイの「ビットマップ」として
知られているものに含まれている。供給業者はユーザに
供給業者により日常的に利用可能にされるビットマップ
を供給する。ビット・ストレス試験を行いたいユーザは
それで効果的にこれを行うことができる。

冗長性に関して適格的には解決されていない別の問題
が存在する。２重ビット線を使用するアレイでは、配置
密度について、真補シーケンスを交互にさせることが有
利であることがわかっている。たとえば、第１のビット
線対は真に、次に補に配置される。次のビット線対は補
に、次に真に配置される。これにより各ビット線は同じ
形式のビット線が隣接することになる。各ビット線は二
つのビット線と隣接している。隣接しているビット線の
一つはその対の片方であって反対形式のものである。他
の隣接ビット線は他の対を形成しており、同じ形式のも
のである。補を示すのに「Ｃ」を用い、真を示すのに
「Ｔ」を用いれば、隣接するビット線の順序はCTTCCTTC
CTTC………で通常のアレイが完成するまで続く。通常の
アレイが完成すると、ビット線対から成る冗長コラムが
できる。冗長性の効率を最適にするには、冗長コラムで
不良コラムを置き換えることができるのが望ましい。こ
のことから適格ビット・ストレス試験を確実に行うこと
ができることとコラムの冗長性を最適に使用しつづける
ことができることとの両者に関して問題が発生する。

この問題を第１図を参照して説明する。第１図はDRAM
アレイの一部であって二つの隣接するビット線対11と1
2、および冗長ビット線対13を示している。ビット線対1
1は真のビット線14と補ビット線15とを備えている。ビ
ット線対12は補ビット線15に隣接する補ビット線16と真
ビット線17とを備えている。ビット線対13は真ビット線
18と補ビット線19とを備えている。アレイ10は隣接する
ワード線21、22、23、および24を備えており、これらは
ビット線対11〜13と交差しており、記憶セル26、27、2
8、29、30、31、32、33、34、35、36、37がその交点に
設置されている。記憶セル26はワード線22と結合したイ
ネーブル入力と、真ビット線14に結合した入出力（I/
O）とを備えている。記憶セル27はワード線24と結合し
たイネーブル入力と真ビット線14と結合したI/Oとを備
えている。記憶セル28はワード線21と結合したイネーブ
ル入力と補ビット線15と結合したI/Oとを備えている。
記憶セル29はワード線23と結合したイネーブル入力と、
ビット線15と結合したI/Oとを備えている。記憶セル30
はワード線22と結合したイネーブル入力と補ビット線16
と結合したI/Oとを備えている。記憶セル31はワード線2
4と結合したイネーブル入力とビット線16と結合したI/O
とを備えている。記憶セル32はワード線21と結合したイ
ネーブル入力と、真ビット線17と結合したI/Oと、I/Oと
を備えている。記憶セル33はワード線23と結合したイネ
ーブル入力と、ビット線17と結合したI/Oとを備えてい
る。記憶セル34はワード線22と結合したイネーブル入力
と、真ビット線18と結合したI/Oとを備えている。記憶
セル35はワード線24と結合したイネーブル入力とビット
線18と結合したI/Oとを備えている。記憶セル36はワー
ド線21と結合したイネーブル入力と補ビット線19と結合
したI/Oとを備えている。記憶セル37はワード線24と結
合したイネーブル入力とビット線19と結合したI/Oとを
備えている。アレイ10はビット線対11に結合したセンス
増幅器41、ビット線対12と結合したセンス増幅器42、お
よびビット線13と結合したセンス増幅器43を備えてい
る。アレイ10はビット線対11〜13をデータ線対51と結合
させる結合トランジスタ45、46、47、48、49、および50
を備えている。データ線対51は真のデータ線52と、補デ
ータ線53とを備えている。トランジスタ45、48、および
49は真データ線52をそれぞれ真ビット線14、17、および
18と選択的に結合させる。トランジスタ46、47、および
50は補データ線53をそれぞれ補ビット線15、16、および
19と選択的に結合させる。真のデータ線52と選択的に結
合されるビット線は真ビット線であるが、補ビット線53
と選択的に結合されるビット線は補ビット線である。

（発明が解決しようとする課題） ビット線対13を使用してアレイ10に冗長性を実現し、
ビット線対11または12を取換えることにするとビット・
ストレス試験に関して問題が発生する。ビット線対11を
ビット線13で置換えることは問題ない。たとえば、ワー
ド線22がイネーブル（使用可能）であれば、記憶セル26
と34とは、共に真ビット線と結合しているが、イネーブ
ルである。したがって置換えられた真のビット線14を選
択するアドレスは冗長ビット線対の真のビット線をも選
択する。同様に、ワード線23がイネーブルであれば、記
憶セル29と37は、補ビット線と結合しているが、イネー
ブルである。したがって、置換えられた補ビット線15を
選択するアドレスは冗長ビット線対の補ビット線を選択
する。このように、ビット線対13はビット・ストレス試
験に悪影響を及ぼさずにビット線対11に置換わることが
できる。

一方、ビット線対13がビット線対12に置換われば、問
題が生ずる。ワード線22がイネーブルであれば記憶セル
30と34とがイネーブルである。記憶セル30は補ビット線
16と結合しているが、記憶セル34は真のビット線18と結
合している。したがってセル30を選択するアドレスに対
しては、ワード線22はイネーブルで、セルのI/Oが補ビ
ット線53と結合することになるが、ビット線対12がビッ
ト線対13と置換わった状態では、記憶セル34が選択され
て記憶セル34のI/Oが真のデータ線52と結合されるよう
になる。このことは通常比較的高い電圧を有し論理的低
を表わすアドレスは今度は比較的低い電圧を有し論理的
低を表わすということを意味する。これは一般的用途に
対しては問題ではないが、ビット・ストレス試験に対し
ては問題である。冗長性コラムを実現することから生ず
るビットマップの変化の性格に関して各装置について記
録を取っておくことは可能であるが、このような方法は
供給業者とユーザとの双方にとって非常に煩わしいこと
である。従来の方法は不良ビット線対の同じ方向のもの
との置換えを制限するか、冗長性が実現されている装置
に対しては単に完全に効果的なビット・ストレス試験を
行わないことである。

本発明の目的は冗長性を有する改良されたメモリを提
供することである。

本発明の他の目的は改良された試験能力のある冗長性
を有するメモリを提供することである。

本発明の更に他の目的は改良された冗長性を有するメ
モリを提供することである。

（課題を解決するための手段） 上述のおよび他の目的は第１または第２の真／補方向
性の一つずつを備えていることを特徴とするビット線対
のアレイを備えたメモリにより達成される。各ビット線
対は更に特定のビット線対を選択するアドレスを備えて
いることを特徴としている。データは特定のアドレスに
より選択されたビット線対とデータ線対との間を転送さ
れる。外部入力データは書込みモードでデータ線対に書
込まれ、外部出力データは読出しモードでデータ線対か
ら出力される。メモリは冗長ビット線対、冗長性回路、
および入出力回路を備えている。冗長ビット線対は第１
の真／補方向性を有している。冗長性回路はビット線対
のアレイの不良ビット線対を冗長ビット線対で書換える
ためのものである。入出力回路はアドレスが不良ビット
線対を示し且つ該不良ビット線対が第２の真／補方向性
のものである場合に、書込みモードでデータ線対に書込
まれる外部入力データを反転し、読出しモードでデータ
線対から出力される外部出力データを反転するためのも
のである。

（実施例） 第２図に示すのは冗長デコーダ57、冗長デコーダ58、
通常アレイ61、通常アレイ62、冗長コラム63、冗長コラ
ム64、コラム・デコーダ66、コラム・デコーダ67、列デ
コーダ68、69、冗長性検出器88、および奇・隅検出器8
9、データ線デコーダ71、出力バッファ72、出力ドライ7
3、入力バッファ74、デコーダ／ドライバ76、およびデ
ータ線対77から成るDRAM55である。通常アレイ61および
62は第１図に示すもののような、ワード線、ビット線、
およびセンス増幅器に結合された記憶セルから構成され
ている。データ線対77はデータ線対78、79、80、および
81から構成されている。正常動作ではコラム・デコーダ
66は、アドレス信号CA0〜CA8に応じて、アレイ61から、
１対のビット線をデータ線対78に、一対のビット線をデ
ータ線対79に結合させる。同様に、コラム・デコーダ67
はアドレス信号CA0〜CA8に応じて、アレイ62から、１対
のビット線をデータ線対80に、１対のビット線をデータ
線対81に結合させる。アドレス信号の特定の組合せは特
定のビット線対のアドレスである。コラム・デコーダ66
および67は、アレイ間にコラム・デコーディングを有す
るDRAMの場合に普通であるが、多数の装置を分担してい
る。コラム冗長性がアレイ61に対して実施されれば、冗
長コラム63からの置換えビット線がデータ線対77のデー
タ線対に結合される。データ線対77には置換えられたビ
ット線対のアドレスに応じて置換えられたビット線対が
既に結合されている。置換えビット線対はデータ線対77
の適切なデータ線対に冗長デコーダ57を介して結合す
る。冗長デコーダ57は、冗長デコーダに対しては普通で
あるように、置換えられたビット線対のアドレスから成
るアドレス信号の特定の論理組合せに応ずるようにプロ
グラムすることができる。また冗長性を有するメモリの
デコーダに対しては普通であるように、コラム・デコー
ダ66は置換えらたビット線対のアドレスを受取ったとき
置換えられたビット線対がデータ線対と結合しないよう
にする。

読出しモードでは、デコーダ71はアドレス信号RA9お
よびCA9に応じてデータ線対77の所定の一つに存在する
データをバッファ72に結合させる。バッファ72は受取っ
たデータを緩衝し、これをドライバ73に出力する。ドラ
イバ73はデータをデータ出力信号DOとして出力する。書
込みモードでは、バッファ74は書込むべきデータをデー
タ入力信号DIとして受取る。バッファ74はデータをデコ
ーダ／ドライバ76に出力する。デコーダ／ドライバ76は
アドレス信号CA9およびRA9に応じてデータ線77の一つを
選択的に駆動する。冗長性検出器88は受取ったアドレス
が冗長コラムで置換えられているビット線対に対するも
のであるか検出する。アドレス信号CA0〜CA9およびRA9
の論理状態が置換えられているビット線対に対するもの
である場合には、冗長性検出器68は論理的に高い冗長性
検出信号RDを出力する。アドレスが冗長コラムを示して
いるかどうかを検出するのはメモリにとっては普通であ
る。奇・隅検出器69は置換えビット線対が奇数のアドレ
ス位置または偶数のアドレス位置でビット線対と置換わ
っているかを検出し、これに関して反転信号INVをバッ
ファ72およびバッファ74に出力する。偶数アドレスを有
するビット線対は冗長コラムのビット線対と同じ真／補
方向性を持っている。奇数アドレスに設置されているビ
ット線対は冗長コラムのビット線対のものとは反対の真
／補方向性を持っている。アドレス信号CA8は奇数アド
レスに対しては論理的に高であり偶数アドレスに対して
は論理的に低である。したがって信号INVは信号CA8とRD
とが共に論理的に高である場合に論理的高で発生され
る。

置換えられているビット線対が奇数アドレスにあれ
ば、冗長置換えはそのビット線を置換えられたビット線
対のものとは反対の真／補方向性にする。バッファ74は
低信号INVによりデータを反転するように仕向けられる
ので記憶場所に書込まれるデータの極性は通常書込まれ
るものとは反対になるが、次に、それが置換わっている
場所の極性と同じになる。場所が読出されると、信号IN
Vが再び発生し、バッファ72はこれに応じてデータを最
初バッファ74により信号DIとして受取った最初の状態に
逆転する。信号DOは次に格納用に最初受取られたと同じ
読取り用の論理状態として発生される。したがってユー
ザが見るビットマップは不変である。特定の論理状態が
マップされる通常アレイの一つのビット線対に置換わる
冗長ビット線対のアドレスの論理状態を比較的高い電圧
であるとして書込む場合、置換えビット線対がそれが置
換わるビット線対のものと反対の真・補方向性のもので
あっても、比較的高い電圧が置換えビット線対に書込ま
れることになる。したがってビット・ストレス試験は冗
長性が冗長コラムの使用時に柔軟性を失うことなく実現
されていたとしても完全に実施することができる。

第３図に示すのはバッファ74の一部であるバッファ85
である。バッファ85は論理的に高い信号INVに応じてバ
ッファ74の論理的状態反転を行う。バッファ85はクロッ
ク付きインバータを用いて二つの径路の一つを選択す
る。一つのクロック付きインバータはイネーブルになる
が他はハイインピーダンスになる。どのクロック付きイ
ンバータがハイインピーダンスになっているかにより、
入力と出力との間に一つまたは二つの反転がある。

第４図に示すのはバッファ72の一部であるバッファ86
である。バッファ86は高信号INVに応じてバッファ72の
論理状態を反転する。バッファ86は真および補の入力を
取り、信号INVに応じて送信ゲートを用いてそれらを選
択的に方向づける。

このように、当業者には開示した発明を種々な方法で
修正することができ、上に特別に示し説明したもの以外
の多数の実施例を仮定することができることが明らかで
あろう。したがって、特許請求の範囲により本発明の真
の精神および範囲に入る本発明のあらゆる修正が包含さ
れる。

【図面の簡単な説明】

第１図は従来のDRAMの一部の回路図である。 第２図は本発明の好ましい実施例によるDRAMのブロック
図である。 第３図は第２図のメモリのバッファ74の部分の例示回路
図である。 第４図は第２図のメモリのバッファ72の部分の例示論理
回路図である。 10……アレイ、11,12,13……ビット線対、14,17,18……
真ビット線、15,16,19……補ビット線、21〜24……ワー
ド線対、26〜37……記憶セル、85,86……バッファ。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】読出しモードおよび書込みモードを有する
   メモリであって： ワード線とビット線との交点に設置されたメモリセルの
   通常アレイであり、 ビット線は各々が第１および第２の真／補方向性の一つ
   ずつを有する複数のビット線対をなして配置されてお
   り、各ビット線対はアドレスを備えていることおよび第
   １および第２の論理状態の各々を表す極性の電圧差を発
   生することを特徴としている、メモリセルの通常アレ
   イ； 複数のアドレス信号に応じて複数のビット線対から選択
   した１のビット線対をデータ線対に選択的に結合するデ
   コーダ手段であり、アドレス信号の特定の組合せが特定
   のビット線対のアドレスをなし、選択したビット線対と
   それが結合されるデータ線対とが共に同じ論理状態を表
   わす同じ極性の電圧差を有する、ところのデコーダ手
   段； 第１の真／補方向性を有する冗長ビット線対を備え、複
   数のビット線対のうち不良ビット線対を代替する冗長カ
   ラム； 前記不良ビット線対のアドレスに応じて冗長ビット線対
   をデータ線対に結合する冗長デコーダ手段； 前記不良ビット線対が冗長ビット線対のものとは異なる
   真／補方向性を有する場合に反転信号を発生する検出手
   段； メモリが読出しモードにあり且つ検出手段が反転信号を
   発生していないときデータ線対に存在するものと同じ論
   理状態の出力信号を発生し、メモリが読出しモードにあ
   り且つ検出手段が反転信号を発生しているときデータ線
   対に存在するものと反対の論理状態の出力信号を発生す
   る出力手段； ならびに メモリが書込みモードにあり且つ検出手段が反転信号を
   発生していないとき入力信号の論理手段を表わす電圧差
   をデータ線対上に発生し、メモリが書込みモードにあり
   且つ検出手段が反転信号を発生しているとき入力信号の
   論理状態とは反対の論理状態を表わす電圧差をデータ線
   対上に発生する入力手段； を備えていることを特徴とするメモリ。
2. 【請求項２】第１および第２の真／補方向性の一つずつ
   を有するビット線対のアレイを備えることを特徴とする
   DRAMであり、各ビット線対が特定のビット線対を選択す
   るためのアドレスを有し、特定のアドレスにより選択さ
   れたビット線対とデータ線対との間でデータを転送する
   ものであって： データ線対に結合され、書込みモード中に外部入力デー
   タをデータ線対上に書込み、読出しモード中にデータ線
   対から外部出力データを発生する入出力手段； 第１の真／補方向性を有する冗長性ビット線対； 冗長性ビット線対に結合し、ビット線対のアレイ中の不
   良ビット線対を冗長性ビット線対で置き換える冗長手
   段；ならびに 前記入出力手段に結合し、アドレスが不良ビット線対を
   示し且つ該不良ビット線対が第２の真／補方向性のもの
   である場合に書込みモード中データ線対に書込まれる外
   部入力データを反転し且つ読出しモード中データ線対か
   ら発生する外部出力データを反転する反転手段； を備えていることを特徴とするDRAM。
3. 【請求項３】第１および第２の真／補方向性の一つずつ
   を有するビット線対のアレイを備え、各ビット線対が特
   定のビット線対を選択するためのアドレスを有し、特定
   のアドレスにより選択されたビット線対とデータ線対と
   の間でデータを転送し、書込みモード中に外部入力デー
   タをデータ線対上に書込み、読出しモード中にデータ線
   対から外部出力データを発生する入出力回路を備えるDR
   AMにおいて、第１の真／補方向性を持つ冗長ビット線対
   を用いて冗長性を実現する方法であって： 前記ビット線対のアレイのうち不良ビット線対を前記冗
   長ビット線対で置換える段階；ならびに アドレスが不良ビット線対を示し且つ該不良ビット線対
   が第２の真／補方向性のものである場合に書込みモード
   中データ線対に書込まれる外部入力データを反転し且つ
   読出しモード中データ線対から出力される外部出力デー
   タを反転する段階； から成ることを特徴とする方法。