KR0172762B1 - 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치 - Google Patents
다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치 Download PDFInfo
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Abstract
본 발명은 내부에서는 다(多) 비트로로 동작하면서 외부에서는 1비트로 동작하여 테스트 장치의 비교기 증가없이 기존장비로 동일한 테스트 능력을 갖도록 한 다중 입출력 테스트(MIOT;Multi Input/Output Test, 이하, MIOT라 칭함) 기능을 가진 메모리 장치에 관한 것으로, 외부로부터 신호를 입력받는 핀의 전압을 검출하여 핀 전압 검출신호(PVD)를 출력하는 핀 전압 검출수단(31); 외부로부터 입력되는 횡축 주소 선택신호(RAS:Row Address Strobe)와 종축 주소 선택신호(CAS)에 따라 데이터를 저장하는 저장수단(32); 상기 핀 전압 검출신호(PVD)에 따라 상기 저장수단에서 출력되는 소정비트의 읽기 데이터를 배타적 논리합 하여 출력하거나 정상적으로 하나의 비트(RDψ)를 출력하는 제1 출력 버퍼링수단(33); 상기 핀 전압 검출신호에 따라 저장수단에서 출력되는 데이터중 하나의 비트를 제외한 소정 비트를 출력하는 제2 출력 버퍼링수단(34); 상기 핀 전압 검출신호에 따라 외부로부터 입력되는 데이터의 소정비트를 절체하여 정상적으로 저장수단(32)에 저장하거나 하나의 비트값만으로 저장수단(32)에 저장하도록 하는 입력 버퍼링수단(35); 을 구비하는 것을 특징으로 하여 테스트 장치의 비교기 증가없이 최대의 테스트 능력을 가질 수 있는 효과가 있다.
Description
제1도는 종래의 다 비트 메모리 장치와 테스트 장치의 연결관계를 도시한 설명도.
제2도는 본 발명에 따른 다 비트 메모리 장치와 테스트 장치의 연결관계를 도시한 설명도.
제3도는 본 발명에 따른 다 비트 상기 메모리 장치의 일실시 구성 블록도.
제4도는 본 발명에 따른 상기 제3도의 핀 전압 검출부의 일실시 내부 회로도.
제5도는 본 발명에 따른 상기 제3도의 제1 출력 버퍼부의 일실시 내부 회로도.
제6도는 본 발명에 따른 상기 제3도의 제2 출력 버퍼부의 일실시 내부 회로도.
제7도는 본 발명에 따른 상기 제3도의 입력 버퍼부의 일실시 내부 회로도.
* 도면의 주요부분에 대한 부호의 설명
31 : 핀 전압 검출부 32 : 메모리 셀
33 : 제1 출력 버퍼부 34 : 제2 출력 버퍼부
35 : 입력 버퍼부
본 발명은 메모리 장치의 테스트에 관한 것으로서, 특히 내부에서는 다(多) 비트로 동작하면서 외부에서는 1비트로 동작하여 다 비트로 인해 테스트 장치의 비교기 개수를 증가시키지 않고, 기존 장비로 다중 입출력 테스트(MIOT : Multi Input/Output Test, 이하 MIOT라 칭함)를 수행할 수 있는 메모리 장치에 관한 것이다.
일반적으로 16비트의 다 비트 메모리 장치는 16비트의 데이터를 동시에 쓰고, 동시에 읽도록 구성되어진다.
제1도는 종래의 다 비트 메모리 장치와 테스트 장치의 연결관계를 도시한 도면이다.
제1도를 참조하면, 16개의 입출력 단자를 구비한 16비트의 다 비트 메모리 장치인 다수의 시험소자(DUT : Device Under the Test)(11)와, 상기 시험소자(11)의 입출력 단자에 연결되어 테스트 동작을 수행하는 다수의 비교기(13)를 구비한 테스트 장치(12)로 이루어진다.
상기 테스트 장치(12)는 상기 하나의 시험소자(11)를 테스트할 때 시험소자의 입출력 단자별로 비교기를 필요로 하여, 전체적으로 16개의 비교기(13)를 구비한다.
만약 8개의 시험소자(11)를 동시에 테스트하는 경우 테스트 장치(12)는 128개의 비교기(13)가 필요하다.
따라서, 이 비트 메모리 장치가 점점 보편화되어감에 따라 이러한 다 비트 메모리 장치의 테스트 시 비트수가 증가한 만큼 테스트에 필요한 비교기 개수가 증가하여 테스트 장비의 가격이 상승되고, 아울러 상기 다 비트 메모리 장치를 테스트하는 최대 테스트 능력(Maximum Test Capability)의 한계에 이르게 되었다.
상기와 같이 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은, 다 비트 메모리 장치의 테스트 시 비트수가 따른 테스트 장치의 비교기 개수의 증가 없이 MIOT를 수행할 수 있는 메모리 장치를 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 다(多)비트의 데이터를 동시에 쓰고, 동시에 읽는 다 비트 메모리 장치에 있어서, 외부로부터 입력되는 RAS(Row Address Strobe) 신호 및 CAS(Column Address Strobe) 신호에 응답하여 상기 데이터를 읽기 및 쓰기 동작하는 메모리 셀; 핀 전압 검출 패드를 통해 외부로부터 입력받는 핀의 전압을 검출하여 다중 입출력 테스트 모드의 인에이블 여부를 결정하는 핀 전압 검출 신호를 출력하는 핀 전압 검출 수단; 상기 핀 전압 검출 신호에 응답하여 상기 메모리 셀로부터 출력되는 상기 다 비트 읽기 데이터를 입력받아 논리 조합하여 1 비트의 데이터로 출력하는 제1 출력 수단; 출력 인에이블 신호 및 상기 핀 전압 검출 신호에 응답하여 상기 메모리 셀로부터 출력되는 상기 다 비트 읽기 데이터 중최하위 읽기 데이터를 제외한 나머지 비트 데이터를 출력하는 제2 출력 수단; 및 상기 핀 전압 검출 신호에 응답하여 외부로부터 입력되는 다 비트 쓰기 데이터를 상기 메모리 셀로 출력하는 입력 수단을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명에 따른 다 비트 메모리 장치와 테스트 장치의 연결관계를 도시한 도면으로, 16개의 입출력 단자를 구비하여 MIOT를 수행하는 다 비트 메모리장치(21)와, 하나의 비교기(22)를 구비하여 상기 메모리 장치(21)를 테스트하는 테스트장치(22)로 이루어진다.
다 비트 메모리 장치(21)는 쓰기/읽기(W/R) 동작을 위한 16개의 데이터 버스(DB)를 통해 읽기 데이터(RDO∼RD15)를 출력하되, 테스트 시 1비트의 데이터를 출력하도록 하여, 상기 메모리 장치(21)에 대해 테스트 장치(22)는 하나의 비교기(23)를 필요로 한다.
제3도의 본 발명에 따른 상기 메모리 장치의 구성 블록도로서, 외부로부터 입력되는 RAS(Row Address Strobe) 신호 및 CAS(Column Address Strobe) 신호에 응답하여 데이터를 읽기 및 쓰기 동작하는 메모리 셀(32)과, 핀 전압 검출 패드를 통해 외부로부터 입력받는 핀의 전압을 검출하여 MIOT의 인에이블 여부를 결정하는 핀 전압 검출 신호(PVD)를 출력하는 핀 전압 검출부(31)와, 상기 핀 전압 검출 신호(PVD)에 응답하여 상기 메모리 셀(32)로부터 출력되는 16비트 읽기 데이터를 배타적 논리합한 1비트의 데이터 또는 상기 16비트 읽기 데이터 중 최하위 읽기 데이터를 선택적으로 출력하는 제1 출력 버퍼부(33)와, 출력 인에이블 신호(OE) 및 상기 핀 전압 검출신호(PVD)에 응답하여 상기 메모리 셀(32)로부터 출력되는 16비트 읽기 데이터(RDO∼RD15) 중 최하위 읽기 데이터(RDO)를 제외한 나머지 15비트 데이터를 출력하는 제2 출력 버퍼부(34)와, 핀 전압 검출신호(PVD)에 응답하여 외부로부터 입력되는 쓰기 데이터(WDO∼WD15)를 절체하여 정상적으로 쓰기 데이터(WDO∼WD15)를 상기 메모리 셀(32)로 출력하거나 최하위 쓰기 데이터(WDO)만을 상기 메모리 셀(32)로 출력하는 입력 버퍼부(35)로 이루어진다.
제4도는 본 발명에 따른 상기 제3도의 핀 전압 검출부의 일실시 내부 회로도이다.
제4도를 참조하면, 핀 전압 검출부(31)는 핀 전압 검출 패드에 연결되어 외부로부터 인가되는 신호를 입력받아 반전하는 인버터(41)와, 핀 전압 검출 패드 및 접지전원단 사이에 연결되며 상기 인버터(41)로부터의 출력 신호를 게이트로 입력받는 NMOS 트랜지스터(42)와, 상기 인버터(41)로부터의 출력 신호를 입력받아 다시 반전하는 인버터(43)와, RAS 신호를 입력받아 반전하는 인버터(45)와, 상기 두 인버터(43, 45)로부터의 출력 신호를 양입력으로 하여 부정논리곱하는 부정논리곱 게이트(44)와, 상기 부정논리곱 게이트(44)로부터의 출력 신호 및 RAS 신호를 입력받아 래치 동작을 수행하는 RS 플립플롭(46)과, 상기 RS 플립플롭(46)으로부터의 출력 신호를 입력받아 연속적으로 반전하는 직렬연결된 두 인버터(47, 48)로 이루어진다.
상기와 같이 이루어지는 핀 전압 검출부(31)의 동작을 살펴보면, 핀 전압 검출 패드를 통해 하이(high) 신호(즉, MIOT가 인에이블되는 신호)가 인가되고, 로우 액티브 신호인 RAS 신호가 로우(low)로 입력되는 경우 부정논리곱 게이트(44)의 출력은 로우가 되고, RS 플립플롭(46)을 거쳐 하이 신호가 핀 전압 검출 신호(PVD)로 출력된다. 여기서 RAS 신호를 사용한 것은 메모리 장치가 액티브 상태에서만 핀 전압 검출 신호(PVD)가 유효할 수 있도록 하기 위한 것이다. 그리고, 핀 전압 검출 패드를 통해 로우 신호(즉, MIOT가 디스에이블되는 신호)가 인가되고, RAS 신호가 로우로 입력되면, 부정논리곱 게이트(44)의 출력은 하이가 되고, RS 플립플롭(46)을 거쳐 로우 신호가 핀 전압 검출 신호(PVD)로 출력된다.
제5도는 본 발명에 따른 상기 제3도의 제1 출력 버퍼부의 일실시 내부 회로도이다.
제5도를 참조하면, 제1 출력 버퍼부(33)는 상기 메모리 셀(32)로부터 출력되는 16비트 읽기 데이터(RDO∼RD15)를 각각 4비트씩 입력받아 배타적 논리합하는 4개의 배타적 논리합 게이트(51)오, 상기 배타적 논리합 게이트(51)로부터 각기 출력되는 신호를 입력받아 부정논리합하는 부정논리합 게이트(52)와, 상기 부정논리합 게이트(52)로부터의 출력 신호를 반전하는 인버터(53)와, 핀 전압 검출 신호(PVD)에 응답하여 상기 인버터(53)로부터의 출력 신호를 출력버퍼0(56)으로 출력하는 전달부(54)와, 핀 전압 검출 신호(PVD)에 응답하여 최하위 읽기 데이터(RDO)를 출력버퍼0(56)으로 출력하는 전달부(55)와, 상기 전달부(54, 55)에 연결되어 읽기 데이터를 외부로 출력하는 출력버퍼0(56)으로 이루어진다. 여기서, 전달부(54)는 핀 전압 검출 신호(PVD) 및 반전된 핀 전압 검출 신호(PVD)를 각각의 게이트로 입력받되, 소스 및 드레인이 서로 맞물리도록 구성된 NMOS 트랜지스터 및 PMOS 트랜지스터를 구비한 스위칭 수단이고, 전달부(55)는 핀 전압 검출 신호(PVD) 및 반전된 핀 전압 검출 신호(PVD)를 각각의 게이트로 입력받되, 소스 및 드레인이 서로 맞물리도록 구성된 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비한 스위칭 수단이다.
상기와 같이 이루어지는 제1 출력 버퍼부(33)의 동작을 살펴보면, 핀 전압 검출부(31)로부터 출력되는 핀 전압 검출 신호(PVD)가 하이(MIOT 인에이블 모드)인 경우 전달부(55)는 턴오프되고, 전달부(54)는 턴온되어 16비트 읽기 데이터(RDO∼RD15)를 배타적 논리합 게이트(51), 부정논리합 게이트(52) 및 인버터(53)를 통해 논리 조합한 데이터를 출력 버퍼0(56)으로 출력한다. 따라서, 16비트 읽기 데이터(RDO∼RD15)를 1비트 데이터로 줄여서 출력할 수 있다. 또한, MIOT 기능을 수행하지 않는 정상적인 메모리 동작 시에는 로우의 핀 전압 검출 신호(PVD)가 입력되어 전달부(54)가 턴오프, 전달부(55)가 턴온되어 최하위 읽기 데이터(RDO)가 출력버퍼0(56)으로 정상 출력된다.
제6도는 본 발명에 따른 상기 제3도의 제2 출력 버퍼부의 일실시 내부 회로도이다.
제6도를 참조하면, 제2 출력 버퍼부(34)는 출력 인에이블 신호(OE)를 입력받아 반전하는 인버터(61)와, 상기 인버터(61)로부터의 출력 신호와 핀 전압 검출신호(PVD)를 입력받아 부정논리합하여 출력 인에이블 패스 신호(OEP)를 출력하는 부정논리합 게이트(62)와, 상기 출력 인에이블 패스 신호(OEP)에 응답하여 상기 읽기 데이터(RD1∼RD15)를 입력받아 출력하는 15개의 출력버퍼(1∼15)(63)를 구비한다.
상기와 같이 이루어진 제2 출력 버퍼부(34)의 동작을 살펴보면, 핀 전압 검출부(31)로부터 출력되는 핀 전압 검출 신호(PVD)가 하이(MIOT 인에이블 모드)로 인가되는 경우 상기 출력 인에이블 패스 신호(OEP)가 로우가 되어 15개의 출력 버퍼(63)를 모두 디스에이블시키며, 그에 따라 읽기 데이터(RD1∼RD15)의 출력을 막을 수 있다.
마지막으로, 제7도는 본 발명에 따른 상기 제3도의 입력 버퍼부의 일실시 내부 회로도이다.
제7도를 참조하면, 입력 버퍼부(35)는 외부로부터 입력되는 쓰기 데이터(WDO∼WD15)를 입력받아 메모리 셀(32)로 출력하는 16개의 입력버퍼(0∼15)와, 최하위 쓰기 데이터(WDO)를 입력받는 입력버퍼0을 제외한 나머지 입력버퍼(1∼15)에 각기 연결되어 핀 전압 검출 신호(PVD)에 응답하여 나머지 각 쓰기 데이터를 입력버퍼(1∼15)로 출력하기 위한 15개의 제어부(80)로 이루어진다. 여기서, 제어부(80)는 핀 전압 검출 신호(PVD)에 응답하여 구동하는 2개의 전달부(72, 73)를 구비한다. 여기서, 전달부(72, 73)는 핀 전압 검출 신호(PVD) 및 반전된 핀 전압 검출 신호(PVD)를 각각의 게이트로 입력받되, 소스 및 드레인이 서로 맞물리도록 구성된 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비한 스위칭 수단이다.
상기와 같이 이루어지는 입력 버퍼부(35)의 동작을 살펴보면, 핀 전압 검출부(31)로부터 출력되는 핀 전압 검출 신호(PVD)가 하이(MIOT 인에이블 모드)로 인가되는 경우 제어부(80)의 전달부(72, 73)가 각각 턴온 및 턴오프되어 최하위 쓰기 데이터(WDO)만이 입력버퍼 0으로 입력된다. 그리고, 핀 전압 검출부(31)로부터 출력되는 핀 전압 검출 신호(PVD)가 로우(MIOT 디스에이블 모드)로 인가되는 경우 제어부(80)의 전달부(72, 73)가 각각 턴온 및 턴오프되어 정상적으로 16비트의 쓰기 데이터(WDO∼WD15)를 각각의 입력버퍼로 출력한다.
다음으로, 상기와 같이 이루어지는 MIOT 기능을 가지는 메모리 장치의 전체적인 동작을 간략히 살펴보면 다음과 같다.
우선, 핀 전압 검출 패드가 5V가 인가되면 핀 전압 검출 신호(PVD)가 하이가 되어 MIOT 인에이블 모드로 들어간다.
MIOT가 인에이블 모드가 되면 제1 출력 버퍼부(33)의 전달부(54, 55)가 각각 턴온 및 턴오프되어 읽기 데이터(RDO∼RD15)가 배타적 논리합 게이트(51), 부정논리합 게이트(52) 및 인버터(53)를 거쳐 최하위 읽기 데이터를 위한 출력버퍼 0(56)으로 출력되고, 제2 출력 버퍼부(34)에서 출력 인에이블 패스 신호(OEP)가 로우가 되어 나머지 읽기 데이터를 위한 출력버퍼(1∼15)(63)가 모두 디스에이블된다. 그리고, 입력 버퍼부(35)의 전달부(72, 73)가 각각 턴온 및 턴오프되어, 최하위 쓰기 데이터를 입력버퍼0을 제외한 나머지 입력버퍼(1∼15)가 디스에이블되어 쓰기 데이터가 입력버퍼로 보내지지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 다 비트 메모리 장치를 내부에서는 다(多) 비트로 동작하면서 외부에서는 1비트로 동작하도록 구성함으로써, 다 비트 메모리 장치의 테스트 시 테스트 장치의 비교기 개수를 증가시키지 않고, 기존 장비로 MIOT를 수행할 수 있는 탁월한 효과가 있다.
Claims (5)
- 다(多) 비트의 데이터를 동시에 쓰고, 동시에 읽는 다 비트 메모리 장치에 있어서, 외부로부터 입력되는 RAS(Row Address Strobe) 신호 및 CAS(Column Address Strobe) 신호에 응답하여 상기 데이터를 읽기 및 쓰기 동작하는 메모리 셀; 핀 전압 검출 패드를 통해 외부로부터 입력받는 핀의 전압을 검출하여 다중 입출력 테스트 모드의 인에이블 여부를 결정하는 핀 전압 검출 신호를 출력하는 핀 전압 검출 수단; 상기 핀 전압 검출 신호에 응답하여 상기 메모리 셀로부터 출력되는 상기 다 비트 읽기 데이터를 입력받아 논리 조합하여 1비트의 데이터로 출력하는 제1 출력 수단; 출력 인에이블 신호 및 상기 핀 전압 검출 신호에 응답하여 상기 메모리 셀로부터 출력되는 상기 다 비트 읽기 데이터 중 최하위 읽기 데이터를 제외한 나머지 비트 데이터를 출력하는 제2 출력 수단; 및 상기 핀 전압 검출 신호에 응답하여 외부로부터 입력되는 다 비트 쓰기 데이터를 상기 메모리 셀로 출력하는 입력 수단을 포함하여 이루어지는 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치.
- 제1항에 있어서, 상기 핀 전압 검출 수단은, 상기 핀 전압 검출 패드 및 접지전원단 사이에 연결되며, 상기 핀 전압 검출 패드를 통해 외부로부터 인가되는 신호를 게이트로 입력받는 NMOS 트랜지스터; 상기 외부로부터 인가되는 신호 및 상기 RAS 신호를 입력받아 부정논리곱하는 부정논리곱 수단; 및 상기 부정논리곱 수단으로부터의 출력 신호 및 상기 RAS 신호를 입력받아 래치 동작을 수행하여 상기 핀 전압 검출 신호를 출력하는 래치 수단을 포함하여 이루어지는 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치.
- 제1항에 있어서, 상기 제1 출력 수단은, 상기 메모리 셀로부터 출력되는 상기 다 비트 읽기 데이터를 각각 소정 비트씩 입력받아 배타적 논리합하는 적어도 하나 이상의 배타적 논리합 수단; 상기 배타적 논리합 수단으로부터 각기 출력되는 신호를 입력받아 부정논리합하는 부정논리합 수단; 상기 핀 전압 검출 신호에 응답하여 상기 부정논리합 수단으로부터의 출력 신호를 전달하는 제1 전달 수단; 상기 핀 전압 검출 신호에 응답하여 상기 최하위 읽기 데이터를 전달하는 제2 전달 수단; 및 상기 제1 및 제2 전달 수단으로부터 입력되는 데이터를 선택적으로 입력받아 외부로 출력하는 최하위 출력 버퍼를 포함하여 이루어지는 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치.
- 제1항에 있어서, 상기 제2 출력 수단은, 상기 출력 인에이블 신호 및 상기 핀 전압 검출신호를 입력받아 부정논리합하여 출력 인에이블 패스 신호를 출력하는 부정논리합 수단; 및 상기 부정논리합 수단으로부터 출력되는 출력 인에이블 패스 신호에 응답하여 상기 다 비트 읽기 데이터중 최하위 읽기 데이터를 제외한 나머지 읽기 데이터를 입력받아 출력하기 위한 상기 다 비트보다 하나 작은 수의 출력 버퍼를 포함하여 이루어지는 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치.
- 제1항에 있어서, 상기 입력 수단은, 상기 외부로부터 입력되는 다 비트 쓰기 데이터를 입력받아 상기 메모리 셀로 각기 출력하기 위한 다 비트개의 입력버퍼; 및 상기 다 비트 쓰기 데이터 중 최하위 쓰기 데이터를 입력받는 입력버퍼를 제외한 나머지 입력버퍼에 각기 연결되어, 상기 핀 전압 검출 신호에 응답하여 나머지 각 쓰기 데이터를 상기 나머지 입력버퍼로 출력하기 위한 제어 수단을 포함하여 이루어지는 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950011840A KR0172762B1 (ko) | 1995-05-13 | 1995-05-13 | 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019950011840A KR0172762B1 (ko) | 1995-05-13 | 1995-05-13 | 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960042354A KR960042354A (ko) | 1996-12-21 |
| KR0172762B1 true KR0172762B1 (ko) | 1999-03-30 |
Family
ID=19414396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950011840A KR0172762B1 (ko) | 1995-05-13 | 1995-05-13 | 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172762B1 (ko) |
-
1995
- 1995-05-13 KR KR1019950011840A patent/KR0172762B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960042354A (ko) | 1996-12-21 |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20090922 Year of fee payment: 12 |
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