KR100505431B1 - 반도체 메모리 장치의 테스트 회로 - Google Patents

반도체 메모리 장치의 테스트 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 테스트 회로에 관한 것으로, 외부의 데이터를 데이터 패드를 통해 입력받아 데이터를 저장하는 N개의 데이터 래치부와, 메모리 장치의 동작을 제어하기 위한 제어신호와, 상기 데이터 래치부 및 제어신호에 의해 제어되는 N-1개의 스위칭부와, 상기 스위칭부로부터 출력되는 데이터를 수신하는 N개의 데이터 수신부를 포함하는 반도체 메모리 장치의 테스트 회로에 있어서, 상기 첫번째 데이터 래치부의 출력단에 연결되며, 상기 제어신호 및 첫번째 데이터 래치부의 출력 신호를 입력받아 상기 제어신호에 로직 하이가 인가되면 동작하는 스위치를 더 구비하는 것을 특징으로 한다. 본 발명에 따르면, 데이터(DQ) 래치부의 출력단에 스위치를 구비하여 압축 테스트를 하는 경우에만 스위치를 연결함으로써 데이터(DQ) 래치부의 출력단에 라인 부하와 게이트 부하로 인해 불필요한 전류소모를 방지할 수 있다. 또한, 데이터(DQ) 래치의 출력단에 라인 부하와 게이트 부하가 줄어들게 되어 타이밍 마진이 증가됨으로써 메모리 장치의 오동작을 방지할 수 있다.

Description

반도체 메모리 장치의 테스트 회로{Test Circuit of Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 테스트 시간을 줄이기 위해 압축 테스트시 하나의 입출력 라인을 사용하여 여러 개의 입출력 라인에 데이터를 저장함으로써 메모리 장치의 전류 소모와 오동작을 줄일 수 있는 반도체 메모리 장치의 테스트 회로에 관한 것이다.
일반적으로, 공정 기술의 발달과 더불어 반도체 메모리 장치가 고집적화 되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트 장비로 장시간에 걸쳐 테스트를 하게 된다. 이와 같이 메모리를 테스트하기 위하여 설계 단계에서 미리 칩 내부에 셀프테스트(Self Test) 회로를 내장하여 테스트에 소요되는 시간과 비용을 줄이기 위해 노력하고 있다.
종래 반도체 메모리 장치에서는 테스트 시간을 줄이기 위해서 데이터 압축 테스트(DQ Compress Test)라는 셀프 테스트(Self Test) 모드가 있다. 상기 데이터 압축 테스트(DQ Compress Test)란 복수의 메모리 셀에 동일한 데이터를 쓴 후에 이 들 데이터를 다시 읽은 다음, 데이터를 압축해서 출력시켜 그 결과로 메모리 셀의 불량 유무를 테스트하는 방법이다.
반도체 메모리 장치에서 압축 테스트를 하는 경우, 도 1a에 도시된 바와 같이, 하나의 입출력 라인을 사용하여 여러 개의 입출력 라인에 같은 데이터를 쓰게 되며, 외부의 데이터를 데이터(DQ) 패드를 통해 입력받아 데이터(DQ) 래치부(Latch)에 저장하며, 하나의 데이터(DQ) 래치부에는 하나의 입출력 센스 앰프(I/O Sense Amplifier)가 연결되어 있다.
상기 데이터(DQ) 패드를 통해 입력된 각각의 데이터가 데이터(DQ) 래치부(12, 14, 16, 18)에 저장되고, 압축 테스트 제어신호(comp)가 로직 로우이면, 노말(Normal) 동작을 하게 되고, 스위칭부(22, 24, 26)의 전송 게이트(TG11, TG13, TG15)가 턴 온되어 각각의 데이터(DQ) 래치부(14, 16, 18)의 출력 신호가 입출력 센스 앰프(34, 36, 38)로 입력된다. 여기에서, 데이터(DQ) 래치부(12)는 입출력 센스 앰프(32)와 직접 연결되어 있다.
상기 압축 테스트 제어신호(comp)가 로직 하이이면, 스위칭부(22, 24, 26)의 전송 게이트(TG12, TG14, TG16)가 턴 온되어 데이터(DQ) 래치부(12)의 출력 신호가 입출력 센스 앰프(34, 36, 38)로 입력된다. 여기에서, 데이터(DQ) 래치부(12)의 출력단은 다른 데이터(DQ) 래치부(14, 16, 18)와 비교하여 큰 라인 부하(Line Loading)와 게이트 부하(Gate Loading)을 가지게 되는데, 이는 데이터(DQ) 래치부(12)가 로직 로우에서 로직 하이 또는 로직 하이에서 로직 로우로 변하게 되면, 스위칭부(22, 24, 26)에 연결된 라인들도 변하게 되어 불필요한 전류를 소모하게 된다.
또한, 데이터(DQ) 래치부(12)의 드라이버단을 다른 데이터(DQ) 래치부(14, 16, 18)와 같이 설계하면 라인 부하가 커지게 되므로, 데이터(DQ) 래치부(12)의 출력 신호가 입출력 센스 앰프(34, 36, 38)로 전달될 때에 속도가 느려지게 되므로, 타이밍 마진(Timing Margin)이 줄어들게 되어 오동작 할 수 있는 문제점을 가지게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 반도체 메모리 테스트 시간을 줄이기 위해 압축 테스트시 하나의 입출력 라인을 사용하여 여러 개의 입출력 라인에 데이터를 저장함으로써 메모리 장치의 전류 소모와 오동작을 줄일 수 있는 반도체 메모리 장치의 테스트 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은 외부의 데이터를 데이터 패드를 통해 입력받아 데이터를 저장하는 N개의 데이터 래치부와, 메모리 장치의 동작을 제어하기 위한 제어신호와, 상기 데이터 래치부 및 제어신호에 의해 제어되는 N-1개의 스위칭부와, 상기 스위칭부로부터 출력되는 데이터를 수신하는 N개의 데이터 수신부를 포함하는 반도체 메모리 장치의 테스트 회로에 있어서, 상기 첫번째 데이터 래치부의 출력단에 연결되며, 상기 제어신호 및 첫번째 데이터 래치부의 출력 신호를 입력받아 상기 제어신호에 로직 하이가 인가되면 동작하는 스위치를 더 구비하는 것을 특징으로 한다.
여기에서, 상기 스위치는 낸드 게이트 및 인버터로 구성하는 것을 특징으로 한다. 또한, 상기 스위치는 전송 게이트로 구성하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 테스트 회로를 나타낸 회로도이다.
도 2에 도시된 바와 같이, 본 발명은 외부의 데이터를 데이터(DQ) 패드를 통해 입력받아 저장하고, 저장된 데이터를 출력단으로 전송하는 데이터(DQ) 래치부(42, 44, 46, 48)와, 메모리 장치의 동작을 제어하기 위한 제어신호(comp)와, 메모리 장치의 노말 동작과 압축 테스트 동작을 제어하기 위한 스위치(50)와, 압축 테스트 제어신호(comp)에 의해 데이터(DQ) 래치부의 출력단으로부터 전달되는 데이터를 입출력 센스 앰프로 전달하는 스위칭부(62, 64, 66)와, 데이터 래치부(42, 44, 46, 48)로부터 전달되는 데이터를 수신하는 입출력 센스 앰프(72, 74, 76, 78)를 구비한다.
상기 스위치(50)는 낸드 게이트(NAND11)와 인버터(I21)로 구성되어 있으며, 제어신호(comp)에 로직 하이가 인가되면, 스위치(50)가 열리게 된다. 상기 스위칭부(62, 64, 66)는 각각 입력 신호를 반전시켜서 출력하는 인버터(I22, I23, I24)와, 데이터를 패스(Pass)하는 전송게이트(TG21, TG22, TG23, TG24, TG25, TG26)로 구성되어 있다.
본 발명은 메모리 장치에서 압축 테스트시 하나의 데이터(DQ) 래치부를 사용하여 입출력 센스 앰프의 입출력 센스 앰프에 동일한 데이터를 쓰기 위해 데이터(DQ) 래치부(42)의 출력단에 낸드 게이트(NAND11)와 인버터(I21)로 이루어진 스위치(50)를 구비한다. 예를 들면, 16비트로 동작하는 DDR SRAM의 경우, 데이터 압축 테스트시 4개의 데이터(DQ) 패드를 사용하여 데이터(DQ) 래치부에 데이터를 저장하며, 이때 사용되는 하나의 데이터 래치부는 4개의 입출력 센스 앰프에 데이터를 쓰게 된다.
본 발명에 따른 메모리 테스트 회로의 동작을 살펴보면, 데이터(DQ) 래치부(42, 44, 46, 48)에 저장된 데이터가 모두 로직 하이이고, 제어신호(comp)에 로직 로우가 인가되면, 데이터(DQ) 래치부(42)에 저장되어 있는 로직 하이와 제어신호(comp)인 로직 로우가 낸드 게이트(NAND11)에 입력되어 로직 하이를 출력하고 인버터(I21)는 로직 로우를 출력한다. 따라서, 스위치(50)가 닫히게 되고, 테스트 회로는 노말(normal) 동작을 수행하게 된다.
상기 제어신호(comp)인 로직 로우가 각각의 인버터(I22, I23, I24)와 전송게이트(TG21, TG22, TG23, TG24, TG25, TG26)로 입력되고, 스위치(50)의 출력 신호인 로직 로우가 전송 게이트(TG22, TG24, TG26)로 입력된다. 그러면, 전송 게이트(TG21, TG23, TG25)가 턴 온되어 데이터(DQ) 래치부(44, 46, 48)의 로직 하이 신호가 각각의 노드(Nd11, Nd12, Nd13)에는 출력되고, 입출력 센스 앰프(74, 76, 78)는 로직 하이를 수신하게 된다. 여기에서, 데이터(DQ) 래치부(42)는 입출력 센스 앰프(72)는 직접 연결되어 있으므로, 로직 하이가 입출력 센스 앰프로 전달되어 로직 하이를 수신하게 된다.
또한, 상기 데이터(DQ) 래치부(42, 44, 46, 48)에 저장된 데이터가 모두 로직 하이이고, 제어신호(comp)에 로직 하이가 인가되면, 데이터(DQ) 래치부(42)에 저장되어 있는 로직 하이와 제어신호(comp)인 로직 하이가 낸드 게이트(NAND11)에 입력되어 로직 로우를 출력하고 인버터(I21)는 로직 하이를 출력한다. 따라서, 스위치(50)가 열리게 되고, 테스트 회로는 압축 테스트 동작을 수행하게 된다.
상기 제어신호(comp)인 로직 하이가 각각의 인버터(I22, I23, I24)와 전송게이트(TG21, TG22, TG23, TG24, TG25, TG26)로 입력되고, 스위치(50)의 출력 신호인 로직 로우가 전송 게이트(TG22, TG24, TG26)로 입력된다. 그러면, 전송 게이트(TG22, TG24, TG26)가 턴 온되어 데이터(DQ) 래치부(42)의 로직 하이 신호가 각각의 노드(Nd11, Nd12, Nd13)에는 출력되고, 입출력 센스 앰프(74, 76, 78)는 로직 하이를 수신하게 된다. 여기에서, 데이터(DQ) 래치부(42)는 입출력 센스 앰프(72)는 직접 연결되어 있으므로, 로직 하이가 입출력 센스 앰프로 전달되어 로직 하이를 수신하게 된다.
본 발명은 메모리 장치에서 압축 테스트시 하나의 데이터(DQ) 래치부(42)에 연결된 라인 부하 및 게이트 부하를 줄이기 위해 입출력 센스 앰프(74, 76, 78) 앞단에 스위칭부(62, 64, 66)를 사용하여 노말 동작과 압축 테스트 동작을 수행할 수 있도록 하였다.
또한, 본 발명은 데이터(DQ) 래치부(42)의 출력단에 낸드 게이트(NADN11)와 인버터(I21)와 같은 로직 게이트(Logic Gate)를 사용하여 스위치(50)를 구성하였으나, 전송 게이트(Transition Gate)를 사용하여 스위치(50)를 구성할 수 있다.
상기와 같이, 본 발명은 데이터(DQ) 래치부의 출력단에 큰 라인 부하와 게이트 부하를 갖는 종래 회로와 달리, 데이터(DQ) 래치부의 출력단에 스위치를 구비하여 압축 테스트를 하는 경우에만 스위치를 연결함으로써 데이터(DQ) 래치부의 출력단에 라인 부하와 게이트 부하로 인해 불필요한 전류소모를 방지할 수 있다. 또한, 데이터(DQ) 래치의 출력단에 라인 부하와 게이트 부하가 줄어들게 되어 타이밍 마진이 증가됨으로써 메모리 장치의 오동작을 방지할 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가질 수 있음을 이해할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 데이터 래치부의 출력단에 스위치를 구비하여 압축 테스트를 하는 경우에만 스위치를 연결함으로써 라인 부하및 게이트 부하로 인해 소모되는 전류를 방지할 수 있으며, 라인 부하 및 게이트 부하가 감소됨으로 인해 타이밍 마진이 증가됨으로써 메모리 장치의 오동작을 방지할 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트 회로.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 테스트 회로.
* 도면의 주요부분에 대한 부호의 설명 *
42, 44, 46, 48 : 데이터 래치부 50 : 스위치
NAND11 : 낸드 게이트 I21, I22, I23, I24 : 인버터
TG21, TG22, TG23, TG24, TG25, TG26 : 전송 게이트
62, 64, 66 : 스위칭부 72, 74, 76, 78 : 입출력 센스 앰프

Claims (3)

  1. 외부의 데이터를 데이터 패드를 통해 입력받아 데이터를 저장하는 N개의 데이터 래치부와, 메모리 장치의 동작을 제어하기 위한 제어신호와, 상기 데이터 래치부 및 제어신호에 의해 제어되는 N-1개의 스위칭부와, 상기 스위칭부로부터 출력되는 데이터를 수신하는 N개의 데이터 수신부를 포함하는 반도체 메모리 장치의 테스트 회로에 있어서,
    상기 첫번째 데이터 래치부의 출력단에 연결되며, 상기 제어신호 및 첫번째 데이터 래치부의 출력 신호를 입력받아 상기 제어신호에 로직 하이가 인가되면 동작하는 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  2. 제 1 항에 있어서, 상기 스위치는 낸드 게이트 및 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  3. 제 1 항에 있어서, 상기 스위치는 전송 게이트로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
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