KR100303923B1 - 싱크로너스디램에서의멀티뱅크테스트장치 - Google Patents

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KR100303923B1
KR100303923B1 KR1019980018885A KR19980018885A KR100303923B1 KR 100303923 B1 KR100303923 B1 KR 100303923B1 KR 1019980018885 A KR1019980018885 A KR 1019980018885A KR 19980018885 A KR19980018885 A KR 19980018885A KR 100303923 B1 KR100303923 B1 KR 100303923B1
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Abstract

본 발명은 반도체 메모리인 싱크로너스 디램의 테스트 방법에 관한 것으로, 특히 메모리가 고집적화 되면서 늘어나는 테스트 타임을 줄이기 위하여 한번에 모든 뱅크의 라이트와 리드를 가능하게 함으로써 모든 뱅크를 테스트할 수 있도록, 복수의 뱅크에 대하여 공통된 뱅크 테스트 신호의 입력에 따라 각 뱅크의 로오 어드레스에 해당하는 워드라인을 인에이블하는 라스(RAS) 발생 회로부와 ; 복수의 뱅크에 대하여 공통된 뱅크 테스트 신호의 입력에 따라 각 뱅크의 칼럼 어드레스에 해당하는 컬럼 어드레스 선택 신호를 인에이블시키는 카스(CAS) 발생 회로부 ; 카스 발생 회로부의 컬럼 어드레스 선택 신호가 인에이블 됨에 따라 입력된 데이터를 증폭시켜 글로벌 리드 데이터 버스라인(GRDB)에 출력하는 입출력 센스 증폭기와, 입출력 센스 증폭기의 출력을 글로벌 리드 데이터 버스라인(GRDB)에 전달하기 전에 압축시키는 입출력 비교 회로부와, 뱅크 테스트 신호의 입력에 따라 입출력 센스 증폭기의 출력을 글로벌 리드 데이터 버스라인(GRDB)에 전송하기 위한 경로를 단락시키고, 입출력 비교회로부의 출력을 상기 글로벌 리드 데이터 버스라인(GRDB)에 전송하기 위한 경로를 오픈하는 전송 게이트를 구비한, 싱크로너스 다램에서의 멀티 뱅크 테스트 장치에 관한 것이다.

Description

싱크로너스 디램에서의 멀티 뱅크 테스트 장치
본 발명은 반도체 메모리인 싱크로너스 디램의 테스트 방법에 관한 것으로, 특히 메모리가 고집적화 되면서 늘어나는 테스트 타임을 줄이기 위하여 한번에 모든 뱅크의 라이트와 리드를 가능하게 함으로써, 모든 뱅크를 테스트할 수 있도록 한, 싱크로너스 디램에서의 멀티 뱅크 테스트 장치에 관한 것이다.
일반적으로, 싱크로너스 디램(SDRAM)에서 뱅크(BANK) 별로 독립적으로 존재하는 라스 발생(rasgen) 회로부는 뱅크 선택 어드레스(Bank Selection Address; 이하, 'BA' 라 칭함)의 입력을 받아 선택된 뱅크의 로오 경로(ROW PATH)만 진행하고, 카스 발생(casgen) 회로부는 뱅크 선택 어드레스(BA)의 입력을 받아 선택된 뱅크의 컬럼 경로(Column PATH)만 진행하도록 되어 있다.
상기 동작을 도 1 및 도 2 를 참조하여 상세히 설명하면 다음과 같다.
먼저, 정상(Normal) 동작에서 로오 액티브 명령어(Row Active Command)가 입력되면, 명령어 신호인 라스(Row Address Strobe; 이하 'RAS' 라 칭함)가 인에이블 되고, 이 신호는 각 뱅크의 로오 어드레스 스트로브를 가능하게 하는 신호(rasatv)를 만드는 라스 발생 회로부(3)로 입력된다.
이와 동시에, 상기 라스 발생 회로부(3)에는 뱅크 선택 어드레스(BA)도 입력되어, 이들에 의해 선택된 상기 라스 발생 회로부(3)의 출력만 인에이블 됨으로써, 뱅크 선택 어드레스(BA)에 의해 선택된 뱅크에서만 로오 경로(Row Path)가 진행되어 워드 라인을 인에이블시킨다.
그리고, 카스 액티브 명령어(Cas Active Command)가 입력되면, 명령어 신호인 카스(Column Address Strobe; 이하 'CAS' 라 칭함)가 인에이블 되고, 이 신호는 각 뱅크의 칼럼 어드레스 스트로브를 가능하게 하는 신호(casatv)를 만드는 카스 발생 회로부(4)로 입력된다.
이와 동시에, 상기 카스 발생 회로부(4)에는 뱅크 선택 어드레스(BA)도 입력되어, 이들에 의해 선택된 상기 카스 발생 회로부(4)의 출력만 인에이블 됨으로써, 뱅크 선택 어드레스(BA)에 의해 선택된 뱅크에서만 칼럼 경로(Column Path)가 진행되어, 비트라인과 로컬 데이터 버스라인(LDB)을 연결하는 신호(Yi)를 인에이블시켜, 데이터를 라이트(Write)하거나 리드(Read)할 수 있게 된다.
여기서, 데이터 경로를 도 1 을 참조하여 설명하면 다음과 같다.
먼저, 라이트(Write) 경로를 살펴 본다.
데이터 입력 버퍼(11)에서 버퍼링된 데이터는 글로벌 라이트 데이터 버스라인(GWDB)에 전송되고, 이 데이터가 라이트 드라이버(Write Driver)에 의해 구동되어 로컬 데이터 버스라인(LDB)에 전송된다.
이때, 비트라인과 로컬 데이터 버스라인(LDB)을 연결하는 신호(Yi)가 인에이블 되면, 이 데이터가 비트라인을 통하여 셀(1)에 저장된다.
다음으로, 리드(Read) 경로를 살펴 본다.
로오 액티브(Row Active)에 의해 뱅크의 비트라인에 셀(1)의 데이터가 전달되어 센싱되고, 이 데이터가 칼럼 액티브(Column Active)에 의한 신호(Yi)가 인에이블 되어 로컬 데이터 버스라인(LDB)에 전달되면, 상기 로컬 데이터 버스라인(LDB)의 데이터는 입출력 센스 증폭기(5)를 거쳐 증폭된 후, 글로벌 리드 데이터 버스라인(GRDB)에 전달되어 데이터 출력 버퍼(12)를 통하여 출력된다.
상기에서 설명한 바와 같이, N개의 뱅크(BANK)로 구성된 싱크로너스 디램(SDRAM)은, 뱅크 선택 어드레스(BA)에 의해 선택된 1개의 특정한 뱅크에 대해서, 로오(Row) 동작과 칼럼(Column) 동작이 진행되기 때문에 테스트 방식도 뱅크별로 이루어 진다.
그러므로, N개 뱅크의 셀을 테스트 하려면 1개 뱅크의 셀을 테스트할 때 쓰이는 동작 횟수를 뱅크의 수 만큼 N배를 동작해야 하므로, 전체 칩을 테스트하는데 많은 테스트 시간이 소요되는 문제점이 있었다.
이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 메모리가 고집적화 되면서 늘어나는 테스트 타임을 줄이기 위하여 한번에 모든 뱅크의 라이트와 리드를 가능하게 함으로써, 모든 뱅크를 테스트할 수 있도록 한, 싱크로너스 디램에서의 멀티 뱅크 테스트 장치를 제공하는데 그 목적이 있다.
제1도는 일반적인 SDRAM의 구조를 보인 블록 구성도,
제2도는 제1도의 입출력 센스 증폭기에 대한 출력 경로를 도시한 예시도,
제3a도 및 제3b는 본 발명에 따른 RAS 발생 회로부에 대한 내부 구성도,
제4a도 및 제4b도는 본 발명에 따른 CAS 발생 회로부에 대한 내부 구성도,
제5도는 본 발명에 따른 입출력 센스 증폭기에 대한 출력 경로를 도시한 제 1 실시 예시도,
제6도는 본 발명에 따른 입출력 센스 증폭기에 대한 출력 경로를 도시한 제 2 실시 예시도,
제7도는 본 발명에 따른 전송 게이트의 내부 구성도,
제8도는 본 발명에 따른 입출력 비교 회로부의 내부 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 셀 20 : 비트라인 센스 증폭기
30 : 라스 발생 회로부 40 : 카스 발생 회로부
50 : 입출력 센스 증폭기 60 : 전송 게이트
70 : 입출력 비교 회로부
상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 복수개의 뱅크에 대하여 공통된 뱅크 테스트 신호의 입력에 따라 각 뱅크의 로오 어드레스에 해당하는 워드라인을 인에이블시키는 라스(RAS) 발생 회로부와, 뱅크 테스트 신호의 입력에 따라 각 뱅크의 칼럼 어드레스에 해당하는 칼럼 어드레스 선택 신호를 인에이블시키는 카스(CAS) 발생 회로부와, 카스 발생 회로부의 칼럼 어드레스 선택 신호가 인에이블 됨에 따라 입력된 데이터를 증폭시켜 글로벌 리드 데이터 버스라인(GRDB)에 출력하는 입출력 센스 증폭기와, 입력력 센스 증폭기의 출력을 글로벌 리드 데이터 버스라인(GRDB)에 전달하기 전에 압축시키는 입출력 비교 회로부 및 뱅크 테스트 신호의 입력에 따라 입출력 센스 증폭기의 출력을 글로벌 리드 데이터 버스라인(GRDB)에 전송하기 위한 경로를 단락시키고, 입출력 비교회로부의 출력을 글로벌 리드 데이터 버스라인(GRDB)에 전송하기 위한 경로를 오픈하는 전송 게이트를 구비함을 특징으로 한다.
상기 라스 발생 회로부(30)는 도 3 에 도시한 바와 같이, 게이트 단자로 라스 신호가 공통으로 입력되는 피모스 트랜지스터(PM31) 및 엔모스 트랜지스터(NM31)를 직렬 접속하고, 상기피모스 트랜지스터(PM31) 및 엔모스 트랜지스터(NM31)의 직렬 접속점에 출력 신호(rasatv)의 출력 시간을 제어하는 타이밍 콘트롤러(31)를 접속하며, 상기 엔모스 트랜지스터(NM31)와 직렬 접속되고 각기 게이트 단자로 뱅크 선택 어드레스(BA)가 입력되는 엔모스 트랜지스터(NM32, NM33)를 직렬 접속하고, 상기 엔모스 트랜지스터(NM31, NM32)의 접속점에 엔모스 트랜지스터(NM30)를 병렬로 접속하여 상기 엔모스 트랜지스터(NM30)의 게이트 단자로 모든 뱅크의 라이트(Write)와 리드(Read) 테스트시에 인에이블 되는 뱅크 테스트 신호(tm_abwr)를 입력하도록 구성한다.
상기 카스 발생 회로부(40)는 도 4 에 도시한 바와 같이, 게이트 단자로 카스 신호가 공통으로 입력되는 피모스 트랜지스터(PM41) 및 엔모스 트랜지스터(NM41)를 직렬 접속하고, 피모스 트랜지스터(PM41) 및 엔모스 트랜지스터(NM41)의 직렬 접속점에 출력 신호(casatv)의 출력 시간을 제어하는 타이밍 콘트롤러(41)를 접속하며, 엔모스 트랜지스터(NM41)와 직렬 접속되고 각기 게이트 단자로 뱅크 선택 어드레스(BA)가 입력되는 엔모스 트랜지스터(NM42, NM43)를 직렬 접속하고, 상기 엔모스 트랜지스터(NM41, NM42)의 접속점에 엔모스 트랜지스터(NM40)를 병렬로 접속하여 상기 엔모스 트랜지스터(NM40)의 게이트 단자로 모든 뱅크의 라이트(Write)와 리드(Read) 테스트시에 인에이블 되는 모든 뱅크 테스트 신호(tm_abwr)를 입력하도록 구성한다.
상기 전송 게이트(60)는 도 7 에 도시한 바와 같이, 상기 입출력 센스 증폭기(50)와 글로벌 리드 데이터 버스라인(GRDB) 사이에 게이트 단자로 상기 모든 뱅크 테스트 신호(tm_abwr)가 입력되는 피모스 트랜지스터(PM61)와 게이트 단자로 인버터(In60)를 통하여 반전된 모든 뱅크 테스트 신호(tm_abwr)가 입력되는 엔모스 트랜지스터(NM61)를 공통 접속하고, 상기 입출력 센스 증폭기(50)와 글로벌 리드 데이터 버스라인 바(/GRDB) 사이에 게이트 단자로 상기 뱅크 테스트 신호(tm_abwr)가 입력되는 피모스 트랜지스터(PM62)와 게이트 단자로 인버터(In60)를 통하여 반전된 모든 뱅크 테스트 신호(tm_abwr)가 입력되는 엔모스 트랜지스터(NM62)를 공통 접속하며, 상기 입출력 비교 회로부(70)와 글로벌 리드 데이터 버스라인(GRDB) 사이에 게이트 단자로 상기 모든 뱅크 테스트 신호(tm_abwr)가 입력되는 엔모스 트랜지스터(NM63)와 게이트 단자로 인버터(In60)를 통하여 반전된 뱅크 테스트 신호(tm_abwr)가 입력되는 피모스 트랜지스터(PM63)를 공통 접속하고, 상기 입출력 비교 회로부(70)와 글로벌 리드 데이터 버스라인 바(/GRDB) 사이에 게이트 단자로 상기 모든 뱅크 테스트 신호(tm_abwr)가 입력되는 엔모스 트랜지스터(NM64)와 게이트 단자로 인버터(In60)를 통하여 반전된 모든 뱅크 테스트 신호(tm_abwr)가 입력되는 피모스 트랜지스터(PM64)를 공통 접속하여 구성한다.
상기 입출력 비교 회로부(70)는 도 8 에 도시한 바와 같이, 게이트 단자로 인버터(In70)를 통하여 반전된 모든 뱅크 테스트 신호(tm_abwr)가 입력되는 피모스 트랜지스터(PM71, PM76) 및 엔모스 트랜지스터(NM71, NM73)를 병렬 접속하고, 상기 피모스 트랜지스터(PM71)와 엔모스 트랜지스터(NM71) 사이에 각기 게이트 단자로 입력 신호(IO<0:3>)가 입력되는 피모스 트랜지스터(PM72 - PM75)를 병렬 접속하며, 상기 엔모스 트랜지스터(NM71)에 엔모스 트랜지스터(NM72)를 공통 소오스 접속하고, 상기 피모스 트랜지스터(PM76)와 엔모스 트랜지스터(NM73) 사이에 게이트 단자로 입력바 신호(/IO<0:3>)가 입력되는 피모스 트랜지스터(PM77 - PM80)를 병렬 접속하며, 상기 엔모스 트랜지스터(NM73)에 엔모스 트랜지스터(NM74)를 공통 소오스 접속하고, 낸드 게이트(NA71)를 통하여 입력되는 신호와 상기 모든 뱅크 테스트 신호(tm_abwr)를 낸드 게이트(NA72) 및 인버터(In71 -In74)를 통하여 낸드 게이트(NA73)의 일측 단자에 접속함과 아울러 인버터(In75 -In79)를 통하여 상기 낸드 게이트(NA73)의 타측 단자에 접속하며, 상기 낸드 게이트(NA73)의 출력은 인버터(In80)를 통하여 상기 엔모스 트랜지스터(NM72, NM74)의 게이트 단자에 공통 접속하여 구성한다.
본 발명은 로오(Row) 동작과 칼럼(Column) 동작이 라이트(Write)와 리드(Read) 테스트시에 뱅크 선택 어드레스(BA)의 영향을 받지않게 하여, 모드 뱅크에서 동작이 진행되게 하였다.
이는, 한 번의 로오(Row) 동작으로 모든 뱅크에서 로오 어드레스(Row Address)에 의한 워드라인(Word Line)이 인에이블되게 하고, 한 번의 칼럼(Column) 동 작으로 모든 뱅크에서 칼럼 어드레스(Column Address)에 의한 신호(Yi)가 인에이블되게 하여, 모든 뱅크를 동시에 테스트할 수 있게 하였다.
또한, 데이터 출력 경로에서 각기 다른 뱅크의 데이터가 접전(fighting)이 발생하게 되는 것을 방지하기 위해, 셀의 데이터가 글로벌 리드 데이터 버스라인(GRDB)에 전송되기 전에, 입출력 비교 회로부를 통하여 압축된 입출력 데이터를 글로벌 리드 데이터 버스라인(GRDB)에 전송되게 하였다.
이렇게 한 번의 라이트와 리드 사이클이 진행되면 각각의 뱅크에 모두 라이트와 리드가 되므로 테스트 시간을 획기적으로 감소시킬 수 있다.
본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.
먼저, 정상(Normal) 동작에서 로오 액티브 명령어(Row Active Command)가 입력되면, 명령어 신호인 라스(Row Address Strobe; 이하, 'RAS' 라 칭함)가 인에이블 되고, 이 신호는 각 뱅크의 로오 어드레스 스트로브를 가능하게 하는 신호(rasatv)를 만드는 라스 발생 회로부(30)로 입력된다.
그리고, 카스 액티브 명령어(Cas Active Command)가 입력되면, 명령어 신호인 카스(Column Address Strobe 이하 CAS 라 칭함)가 인에이블 되고, 이 신호는 각 뱅크의 칼럼 어드레스 스트로브를 가능하게 하는 신호(casatv)를 만드는 카스 발생 회로부(40)로 입력된다.
상기 라스 발생 회로부(30) 또는 카스 발생 회로부(40)에서, 뱅크 선택 어드레스(BA)가 입력되는 부분에 병렬로 엔모스 트랜지스터(NM30)를 연결하여, 모든 뱅크의 라이트(Write)와 리드(Read) 테스트시에 인에이블 되는 신호(tm_abwr)를 상기 엔모스 트랜지스터(NM30)의 게이트로 입력하였다.
상기와 같이 라스 발생 회로부(30)와 카스 발생 회로부(40)를 구성하면, 모든 뱅크 라이트(Write)와 리드(Read) 테스트시에 N 개의 뱅크로 구성된 전체 칩(total chip)은 마치 하나의 뱅크처럼 동작하게 되고, 라이트(Write) 명령어가 입력되면 모든 뱅크는 글로벌 라이트 데이터 버스라인(GWDB)을 공유하기 때문에 다른 뱅크지만 같은 주소를 가지는 셀(10)에는 같은 데이터가 라이트(Write) 된다.
따라서, 모든 뱅크에 라이트(Write)하게 된다.
이 후에, 리드(Read) 동작을 실행하면 비트라인에 증폭되어 실려있는 셀(10)의 정보는, 비트라인과 로컬 데이터 버스라인(LDB)을 연결하는 신호(Yi)가 인에이블 되면서 로컬 데이터 버스라인(LDB)으로 전송된다.
이 데이터는 입출력 센스 증폭기(50)에서 증폭되어 출력되는데, 이는 입출력 비교 회로부(70)로 입력된다.
이때, 상기 입출력 센스 증폭기(50)의 출력과 글로벌 리드 데이터 버스라인(GRDB)을 연결하는 전송 게이트(60)는 상기 테스트 신호에 의해 클로우즈(close)되고, 입출력 비교 회로부(70)의 출력을 글로벌 리드 데이터 버스라인(GRDB)과 연결하는 전송 게이트(60)는 상기 테스트 신호에 의해 오픈(open)되어 글로벌 리드 데이터 버스라인(GRDB)으로 전송된다.
따라서, 모든 뱅크를 리드(Read)하게 된다.
여기서, 입출력 비교 회로부(70)의 입력을 구성하는 것을 살펴보면 다음과 같다.
첫 번째 방법은, 같은 데이터 경로에 있는 입출력 센스 증폭기(50)의 출력을 각 뱅크에서 뽑아내어 입력을 구성한다.
즉, 도 5 에 도시한 바와 같이 같은 글로벌 데이터 버스라인(GDB)에 실리는 데이터를 입출력 비교 회로부(70)의 입력으로 한다.
이것은, 테스트시에 라이트(Write) 동작에서 데이터를 "하이" 또는 "로우"에 상관없이 입력할 수 있고, 리드(Read) 동작시에 이들을 "하이"-"로우"로 읽어낼 수 있다.
두 번째 방법은, 도 6 에 도시한 바와 같이, 같은 뱅크에서 출력되는 입출력 센스 증폭기(50)의 출력을 입력으로 사용한다.
이것은, 테스트시에 라이트(Write) 동작에서 모두 같은 위상의 데이터를 입력하여야 한다.
따라서 이와 같은 방식의 멀티 뱅크 테스트 방식은, 싱크로너스 디램에 있는 테스트중에서 스페샬 테스트 모드의 데이터 출력 압축 방식으로 테스트하는 것보다 현저하게 테스트 시간을 줄일 수 있게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은, 모든 뱅크에서 동작이 진행되어 데이터가 출력이 되게 하였고, 각각 뱅크의 정보가 글로벌 데이터 버스 라인에서 접전이 일어나지 않도록 각각 뱅크의 입출력 센스 증폭기 출력이 글로벌 데이터 버스 라인에 전송 되기전에 압축되도록 하여 각 뱅크의 셀을 테스트함으로써, 테스트 시간을 단축시킬 수 있는 효과가 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 복수개의 뱅크에 대하여 공통된 뱅크 테스트 신호의 입력에 따라 각 뱅크의 로오 어드레스에 해당하는 워드라인을 인에이블시키는 라스(RAS) 발생 회로부;
    상기 뱅크 테스트 신호의 입력에 따라 각 뱅크의 칼럼 어드레스에 해당하는 칼럼 어드레스 선택 신호를 인에이블시키는 카스(CAS) 발생 회로부;
    상기 카스 발생 회로부의 칼럼 어드레스 선택 신호가 인에이블 됨에 따라 입력된 데이터를 증폭시켜 글로벌 리드 데이터 버스라인(GRDB)에 출력하는 입출력 센스 증폭기;
    상기 입출력 센스 증폭기의 출력을 상기 글로벌 리드 데이터 버스라인(GRDB)에 전달하기 전에 압축시키는 입출력 비교 회로부; 및
    상기 뱅크 테스트 신호의 입력에 따라 상기 입출력 센스 증폭기의 출력은 글로벌 리드 데이터 버스라인(GRDB)에 전송하기 위한 경로를 단락시키고, 상기 입출력 비교회로부의 출력을 상기 글로벌 리드 데이터 버스라인(GRDB)에 전송하기 위한 경로를 오픈하는 전송 게이트를 구비함을 특징으로 하는 싱크로너스 디램에서의 멀티 뱅크 테스트 장치.
  2. 제 1 항에 있어서
    상기 라스 발생 회로부는,
    게이트 단자로 라스 액티브 신호가 공통으로 입력되고, 직렬 접속된 피모스 트랜지스터(PM31) 및 엔모스 트랜지스터(NM31);
    상기 피모스 트랜지스터(PM31) 및 엔모스 트랜지스터(NM31)의 직렬 접속점에 연결되어 출력 신호(rasatv)의 출력 시간을 제어하는 타이밍 콘트롤러;
    상기 엔모스 트랜지스터(NM31)와 직렬 접속되고 각기 게이트 단자로 뱅크 선택 어드레스(BA)가 입력되는 직렬 접속된 엔모스 트랜지스터(NM32, NM33);
    상기 엔모스 트랜지스터(NM31, NM32)의 접속점에 병렬 접속된 엔모스 트랜지스터(NM30);
    상기 엔모스 트랜지스터(NM30)의 게이트 단자로 모든 뱅크의 라이트(Write)와 리드(Read) 테스트시에 인에이블 되는 뱅크 테스트 신호(tm_abwr)를 입력하도록 구비함을 특징으로 하는 싱크로너스 디램에서의 멀티 뱅크 테스트 장치.
  3. 제 1 항에 있어서,
    상기 카스 발생 회로부는,
    게이트 단자로 라스 신호가 공통으로 입력되는 피모스 트랜지스터(PM41) 및 엔모스 트랜지스터(NM41)를 직렬 접속하고,
    상기피모스 트랜지스터(PM41) 및 엔모스 트랜지스터(NM41)의 직렬 접속점에 출력 신호(casatv)의 출력 시간을 제어하는 타이밍 콘트롤러를 접속하며,
    상기 엔모스 트랜지스터(NM41)와 직렬 접속되고 각기 게이트 단자로 뱅크 선택 어드레스(BA)가 입력되는 엔모스 트랜지스터(NM42, NM43)를 직렬 접속하고,
    상기 엔모스 트랜지스터(NM41, NM42)의 접속점에 엔모스 트랜지스터(NM40)를 병렬로 접속하여,
    상기 엔모스 트랜지스터(NM40)의 게이트 단자로 모든 뱅크의 라이트(Write)와 리드(Read) 테스트시에 인에이블 되는 뱅크 테스트 신호(tm_abwr)를 입력하도록 구비함을 특징으로 하는 싱크로너스 디램에서의 멀티 뱅크 테스트 장치.
  4. 제 1 항에 있어서,
    상기 전송 게이트는,
    상기 입출력 센스 증폭기와 글로벌 리드 데이터 버스라인(GRDB) 사이에 게이트 단자로 상기 뱅크 테스트 신호(tm_abwr)가 입력되는 피모스 트랜지스터(PM61)와 게이트 단자로 인버터(In60)를 통하여 반전된 뱅크 테스트 신호(tm_abwr)가 입력되는 엔모스 트랜지스터(NM61)를 공통 접속하고,
    상기 입출력 센스 증폭기와 글로벌 리드 데이터 버스라인 바(/GRDB) 사이에 게이트 단자로 상기 뱅크 테스트 신호(tm_abwr)가 입력되는 피모스 트랜지스터(PM62)와 게이트 단자로 인버터(In60)를 통하여 반전된 뱅크 테스트 신호(tm_abwr)가 입력되는 엔모스 트랜지스터(NM62)를 공통 접속하며,
    상기 입출력 비교 회로부와 글로벌 리드 데이터 버스라인(GRDB) 사이에 게이트 단자로 상기 뱅크 테스트 신호(tm_abwr)가 입력되는 엔모스 트랜지스터(NM63)와 게이트 단자로 인버터(In60)를 통하여 반전된 모든 뱅크 테스트 신호(tm_abwr)가 입력되는 피모스 트랜지스터(PM63)를 공통 접속하고,
    상기 입출력 비교 회로부와 글로벌 리드 데이터 버스라인 바(/GRDB) 사이에 게이트 단자로 상기 뱅크 테스트 신호(tm_abwr)가 입력되는 엔모스 트랜지스터(NM64)와 게이트 단자로 인버터(In60)를 통하여 반전된 뱅크 테스트 신호(tm_abwr)가 입력되는 피모스 트랜지스터(PM64)를 공통 접속하여 구비함을 특징으로 하는 싱크로너스 디램에서의 멀티 뱅크 테스트 장치.
  5. 제 1 항에 있어서
    상기 입출력 비교 회로부는,
    게이트 단자로 인버터(In70)를 통하여 반전된 뱅크 테스트 신호(tm_abwr)가 입력되는 피모스 트랜지스터(PM71, PM76) 및 엔모스 트랜지스터(NM71, NM73)를 병렬 접속하고,
    상기 피모스 트랜지스터(PM71)와 엔모스 트랜지스터(NM71) 사이에 각기 게이트 단자로 입력 신호(IO<0:3>)가 입력되는 피모스 트랜지스터(PM72 - PM75)를 병렬 접속하며,
    상기 엔모스 트랜지스터(NM71)에 엔모스 트랜지스터(NM72)를 공통 소오스 접속하고,
    상기 피모스 트랜지스터(PM76)와 엔모스 트랜지스터(NM73) 사이에 게이트 단자로 입력바 신호(/IO<0:3>)가 입력되는 피모스 트랜지스터(PM77 - PM80)를 병렬 접속하며,
    상기 엔모스 트랜지스터(NM73)에 엔모스 트랜지스터(NM74)를 공통 소오스 접속하고,
    낸드 게이트(NA71)를 통하여 입력되는 신호와 상기 뱅크 테스트 신호(tm_abwr)를 낸드 게이트(NA72) 및 인버터(In71 -In74)를 통하여 낸드 게이트(NA73)의 일측 단자에 접속함과 아울러 인버터(In75 -In79)를 통하여 상기 낸드 게이트(NA73)의 타측 단자에 접속하며,
    상기 낸드 게이트(NA73)의 출력은 인버터(In80)를 통하여 상기 엔모스 트랜지스터(NM72, NM74)의 게이트 단자에 공통 접속하여 구비함을 특징으로 하는 싱크로너스 디램에서의 멀티 뱅크 테스트 장치.
  6. 제 5 항에 있어서,
    상기 입출력 비교 회로부의 입력은,
    같은 글로벌 리드 데이터 버스라인(GRDB)에 전송되고, 같은 칼럼 어드레스에 의해 인에이블되는 상기 입출력 센스 증폭기의 출력을 사용하도록 구비함을 특징으로 하는 싱크로너스 디램에서의 멀티 뱅크 테스트 장치.
  7. 제 5 항에 있어서,
    상기 입출력 비교 회로부의 입력은,
    같은 뱅크이고, 같은 칼럼 어드레스에 의해 인에이블되는 상기 입출력 센스 증폭기의 출력을 사용하도록 구비함을 특징으로 하는 싱크로너스 디램에서의 멀티 뱅크 테스트 장치.
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