KR100695435B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 병렬 입/출력 인터페이스 방식으로 DRAM 코어 테스트를 수행하여 테스트 시간을 감소시키면서 다양한 입/출력 정보 전송 처리모드-SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quadruple Data Rate)-을 갖는 반도체 메모리 소자를 제공하기 위한 것으로, 이를 위해 본 발명은 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 다수의 글로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서, 상기 뱅크의 코어 영역의 테스트 모드시 인에이블되는 모드 레지스터 인에이블 신호에 응답하여 상기 글로벌 데이터 버스를 통해 입력되는 테스트 신호에 따라 다수의 제1 패드를 매개로 입출력되는 정보신호의 전송모드를 결정하기 위한 모드신호를 출력하는 모드 설정부와, 상기 모드 설정부로부터 설정된 상기 모드신호에 따라 입력되는 외부 클럭의 파형을 변경하여 상기 전송모드에 대응되는 정보 전송율을 갖도록 명령 및 주소신호와 정보신호의 입출력을 동기시키기 위한 제1 및 제2 내부 클럭을 생성하는 클럭 생성부와, 상기 모드 레지스터 인에이블 신호에 응답하여 다수의 제2 패드로부터 병렬로 입력되는 테스트 신호를 상기 글로벌 데이터 버스로 바이패스시키고, 상기 제1 패드를 통해 상기 정보신호를 상기 제1 및 제2 내부 클럭에 동기시켜 입출력하는 테스트 입/출력 제어부를 구비하는 반도체 메모리 소자를 제공한다.
멀티 미디어, 멀티 포트 메모리 소자, 뱅크, 뱅크 제어부, 포트, 글로벌 데이터 버스, 직렬 전송, 병렬 전송, 테스트 모드, 직접 접근, 다중 정보 전송 모드, SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quadruple Data Rate)

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 기출원된 멀티 포트 메모리 소자의 구조를 도시한 개념도.
도 2는 도 1에 도시된 뱅크의 내부 구성을 도시한 구성도.
도 3은 도 1에 도시된 포트의 내부 구성을 도시한 구성도.
도 4는 도 1에 도시된 포트로 입력되는 입력신호의 프레임 형태를 도시한 도면.
도 5는 도 1에 도시된 뱅크 제어부의 구성을 도시한 구성도.
도 6은 도 5에 도시된 스테이트 머신의 구성을 도시한 구성도.
도 7은 포트로부터 뱅크로의 입력신호 전송 경로를 설명하기 위하여 도시한 도면.
도 8은 뱅크로부터 포트로의 출력신호 전송 경로를 설명하기 위하여 도시한 도면.
도 9는 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 구조를 도시한 구성도.
도 10은 도 9에 도시된 테스트 입/출력 제어부의 내부 구성을 도시한 구성도.
도 11은 각 정보 전송 모드별 정보 쓰기 동작 파형을 도시한 파형도.
도 12는 각 정보 전송 모드별 정보 읽기 동작 파형을 도시한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
BANK0~BANK7 : 뱅크 PORT0~PORT3 : 포트
BC0~BC7 : 뱅크 제어부 GIO_out, GIO_in : 글로벌 데이터 버스
LIO_Bout, LIO_Bin, LIO_P1, LIO_P2 : 로컬 데이터 버스
Tx : 전송 패드 Rx : 수신 패드
DQ0, DQ1, DQi : 테스트 패드
MUX : 먹스 DEMUX : 디먹스
TB1~TB4 : 3상 버퍼 10 : 메모리 셀 어레이
11 : 행 디코더 12 : 열 디코더
13 : 쓰기 드라이버 14 : 정보 버스 감지 증폭기
41 : 수신부 42 : 송신부
61, 411 : 병렬화부 412, 631 : 명령 생성부
413 : 뱅크 주소 생성부 414 : 뱅크 주소 출력부
415 : 입력유효정보 출력부 62, 521 : 직렬화부
422 : 출력유효정보 입력부 63 : 스테이트 머신
64 : 입력신호 상태 판별부 65 : 뱅크 선택부
66 : 포트 선택부 632 : 입력정보 스트로브 생성부
633 : 행 주소 생성부 634 : 열 주소 생성부
635 : 읽기 정보 파이프 제어부
636 : 정보 출력 제어부
91 : 모드 설정부 93 : 클럭 생성부
93 : 테스트 정보 입/출력 제어부
931 : 명령 디코더
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부장치와 직렬 또는 병렬 입/출력 인터페이스(interface) 방식으로 정보통신을 수행하는 반도체 메모리 소자의 테스트(test) 모드시 다중 정보 전송에 관한 것이다.
일반적으로, RAM(Random Access Memory)을 비롯한 대부분의 메모리 소자는 하나의 포트-하나의 포트에 다수의 입/출력 핀 세트(pin set)가 존재함-를 구비한다. 즉, 외부 칩셋(chipset)과의 정보(data) 교환을 위해 하나의 포트만을 구비하고 있다. 이러한 단일 포트를 갖는 메모리 소자는 여러 개의 입/출력 핀에 연결된 신호선을 통해 동시에 여러 비트(bit)의 정보를 전송하는 병렬 입/출력 인터페이스를 사용하고 있다. 즉, 다수의 입/출력 핀을 통해 외부 소자와 정보를 병렬적으로 교환한다.
전술한 입/출력 인터페이스는 서로 다른 기능을 갖는 단위 소자를 신호선으로 서로 연결하여 송/수신 정보가 정확히 상대에게 전송되도록 하기 위한 전기적, 기계적 취급 방법을 말하며, 후술되는 입/출력 인터페이스 또한 이와 동일한 의미로 해석되어야 한다. 또한, 신호선은 보편적으로 주소신호(address signal), 정보신호(data signal) 및 제어신호(control signal) 등과 같은 신호를 전송하는 버스(bus)를 말하며, 후술될 신호선은 설명의 편의를 위해 통칭에서 버스라 명명하기로 한다.
병렬 입/출력 인터페이스는 여러 개의 버스를 통해 동시에 여러 비트의 정보를 전송할 수 있어 정보 처리 효율(속도)이 우수하므로 빠른 속도를 요하는 짧은 거리 전송에 주로 이용되고 있다. 그러나, 병렬 입/출력 인터페이스는 입/출력 정보를 전송하기 위한 버스가 증가하는 바, 거리가 길어지면 제품 단가(cost)가 높아지게 된다. 또한, 멀티 미디어 시스템(multi-media system)의 하드웨어(hardware)의 측면에서 볼 때, 단일 포트(single port)라는 제약 때문에 다양한 멀티 미디어 기능을 지원하기 위해서는 여러 개의 메모리 소자를 독립적으로 구성하거나, 하나의 기능에 대한 동작이 진행될 때는 다른 기능의 동작을 동시에 할 수 없다는 단점이 있다.
전술한 바와 같은 병렬 입/출력 인터페이스의 단점을 고려하여 병렬 입/출력 인터페이스를 갖는 메모리 소자를 직렬 입/출력 인터페이스로 전환하려는 노력이 계속되고 있으며, 또한 다른 직렬 입/출력 인터페이스를 갖는 장치와의 호환성 확장 등을 고려하여 반도체 메모리 소자의 입출력 환경이 직렬 입/출력 인터페이스로 의 전환이 요구되고 있다. 뿐만 아니라, 표시장치 예컨대, HDTV(High Definition TeleVision)와 LCD(Liquid Crystal Display) TV와 같은 표시장치에서는 오디오(audio)나 비디오(video) 등과 같은 응용 소자들이 내장되어 있으며, 이러한 응용 소자들은 독립적인 정보 처리(data processing)가 요구되므로 다수의 포트를 통해 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자의 개발이 절실히 요구되는 상황이다.
이에, 본 발명의 출원인은 2005년 9월 29일자로 특허출원된 특허출원 제2005-90936호를 선출원으로 하여 2006년 4월 11일자로 우선권 주장출원된 특허출원 제2006-0032948호에 개시된 바와 같이 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자의 구조를 제안한 바 있다.
도 1은 대한민국 특허출원 제2006-0032948호에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도이다. 여기서는, 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)를 구비하고, 16 비트 정보 프레임(16 bit data frame)을 가지며, 64비트 프리-페치(pre-fetch) 동작을 수행하는 메모리 소자를 예로 설명한다.
도 1을 참조하면, 제안된 멀티 포트 메모리 소자는 코어(core) 영역의 중앙부에 행(row) 방향(도면에서는 좌우방향)으로 배치되어 각각 서로 다른 목표(target) 외부 장치와 독립적으로 직렬 정보통신을 수행하기 위한 다수의 포트(PORT0~PORT3)와, 다수의 포트(PORT0~PORT3)를 경계로 상부와 하부에 각각 일정 개수만큼 행 방향으로 배치된 다수의 뱅크(BANK0~BANK3 및 BANK4~BANK7)와, 코어 영역의 상부에 배치된 다수의 뱅크(BANK0~BANK3)와 포트(PORT0~PORT3) 사이에 행 방향으로 배치되어 병렬 정보 전송을 수행하기 위한 제1 글로벌 데이터 버스(GIO_out)와, 코어 영역의 하부에 배치된 다수의 뱅크(BANK4~BANK7)와 포트(PORT4~PORT7) 사이에 행 방향으로 배치되어 병렬 정보 전송을 수행하기 위한 제2 글로벌 데이터 버스(GIO_in)와, 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)와 다수의 뱅크(BANK0~BANK7) 간에 신호 전송을 제어하기 위한 뱅크 제어부(BC0~BC7)를 구비한다.
도 1에 도시된 멀티 포트 메모리 소자의 각 구성요소를 구체적으로 설명하면 다음과 같다.
8개의 뱅크(BANK0~BANK7) 각각은 도 2에 도시된 바와 같이 N×M(N, M은 자연수)개의 메모리 셀(MC)이 행렬 형태로 배치된 메모리 셀 어레이(10)와, 행/열 라인 별로 메모리 셀을 선택하는 행/열 디코더(11, 12)를 포함하고, 각 뱅크의 내부에는 통상의 DRAM 코어 영역에서 필수적인 정보 버스 감지 증폭기(Data Bus SenseAmplifier, DBSA)(14), 등화기(equalizer, 미도시) 및 쓰기 드라이버(Write Driver, W/D)(13)를 구비한다. 이러한 구성들을 구비한 뱅크(BANK0~BANK7)는 다수의 포트(PORT0~PORT3)를 경계로 코어 영역을 이분할하여 서로 대칭적으로 상부에 4개의 뱅크(BANK0~BANK3)가 행 방향으로 배치되고, 하부에 나머지 4개의 뱅크(BANK4~BANK7)가 배치된다. 한편, 상기에서 정보 버스는 비트 라인(bit line)으로서 열 라인에 해당한다.
4개의 포트(PORT0~PORT3) 각각은 코어 영역의 중앙부에 배치되며, 독립적으 로 모든 뱅크(BANK0~BANK7)에 접근(access)할 수 있도록 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)와 연결된다. 또한, 도 3에 도시된 바와 같이 수신 패드(Rx)를 매개로 외부 장치(응용 소자)로부터 입력되는 입력신호와 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 출력되는 출력신호가 동시에 전달될 수 있도록 수신 패드(Rx)로부터 상기 입력신호를 수신하는 수신부(41)와 상기 출력신호를 전송 패드(Tx)를 매개로 외부 장치로 송신하는 송신부(42)를 독립적으로 구비한다.
수신부(41)는 외부 장치로부터 수신 패드(Rx)를 통해 직렬로 입력되는 20비트 프레임의 입력신호를 병렬화하여 DRAM 동작에 유효한 26비트의 유효신호로 변환하여 출력한다. 여기서, 26비트의 유효신호는 8비트의 포트/뱅크 선택(port/bank select) 신호(Pi_BK<0:7>)(여기서, 'i'는 포트 수에 대응되는 자연수로서, '0~3'이 됨)와, 18비트의 입력유효정보신호(Pi_RX<0:17>)(여기서, i는 0~3)로 이루어진다. 또한, 18비트의 입력유효정보신호(Pi_RX<0:17>)는 1개의 명령 플래그(command flag) 신호와, 1개의 RAS/DM(Row Address Strobe/Data Mask)와, 16비트의 명령/주소/정보(command/address/data)신호로 이루어진다. 이때, 16비트의 명령/주소/정보신호는 16비트의 신호가 명령으로 인식될 수도 있고, 주소로 인식될 수도 있으며, 정보로 인식될 수 있음을 의미한다.
한편, 신호 전송을 위한 프로토콜(protocol)의 형태로서 입력신호의 프레임 형태(frame format)가 도 4에 도시되었다. 도 4에서 (a)는 기본 프레임 형태이고, (b)는 쓰기 명령 프레임 형태이고, (c)는 쓰기 정보 프레임 형태이고, (d)는 읽기 명령 프레임 형태이고, (e)는 읽기 정보 프레임 형태이며, (f)는 명령 프레임 형태이다.
일례로 도 4의 (b) 및 (c)에 도시된 쓰기 명령/정보 프레임을 설명하면 다음과 같다.
도 4의 (b)에 도시된 바와 같이, 쓰기 명령 프레임 형태는 20비트 단위의 직렬화된 신호로서 외부 장치로부터 입력되며, 각 비트 중 19 및 18번째 비트(PHY)는 물리적 링크 코딩(physical link coding)비트에 해당하고, 그 다음 17번째 비트 'CMD', 16~14번째 비트는 각각 'ACT'(active), 'WT'(write), 'PCG'(precharge)에 해당하는 신호로서, 'ACT'는 내부 활성화 신호이고, 'WT'는 내부 쓰기 명령 신호이며, 'PCG'는 내부 비활성화 신호를 나타낸다. 예컨대, 정상(normal)적인 쓰기 동작시에는 17~14번째 비트가 '1010'이 되고, 자동-프리챠지(auto-precharge)를 갖는 쓰기 동작시에는 '1011'이 된다. 또한, 13~10번째 비트(UDM)는 4 클럭(clock)에 걸쳐서 인가되는 쓰기 정보의 상위 바이트 쓰기 정보 마스크(upper-byte write data mask) 신호로 사용된다. 또한 9~6번째 비트(BANK)는 쓰기 동작시 정보가 쓰여지는 뱅크 정보를 가리키며, 5~0번째 비트(COLUMN ADDRESS)는 열 주소(column address)를 나타낸다.
한편, 도 4의 (c)에 도시된 쓰기 정보 프레임은 (b)에 도시된 쓰기 명령 프레임이 입력된 후 16비트 쓰기 정보가 4 클럭에 걸쳐서 입력된다. 쓰기 정보 프레임 형태에서 17번째 비트(CMD)는 논리 로우(LOW, '0')가 되어야 하고, 16번째 비트(LDM)는 입력되는 정보의 하위 바이트 쓰기 정보 마스크(lower-byte write data mask) 신호를 의미하며, 15~8번째 비트(UPPER BYTE)와 7~0번째 비트(LOWER BYTE)는 각각 쓰기 정보의 상위 바이트와 하위 바이트를 의미한다.
상기한 동작을 구현하기 위한 일례로 수신부(41)의 구성을 살펴보면 다음과 같다.
도 3에 도시된 바와 같이, 수신부(41)는 병렬화부(parallelizer)(411)와, 명령 생성부(412)와, 뱅크 주소 생성부(413)와, 뱅크 주소 출력부(414)와, 입력유효정보 출력부(415)를 구비한다.
병렬화부(411)는 외부 장치로부터 수신 패드(Rx)를 매개로 직렬 신호로 입력되는 20비트(1 프레임)의 입력신호를 입력받아 20비트의 병렬 신호로 변환하여 출력한다.
명령 생성부(412)는 병렬화부(411)로부터 출력되는 20비트 프레임의 입력신호의 비트 중 17번째 비트(명령 플래그 비트)를 이용하여 입력신호가 어떤 동작을 수행하기 위한 신호인지를 판단한다. 즉, 도 4에 도시된 프레임에서 17번째 비트가 '0'인 경우 쓰기(write) 동작을 수행하기 위한 신호로 판단하고, '1'인 경우 읽기(read) 동작을 수행하기 위한 신호로 판단한다. 또한, 명령 생성부(412)는 입력신호의 비트 중 뱅크 정보로 활용되는 비트들-여기서는, 8개의 뱅크이므로 3비트가 사용되며, 도 4에서 프레임 페이로드(FRAME PAYLOAD)에 포함되는 비트들 중에 포함-을 출력한다.
뱅크 주소 생성부(413)는 명령 생성부(412)로부터 뱅크(BANK0~BANK7) 중 해당 뱅크를 선택하기 위한 선택 정보로 활용되는 비트들(여기서는 3비트)을 입력받 고, 8비트의 뱅크 주소를 생성하여 출력한다. 이를 위해, 뱅크 주소 생성부(413)는 3비트의 입력신호를 입력받아 8비트의 출력신호를 출력하는 3×8 디코더(decoder)로 구성된다.
뱅크 주소 출력부(414)는 뱅크 주소 생성부(413)로부터 뱅크 주소를 입력받고, 뱅크 주소에 대응되는 8비트의 뱅크 선택 신호(Pi_BK<0:7>)를 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이를 위해, 뱅크 주소 출력부(414)는 다수의 출력 드라이버(driver)로 구성되며, 출력 드라이버는 공지된 모든 출력 드라이버를 포함한다.
입력유효정보 출력부(415)는 병렬화부(411)를 매개로 입력되는 18비트의 유효정보신호(Pi_RX<0:17>)를 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이를 위해, 입력유효정보 출력부(415)는 뱅크 주소 출력부(414)와 마찬가지로 다수의 출력 드라이버로 구성된다.
송신부(42)는 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 병렬로 입력되는 출력유효정보신호(Pi_data<0:15>)(여기서, i는 0~3)를 직렬화하여 송신 패드(Tx)로 출력한다.
이를 위해, 송신부(42)는 직렬화부(serializer)(421)와, 출력유효정보 입력부(422)를 구비한다.
출력유효정보 입력부(422)는 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 16비트의 출력유효정보신호(Pi_data<0:15>)를 병렬로 입력받고, 명령 생성부(412)의 제어(쓰기 또는 읽기 동작에 따른 정보신호 입출력 제 어)에 응답하여 출력유효정보 신호(Pi_data<0:15>)를 전송 프로토콜에 맞도록 패킷(packet)화한 후 20비트 프레임을 갖는 출력신호를 생성하여 출력한다. 이를 위해 출력유효정보 입력부(422)는 다수의 입력 드라이버로 구성된다.
직렬화부(421)는 출력유효정보 입력부(422)로부터 병렬로 입력되는 20비트 출력신호를 직렬화하고, 직렬화된 20비트의 출력신호를 순차적으로 송신 패드(Tx)로 출력한다.
한편, 제1 글로벌 데이터 버스(GIO_out)는 각 뱅크(BANK0~BANK7)로부터 입력되는 출력유효정보신호(Pi_data<0:15>)를 병렬로 각 포트(PORT0~PORT3)로 독립적으로 전달하기 위하여 총 64비트(16(정보 비트 수)×4(포트 수)비트)의 버스로 이루어진다.
제2 글로벌 데이터 버스(GIO_in)는 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 신호(18비트의 입력유효정보신호와 8비트의 뱅크 선택 신호 포함)를 병렬로 각 뱅크(BANK0~BANK7)로 독립적으로 전달하기 위하여 총 104개(26(정보 비트 수)×4(포트 수)개)의 버스로 이루어진다.
이러한 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)는 각 뱅크 제어부(BC0~BC7) 또는 각 포트(PORT0~PORT3)와 신호 전송을 하기 위하여 로컬 데이터 버스(local data bus)와 연결된다. 로컬 데이터 버스(local data bus)는 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)를 각 뱅크 제어부(BC0~BC7)와 각 포트(PORT0~PORT3)와 연결시킨다. 여기서는 연결시키는 대상에 따라 설명의 편의를 위해 제1 내지 제4 로컬 데이터 버스(LIO_Bout, LIO_Bin, LIO_P1, LIO_P2)로 구분 하여 설명하였다.
한편, 뱅크 제어부(BC0~BC7) 각각은 각 뱅크(BANK0~BANK7)를 담당하기 위하여 각 뱅크마다 하나씩 설치되고, 해당 뱅크(담당 뱅크)와 각 포트(PORT0~PORT3) 간의 신호 전송을 담당한다. 이를 위해 도 5에 도시된 바와 같이 뱅크 제어부(BC0~BC7) 각각은 병렬화부(61)와, 직렬화부(62)와, 스테이트 머신(state machine)(63)과, 입력신호 상태 판별부(64)와, 뱅크 선택부(65)와, 포트 선택부(66)를 구비한다.
먼저, 뱅크 선택부(65)는 포트/뱅크 선택신호(P/B_select)에 응답하여 다수의 포트(PORT0~PORT3)로부터 각각 독립적으로 입력되는 입력유효정보신호(Pi_RX<0:17>) 중 담당하는 해당 뱅크로 입력되어야 할 신호만을 선택하여 해당 뱅크로 전달하는 기능을 수행한다. 이러한 동작을 수행하는 이유는 모든 포트(PORT0~PORT3)로부터 제2 글로벌 데이터 버스(GIO_in)를 매개로 동시에 입력유효정보신호(Pi_RX<0:17>)가 입력될 수 있기 때문이다. 이때, 포트/뱅크 선택신호(P/B_select)는 도 3에 도시된 뱅크(BANK0~BANK3)의 뱅크 주소 출력부(414)의 뱅크 선택 신호(Pi_BK<0:7>)를 포함한다. 이러한 뱅크 선택부(65)는 제1 글로벌 데이터 버스(GIO_in)를 매개로 포트(PORT0~PORT3)로부터 각각 입력되는 18비트의 입력유효정보신호(Pi_RX<0:17>)와, 뱅크를 선택하기 위한 포트/뱅크 선택신호(Pi_BK<0:7>)를 포함하여 총 26비트의 신호를 입력받아 18비트의 뱅크 유효정보신호(BRX<0:17>)를 출력한다.
뱅크 선택부(65)로부터 출력되는 18비트의 뱅크 유효정보신호(BRX<0:17>) 중 16비트는 정보, 주소 또는 뱅크의 상태결정신호(명령신호)로 사용되고, 1비트의 신호는 활성화 플래그 신호(ACTIVE Flag)로 사용되며, 나머지 1비트의 신호는 16비트의 신호가 정보신호인지 아닌지(주소 또는 명령신호)를 판별하는 명령 플래그 신호로 사용된다. 여기서는 일례로 'BRX<17>"를 명령 플래그 신호로 사용하고, 'BRX<16>'을 활성화 플래그 신호로 사용한다. 여기서, 명령 플래그 신호(BRX<17>)는 스테이트 머신(63)의 인에이블(enable) 신호로 사용되며, 활성화 플래그 신호(ACTIVE Flag)는 DRAM 소자에서 동작신호로 사용되는 RAS/DM 신호로 사용된다. 참고로, 'RAS'는 DRAM 전체를 제어하는 칩 인에이블(chip enable) 신호로서, DRAM 동작의 초기 신호이다.
입력신호 상태 판별부(64)는 뱅크 선택부(65)로부터 18개의 뱅크 유효정보신호(BRX<0:17>)를 입력받고, 입력받은 18비트의 뱅크 유효정보신호(BRX<0:17>)가 정보, 주소 또는 명령신호인지를 판별한다. 구체적으로, 입력신호 상태 판별부(64)는 18비트의 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 명령 플래그 신호(BRX<17>)의 상태(status)('0' 또는 '1')를 보고, 17번째 비트(BRX<16>)를 제외한 나머지 16비트의 신호(BRX<0:15>)가 정보, 주소 또는 명령신호인지를 판별하게 된다. 이때, 명령 플래그 신호(BRX<17>)의 상태에 따라 나머지 16비트의 신호(BRX<0:15>)가 정보신호가 아닌 것으로 판명되면, 18개의 신호(BRX<0:17>)를 스테이트 머신(63)으로 출력한다. 그렇지 않고, 정보신호인 경우 16비트의 신호(BRX<0:15>)를 병렬화부(61)로 출력한다.
스테이트 머신(63)은 입력신호 상태 판별부(64)로부터 전송된 18비트의 뱅크 유효정보신호(BRX<0:17>)를 입력받고, 이 신호를 이용하여 DRAM의 동작을 제어하는 주소/명령신호(add/con)를 출력한다. 여기서, 주소/명령신호(add/con)는 내부 활성화 명령 신호(ACT), 내부 비활성화 명령 신호(PCG), 내부 읽기 명령 신호(READ), 내부 쓰기 명령 신호(WRITE) 등의 내부 명령신호와, 행 주소(XADD), 열 주소(YADD) 등의 내부 주소 신호와, 입력정보 스트로브(strobe) 신호(DSTROBE16<0:3>, DSTROBE64), 제어신호(DRVEN_P<0:3>), 파이프 입력 스트로브(pipe in strobe) 신호(PINSTROBE) 및 파이프 출력 제어신호(POUT<0:3>) 등의 내부 제어신호를 생성하여 출력한다.
상기에서 설명한 동작을 갖는 스테이트 머신(63)의 구성의 일례가 도 6에 도시되었다. 도 6에 도시된 바와 같이, 스테이트 머신(63)은 명령 생성부(631)와, 입력정보 스트로브(strobe) 생성부(632)와, 행 주소 생성부(632)와, 열 주소 생성부(634)와, 읽기 정보 파이프(pipe) 제어부(235)와, 정보 출력 제어부(236)를 구비한다.
명령 생성부(631)는 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 'BRX<17>'에 응답하여 인에이블되고, 다른 비트들(BRX<0:15>)을 디코딩(decoding)하여 내부 활성화 명령 신호(ACT), 내부 비활성화 명령 신호(PCG), 내부 읽기 명령 신호(READ), 내부 쓰기 명령 신호(WRITE) 등의 내부 명령신호를 생성한다. 이러한 명령 생성부(631)는 'n'(자연수)개의 디지털(digital) 신호를 입력받아 2n 개의 디지털 신호를 생성하는 디코더로 이루어진다.
입력정보 스토로브 생성부(632)는 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 'BRX<17>'와 쓰기 명령 신호(WRITE)에 응답하여 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE64)를 생성한다. 여기서, 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE64)는 병렬화부(61)의 동작을 제어하는 제어신호로 사용된다.
행 주소 생성부(633)는 내부 활성화 명령 신호(ACT)에 응답(동기)하여 뱅크 유효정보신호(BRX<0:m>)(여기서, m은 자연수)를 행 주소(XADD<0:m>)로 생성하여 출력한다.
열 주소 생성부(634)는 쓰기 명령 신호(WRITE)와 읽기 명령 신호(READ)에 응답하여 뱅크 유효정보신호(BRX<0:n>)(여기서, n은 자연수)를 열 주소(YADD<0:n>)로 생성하여 출력한다.
읽기정보 파이프 제어부(635)는 읽기 명령 신호(READ)에 응답하여 파이프 입력 스트로브 신호(PINSTROBE)와, 파이프 출력 제어신호(POUT<0:3>)를 생성하여 출력한다.
정보출력 제어부(636)는 읽기 명령 신호(READ)에 응답하여 뱅크 선택 신호(Pi_BK<0:7>)-동도면에서는 일례로 뱅크(BANK0)를 선택하기 위한 신호로 특정하여 'BK0_P<0:3>'으로 표시-를 이용하여 제어신호(DRVEN_P<0:3>)를 생성하여 출력한다. 여기서, 제어신호(DRVEN_P<0:3>)는 포트 선택부(66)의 동작을 제어하기 위한 제어신호로 사용된다.
한편, 병렬화부(61)는 신호 상태 판별부(64)로부터 전송된 뱅크 유효정보신 호(BRX<0:15>)를 병렬화하여 64비트의 병렬화된 신호를 출력한다. 즉, 입력신호 상태 판별부(64)로부터 전송된 신호(BRX<0:15>)는 이미 병렬화된 신호 형태로 입력되지만, 뱅크(BANK0~BANK7)의 메모리 셀 영역에서 64비트로 정보를 처리(쓰기 또는 읽기 동작 수행)하기 때문에 16비트 정보를 64비트 정보로 변환시켜야할 필요가 있다.
직렬화부(62)는 파이프 입력 스트로브 신호(PINSTROBE)와, 파이프 출력 제어신호(POUT<0:3>)에 응답하여 뱅크의 정보버스와 연결된 64개의 정보 버스 감지 증폭기(DBSA)(14)로부터 출력되는 64비트의 정보신호를 16비트의 정보신호(DO<0:15>)로 직렬화하여 출력한다.
한편, 도 5에 도시된 바와 같이, 포트 선택부(66)는 직렬화부(62)로부터 16비트씩 출력되는 정보신호(DO<0:15>)를 순차적으로 입력받고, 포트/뱅크 선택 신호(P/B_select)에 의해 선택된 포트로 출력 유효정보신호(Pi_data<0:15>)를 출력한다.
이러한 포트 선택부(66)는 디먹스(DEMUX)로 이루어지며, 각각의 디먹스(DEMUX)는 모든 포트(PORT0~PORT3)와 독립적으로 신호전송을 수행할 수 있도록 각 포트(PORT0~PORT3)별로 할당되어 있다. 또한, 각각의 디먹스(DEMUX)는 16비트 정보신호(DO<0:15>)를 처리하기 위하여 16개의 드라이버로 이루어진다.
드라이버 각각은 각 뱅크(BANK0~BANK7)로부터 포트(PORT0~PORT3)로 출력되는 신호는 제1 글로벌 데이터 버스(GIO_out)를 매개로 모든 뱅크(BANK0~BANK7)가 공유하도록 되어 있으므로 다른 뱅크에 영향을 주지 않도록 하기 위하여 3상 버퍼(tri- state buffer)로 이루어지는 것이 바람직하다.
이하, 상기와 같이 구성된 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 동작을 살펴본다.
도 7은 포트(PORT0~PORT3)로부터 뱅크(BANK0~BANK7)로의 신호(Pi_BK<0:7>, Pi_Rx<0:17>) 경로를 설명하기 위하여 도시한 도면이고, 도 8은 뱅크(BANK0~BANK7)로부터 포트(PORT0~PORT3)로의 신호(Pi_data<0:15>) 경로를 설명하기 위하여 도시한 도면이다. 한편, 도 7에서 'BKj_P<0:3>'(여기서, j는 0~7)는 뱅크 선택 신호, 'Pi_BK<0:7>'와 동일 신호로서 설명의 편의를 위해 그 표시를 달리하였다.
먼저, 포트(PORT0)로부터 뱅크(BANK1)로의 입력신호 경로를 설명하기로 한다.
도 7을 참조하면, 외부 장치로부터 수신 패드(Rx)를 통해 포트(PORT0)로 18비트의 입력신호(물리적 링크 코딩 비트 제외)가 직렬로 입력되면, 포트(PORT0)는 18비트의 입력신호를 26비트의 유효한 신호로 변환하여 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이때, 제2 글로벌 데이터 버스(GIO_in)는 제2 로컬 데이터 버스(LIO_Bin)(도 1참조)를 통해 뱅크(BANK1) 뿐만 아니라, 나머지 뱅크(BANK0, BANK2~BANK7)와 연결된 상태이기 때문에 26비트 유효신호는 제2 로컬 데이터 버스(LIO_Bin)를 통해 모든 뱅크(BANK0~BANK7)의 뱅크 선택부(65)(도 5참조)로 전달된다.
포트(PORT0)로부터 전달되는 26비트 유효신호, 특히 입력유효정보신호(P0_RX<0:17>)는 뱅크(BANK1)로만 전달되어야 할 신호이기 때문에 뱅크(BANK1)를 제외한 나머지 뱅크(BANK0, BANK2~BANK7)로 전달되는 것을 차단하여야할 필요가 있다. 이처럼, 뱅크(BANK1)를 제외한 나머지 뱅크(BANK0, BANK2~BANK7)로 입력유효정보신호(P0_RX<0:17>)가 전달되는 것을 차단하기 위한 신호로서 뱅크 선택 신호(P0_BK<0:7>)가 사용된다.
뱅크 선택 신호(P0_BK<0:7>)는 입력유효정보신호(P0_RX<0:17>)와 함께 포트(PORT0)로부터 제공되는 26비트 유효신호를 구성한다. 이러한 뱅크 선택 신호(P0_BK<0:7>)는 입력유효정보신호(P0_RX<0:17>)와 함께 제2 글로벌 데이터 버스(GIO_in)를 매개로 뱅크(BANK1)의 뱅크 선택부(65), 예컨대 먹스로 입력되어 동작을 제어한다.
뱅크(BANK1)의 입력신호 전송을 담당하는 뱅크 선택부(65)는 뱅크 선택 신호(P0_BK<0:7>), 즉 'BK1_P<0:3>'에 의해 동작(인에이블)되어 제2 글로벌 데이터 버스(GIO_in)를 매개로 입력되는 입력유효정보신호(P0_RX<0:17>)를 수신하여 뱅크(BANK1)로 전달하게 된다. 이때, 나머지 뱅크 선택 신호(BK0_P<0:3>, BK2_P<0:3>~BK7_P<0:3>)는 비활성화(논리 하이 또는 논리 로우 상태)되기 때문에 나머지 뱅크(BANK0, BANK2~BANK7)의 뱅크 선택부(65)는 동작(인에이블)되지 않게 되어 입력유효정보신호(P0_RX<0:17>)는 뱅크(BANK0, BANK2~BANK7)로 전달되지 않게 된다.
다음으로, 뱅크(BANK1)으로부터 포트(PORT0)로의 출력신호 경로를 설명하기로 한다.
도 8을 참조하면, 뱅크(BANK1)로부터 출력되는 64비트의 정보신호는 뱅크 제 어부(BC1)의 직렬화부(62)를 통해 16비트 정보신호(DO<0:15>)로 직렬화되어 포트 선택부(66), 예컨대 디먹스로 출력된다. 디먹스는 제어신호(DRVEN_P<0:3>) 중 활성화된 제어신호(DRVEN_P<0>)에 응답하여 정보신호(DO<0:15>)를 출력유효정보신호(P0_data<0:15>)로 하여 제1 글로벌 데이터 버스(GIO_out)로 실어 보낸다.
제1 글로벌 데이터 버스(GIO_out)로 전달된 출력유효정보신호(P0_data<0:15>)는 제3 로컬 데이터 버스(LIO_P1)를 매개로 하여 포트(PORT0)로 전달된다.
다음으로, 멀티 포트 메모리 소자의 정상(normal)적인 읽기 동작을 설명하기로 한다. 여기서, 정상적인 읽기 동작은 해당 뱅크의 특정 주소로부터 정보를 가져오는 동작이다.
도 1을 참조하면, 수신 패드(Rx)를 매개로 읽기 동작에 해당하는 입력신호(도 4의 (d) 및 (e) 참조)가 직렬로 포트(PORT0)로 입력되면, 포트(PORT0)는 직렬로 입력되는 입력신호를 병렬화부(411)를 통해 병렬화한 후 26비트의 유효신호로 변환하여 출력한다.
포트(PORT0)로부터 출력되는 26비트의 유효신호는 제2 글로벌 데이터 버스(GIO_in)을 통해 뱅크(BANK1)를 담당하고 있는 뱅크 제어부(BC1)의 뱅크 선택부(65)로 입력된다. 이때, 뱅크 제어부(BC1)의 뱅크 선택부(65)는 모든 제2 글로벌 데이터 버스(GIO_in)와 제2 로컬 데이터 버스(LIO_Bin)를 통해 연결되어 있기 때문에 포트(PORT0)를 포함한 나머지 포트(PORT1~PORT3)로부터도 신호를 전송받게 된다.
이에 따라, 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 유효신호에는 뱅크를 선택하기 위해 8비트 뱅크 선택 신호(Pi_BK<0:7>)가 포함되어 있으며, 이 뱅크 선택 신호(Pi_BK<0:7>)를 이용하여 해당 뱅크를 선택하게 된다. 여기서는 뱅크 선택 신호(P0_BK<1>)만이 활성화되어 있기 때문에 뱅크(BANK1)의 뱅크 제어부(BC1)에서는 나머지 포트(PORT1~PORT3)로부터 전달된 각각의 26비트 신호-유효신호는 아님-는 입력받지 않고, 포트(PORT0)로부터 입력되는 입력유효정보신호(P0_RX<0:17>)만 입력받게 된다.
뱅크 제어부(BC1)의 스테이트 머신(63)은 입력유효정보신호(P0_RX<0:17>)를 이용하여 내부 활성화 신호(ACT)와 읽기 명령 신호(READ)를 활성화하고, 활성화된 내부 활성화 신호(ACT)와 읽기 명령 신호(READ)를 이용하여 행/열 주소 생성부(633, 634)를 통해 뱅크(BANK1)의 행/열 주소(XADD, YADD)를 생성하고, 읽기 정보 파이프 제어부(635)를 통해 파이프 입력 스트로브 신호(PINSTROBE)와 파이프 출력 제어신호(POUT)를 활성화하고, 정보 출력 제어부(636)를 통해 제어신호(DRVEN_P)를 활성화하여 출력한다.
뱅크 제어부(BC1)로부터 입력되는 읽기 명령 신호(READ)에 응답하여 해당 열 주소(YADD)에 따라 뱅크(BANK1)로부터 64개의 정보가 정보 라인을 매개로 정보 버스 감지 증폭기(DBSA)(여기서는 64개)를 통해 각각 증폭되어 직렬화부(62)로 출력된다.
직렬화부(62)로 입력된 64비트 출력신호는 파이프 입력 스트로브 신호(PINSTROBE)와 파이프 출력 제어신호(POUT)에 응답하여 16비트로 직렬화되어 출 력된다. 즉, 직렬화부(62)는 64비트 출력신호가 입력되면 이 신호를 16비트씩 4단위의 직렬화된 신호로 변환 및 임시 저장한 후 순차적으로 16비트씩 포트 선택부(66)로 출력한다.
포트 선택부(66)는 직렬화부(62)로부터 입력된 정보신호(DO<0:15>)를 제어신호(DRVEN_P<0:3>)-제어신호(DRVEN_P<0:3>)는 도 5에 도시된 바와 같이 뱅크 선택 신호(BK0_P<0:3>)에 대응되는 신호-에 응답하여 제1 글로벌 데이터 버스(GIO_out)를 매개로 선택된 포트(PORT0)로 16비트씩 출력유효정보신호(P0_data<0:15>)를 순차적으로 출력하게 된다.
포트(PORT0)는 도 3에 도시된 바와 같이 제1 글로벌 데이터 버스(GIO_out)를 통해 순차적으로 16비트씩 출력된 출력유효정보신호(P0_data<0:15>)를 병렬로 입력받은 후 직렬화부(421)를 통해 직렬화하여 송신 패드(Tx)를 통해 해당 외부 장치로 송신하게 된다.
다음으로, 멀티 포트 메모리 소자의 정상(normal)적인 쓰기 동작을 설명하기로 한다. 여기서, 정상적인 쓰기 동작은 행당 뱅크의 특정 주소로부터 정보를 가져오는 동작으로서, 수신 패드(Rx)로부터 4 프레임의 입력신호를 입력받게 된다. 이때, 첫 번째 프레임은 명령신호(이하, 명령 프레임이라 함)(도 4의 (b) 참조)에 해당하고, 나머지 3개의 프레임은 정보신호(이하, 정보 프레임이라 함)(도 4의 (c) 참조)에 해당하는 것으로서 각각 16비트씩 총 64비트가 된다.
도 1을 참조하면, 수신 패드(Rx)를 매개로 쓰기 동작에 해당하는 명령 프레임과 정보 프레임이 연속적으로 포트(PORT0)로 입력되면, 포트(PORT0)는 직렬로 입 력되는 각 프레임 신호를 병렬화부(411)를 통해 병렬화한 후 26비트의 유효신호로 변환하여 출력한다.
포트(PORT0)로부터 출력되는 26비트의 유효신호는 제2 글로벌 데이터 버스(GIO_in)를 통해 뱅크(BANK1)를 담당하고 있는 뱅크 제어부(BC1)의 뱅크 선택부(65)로 입력된다. 이때, 뱅크 제어부(BC1)의 뱅크 선택부(65)는 모든 제2 글로벌 데이터 버스(GIO_in)와 제2 로컬 데이터 버스(LIO_Bin)를 통해 연결되어 있기 때문에 포트(PORT0)를 포함한 나머지 포트(PORT1~PORT3)로부터도 신호를 전송받게 된다.
이에 따라, 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 유효신호에는 뱅크를 선택하기 위해 8비트 뱅크 선택 신호(Pi_BK<0:7>)가 포함되어 있으며, 이 뱅크 선택 신호(Pi_BK<0:7>)를 이용하여 해당 뱅크를 선택하게 된다. 여기서는 뱅크 선택 신호(P0_BK<1>)만이 활성화되어 있기 때문에 뱅크(BANK1)의 뱅크 제어부(BC1)에서는 나머지 포트(PORT1~PORT3)로부터 전달된 각각의 26비트 신호-유효신호는 아님-는 입력받지 않고, 포트(PORT0)로부터 입력되는 입력유효정보신호(P0_RX<0:17>)만 입력받게 된다.
뱅크 제어부(BC1)의 스테이트 머신(63)은 입력유효정보신호(P0_RX<0:17>)(명령 프레임 신호에 해당)를 이용하여 내부 활성화 신호(ACT)와 쓰기 명령 신호(WRITE)를 활성화하고, 뱅크 유효정보신호(BRX<17>)에 응답하여 활성화된 내부 활성화 신호(ACT)와 쓰기 명령 신호(WRTE)를 이용하여 행/열 주소 생성부(633, 634)를 통해 뱅크(BANK1)의 행/열 주소(XADD, YADD)를 생성하고, 입력 정보 스트로 브 생성부(632)를 통해 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE16<0:3>)를 활성화하여 출력한다.
이런 상태에서, 연속적으로 들어오는 나머지 정보 프레임(3개의 프레임) 신호의 입력유효정보신호(P0_RX<0:17>) 중 유효정보신호에 해당하는 16비트의 뱅크 유효정보신호(BRX<0:15>)를 병렬화부(61)(도 6참조)를 통해 64비트(16×4)로 병렬화된 후 동시에 쓰기 드라이버(W/D)를 통해 뱅크(BANK1)의 메모리 셀 어레이(10)에 쓰여지게 된다.
상기에서 설명한 바와 같이, 쓰기 동작시 하나의 뱅크로 4개의 프레임(명령 프레임 및 정보 프레임 포함)의 신호가 연속적으로 입력되면 64개의 정보가 동시에 메모리 셀에 쓰여지게 되는데, 4개의 프레임이 모두 입력되기도 전에 다른 명령이 수행되면(인터럽트(interrupt) 동작), 그때까지 들어온 정보만을 메모리 셀에 쓰게 된다.
이와 같은 구조를 갖는 고속 직렬 입/출력 인터페이스를 지원하는 다수의 포트를 구비하는 멀티 포트 메모리 소자를 테스트하기 위해서는 고속으로 동작하는 테스트(test) 장비가 필요하다. 하지만, 현재 보편적으로 상용화되어 있는 테스트 장비는 그 특성상 고속-직렬 입/출력 인터페이스 방식-으로 동작할 수 없기 때문에 고속 직렬 입/출력 인터페이스 방식으로 멀티 포트 메모리 소자를 테스트할 경우 테스트 시간(test time)이 증대되는 문제가 발생된다. 이와 같이 테스트 시간을 감소시키기 위해서는 멀티 포트 메모리 소자의 고속 직렬 입/출력 인터페이스 방식을 병렬 입/출력 인터페이스 방식으로 전환하여 멀티 포트 메모리 소자를 테스트할 필 요성이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로, 다음과 같은 목적들이 있다.
먼저, 본 발명은 정상 동작시 직렬 입/출력 인터페이스 방식으로 외부장치와 정보통신을 수행하는 멀티 포트 메모리 소자에 있어서, 병렬 입/출력 인터페이스 방식으로 DRAM 코어 테스트를 수행하여 테스트 시간을 감소시키면서 다양한 입/출력 정보 전송 처리율-SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quadruple Data Rate)-을 지원하는 반도체 메모리 소자를 제공하는데 목적이 있다.
또한, 본 발명은 병렬 입/출력 인터페이스 방식으로 정보통신을 수행하는 모든 반도체 메모리 소자(예컨대, 범용 DRAM 소자)의 테스트 모드시 테스트 시간을 감소시키면서 다양한 입/출력 정보 전송 처리율을 갖는 반도체 메모리 소자를 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 다 수의 글로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서, 상기 뱅크의 코어 영역의 테스트 모드시 인에이블되는 모드 레지스터 인에이블 신호에 응답하여 상기 글로벌 데이터 버스를 통해 입력되는 테스트 신호에 따라 다수의 제1 패드를 매개로 입출력되는 정보신호의 전송모드를 결정하기 위한 모드신호를 출력하는 모드 설정부와, 상기 모드 설정부로부터 설정된 상기 모드신호에 따라 입력되는 외부 클럭의 파형을 변경하여 상기 전송모드에 대응되는 정보 전송율을 갖도록 명령 및 주소신호와 정보신호의 입출력을 동기시키기 위한 제1 및 제2 내부 클럭을 생성하는 클럭 생성부와, 상기 모드 레지스터 인에이블 신호에 응답하여 다수의 제2 패드로부터 병렬로 입력되는 테스트 신호를 상기 글로벌 데이터 버스로 바이패스시키고, 상기 제1 패드를 통해 상기 정보신호를 상기 제1 및 제2 내부 클럭에 동기시켜 입출력하는 테스트 입/출력 제어부를 구비하는 반도체 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 외부 장치와 병렬 입/출력 인터페이스 방식으로 정보통신을 수행하는 반도체 메모리 소자에 있어서, 테스트 모드시 다수의 제1 패드로 각각 병렬로 입력되는 테스트 신호에 따라 다수의 제2 패드로 입출력되는 정보신호의 전송모드를 결정하기 위한 모드신호를 출력하는 모드 설정부와, 상기 모드 설정부로부터 출력되는 상기 모드신호에 따라 상기 외부 장치로부터 입력되는 외부 클럭의 파형을 변경하여 상기 전송모드에 대응되는 정보 전송율을 갖도록 상기 정보신호의 입출력을 동기시키기 위한 제1 및 제2 내부 클럭을 생성하는 클럭 생성부와, 상기 테스트 모드시 상기 제2 패드를 통해 상기 정보신호를 상기 제1 및 제2 내부 클럭에 동기시켜 입출력하는 테스트 입/ 출력 제어부를 구비하는 반도체 메모리 소자를 제공한다.
본 발명은 멀티 포트 메모리 소자를 포함하는 반도체 메모리 소자의 테스트 모드(DRAM core test mode)(이하, DTM 모드라 함)시 테스트 장치와 외부 패드 간의 병렬 입/출력 인테페이스 방식을 이용하여 다양한 입/출력 정보 전송 처리 모드-SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quadruple Data Rate)-로 테스트 동작을 수행하도록 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호(도면번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 9는 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 구성도이다. 여기서는 설명의 편의를 위해 정상(normal) 동작 모드에서의 동작은 전술한 내용으로 대신하기로 하고, DTM 모드에 관련하여서만 설명하기로 한다.
도 9를 참조하면, 본 발명의 실시예에 따른 멀티 포트 메모리 소자는 DRAM 코아 영역을 테스트하기 위한 테스트 모드시 활성화되는 모드 레지스터 인에이블 신호(mode register enable) 신호(MREb)에 응답하여 정보 전송 모드(Data Transfer Mode) 선택신호(DTT0, DTT1)에 따라 4개의 모드신호(TQDR0, TQDR1, TDDR, TSDR)를 출력하는 모드 설정부(91)와, 모드신호(TQDR0, TQDR1, TDDR, TSDR)에 응답하여 외부 패드로부터 입력되는 외부 클럭(CLK)을 입력받아 제1 및 제2 내부 클럭(TCLK, DCLK)을 생성하는 클럭 생성부(92)와, 모드 레지스터 인에이블 신호(MREb)에 응답하여 송수신 패드(TXi, RXi)(여기서, i는 자연수)-정상 동작 모드시 직렬로 정보가 입출력되는 패드-를 통해 병렬로 각각 입력되는 외부신호(명령/주소/제어)(이하, 테스트 신호라 함)와, 테스트 패드(DQi)로부터 입력된 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)를 통해 뱅크(BANK)로 전달하는 테스트 입/출력 제어부(93)를 구비한다.
모드 설정부(91)는 외부 패드로부터 입력되는 모드 레지스터 인에이블 신호(MREb)에 응답하여 DRAM 소자를 DTM 모드로 진입시키고, 테스트 입/출력 제어부(93)를 매개로 제1 글로벌 데이터 버스(GIO_in)로 바이패스(bypass)되어 입력되는 정보 전송 모드 선택신호(DTT0, DTT1)를 디코딩(decoding)하여 4개의 모드신호(TQDR0, TQDR1, TDDR, TSDR)를 출력한다. 이때, 정보 전송 모드 선택신호(DTT0, DTT1)는 송수신 패드(TXi, RXi)를 매개로 입력되는 테스트 신호를 구성하는 다수의 비트, 즉 테스트 신호의 비트들 중 설정된 2개의 비트에 해당한다. 또한, 모드 설정부(91)는 외부 패드-송수신 패드와 테스트 패드를 제외한 또 다른 패드-로부터 소정의 외부 제어신호(미도시)를 입력받아 디코딩하여 뱅크 선택신호(BKEN)를 출력한다.
클럭 생성부(92)는 외부 클럭(CLK)을 입력받고, 모드 설정부(91)로부터 입력되는 모드신호(TQDR0, TQDR1, TDDR, TSDR)에 따라 도 11에 도시된 바와 같은 파형 을 갖는 제1 및 제2 내부 클럭(TCLK, DCLK)을 생성한다. 도 11에서 'QDRO'는 'TQDRO'가 활성화(논리 하이 또는 로우)되면 선택되고, 'QDR1'는 'TQDR1'가 활성화되면 선택되고, 'DDR'는 'TDDR'이 활성화되면 선택되고, 'SDR'는 'TSDR'이 활성화되면 선택된다.
도 11를 참조하면, 'QDR0' 모드의 경우 제2 내부 클럭(DCLK)은 제1 내부 클럭(TCLK)의 반 주기(T/2) 동안 한 주기(T)를 갖도록 구성된다. 즉, 제1 내부 클럭(TCLK)의 한 주기 동안 제2 내부 클럭(DCLK)은 두배의 주기를 갖게 된다. 여기서, 제1 내부 클럭(TCLK)은 명령 스트로브(command strobe) 클럭, 즉 명령 및 주소신호의 기준클럭으로 사용되며, 제2 내부 클럭(DCLK)은 입출력 정보신호의 기준 클럭으로 사용된다. 예컨대, 'QDR0' 모드에서는 입출력 정보가 제2 내부 클럭(DCLK)의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 테스트 패드(DQi)를 통해 입출력된다.
'QDR1' 모드는 'QDR0' 모드와 동일한 정보 처리율을 갖지만 제2 내부 클럭(DCLK)의 파형이 서로 다르다. 즉, 제2 내부 클럭(DCLK)은 제1 내부 클럭(TCLK)과 동일한 주기를 가지되, 그 파형은 제1 내부 클럭(TCLK)의 반 주기(T/2) 동안 지연된 파형-위상이 90°이동된 파형-을 갖는다. 예컨대, 'QDR1' 모드에서는 입출력 정보가 제1 및 제2 내부 클럭(TCLK, DCLK)의 상승 에지 및 하강 에지마다 테스트 패드(DQi)를 통해 입출력되어 'QDR0' 모드와 동일한 정보 전송 처리율을 갖는다. 여기서, 제1 내부 클럭(TCLK)은 'QDR0' 모드에서와 같이 명령 및 정보 스트로브 클럭으로 사용된다.
'DDR' 모드의 경우 제2 내부 클럭(DCLK)은 논리 하이 또는 논리 로우 상태로 고정되거나, 제1 내부 클럭(TCLK)과 동일한 파형을 갖는다. 여기서는, 일례로 논리 로우 상태로 고정시켜 도시하였다. 예컨대, 'DDR' 모드에서는 입출력 정보가 제1 내부 클럭(TCLK)의 상승 에지 및 하강 에지마다 테스트 패드(DQi)를 통해 입출력되어 'QDR0' 및 'QDR1' 모드의 정보 전송 처리율의 1/2 정도가 된다. 여기서, 제1 내부 클럭(TCLK)은 명령 및 주소 스트로브 클럭으로도 사용될 뿐만 아니라, 정보 스트로브 클럭으로도 사용된다.
'SDR' 모드의 경우 'DDR' 모드에서와 같이 제2 내부 클럭(DCLK)은 논리 하이 또는 논리 로우 상태로 고정된다. 예컨대, 'SDR' 모드에서는 입출력 정보가 제1 내부 클럭(TCLK)의 상승 에지 또는 하강 에지마다 테스트 패드(DQi)를 통해 입출력되어 'DDR' 모드의 정보 전송 처리율의 1/2 정도가 된다. 여기서, 제1 내부 클럭(TCLK)은 명령, 주소 및 정보 스트로브 클럭으로 사용된다.
한편, 도 9에 도시된 바와 같이 테스트 입/출력 제어부(93)는 모드 레지스터 인에이블 신호(MREb)에 응답하여 송수신 패드(TXi, RXi)를 매개로 포트(PORT)로 입력되는 테스트 신호를 바이패스시켜 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 또한, 테스트 패드(DQi)를 매개로 입력되는 입력 정보신호를 각 모드별(QDR0, QDR1, DDR, SDR)로 다르게 입력되는 제1 및 제2 내부 클럭(TCLK, DCLK)에 동기시켜 테스트 패드(DQi)로부터 입력받아 제1 글로벌 데이터 버스(GIO_in)로 실어 보내거나, 뱅크(BANK)로부터 제2 글로벌 데이터 버스(GIO_out)를 매개로 출력되는 출력 정보신호를 제1 및 제2 내부 클럭(TCLK, DCLK)에 동기시켜 테스트 패드(DQi)를 통 해 출력한다.
즉, 테스트 입/출력 제어부(93)는 송수신 패드(TXi, RXi)로부터 입력되는 테스트 신호를 그대로 바이패스시켜 제1 글로벌 데이터 버스(GIO_in)로 실어 보내는 한편, 테스트 신호를 디코딩하여 쓰기 또는 읽기 동작을 수행하기 위한 명령신호, 즉 쓰기 및 읽기 명령신호를 생성하고, 이렇게 생성된 명령신호에 응답하여 각 모드(QDR0, QDR1, DDR, SDR)시 제1 및 제2 내부 클럭(TCLK, DCLK)에 동기되어 테스트 패드(DQi)로부터 입력되는 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보내거나, 뱅크(BANK)로부터 제2 글로벌 데이터 버스(GIO_out)를 매개로 출력되는 출력 정보신호를 제1 및 제2 내부 클럭(TLCK, DCLK)에 동기시켜 테스트 패드(DQi)를 통해 출력한다.
테스트 입/출력 제어부(93)의 내부 구성의 일례가 도 10에 도시되었다. 도 10에 도시된 바와 같이, 명령 디코더(command decoder)(931), 디먹스(demultiflexer, DEMUX), 먹스(multiflexer, MUX), 3상 버퍼(tristate buffer, TB)를 구비한다.
명령 디코더(931)는 모드 레지스터 인에이블 신호(MREb)에 응답하여 송수신 패드(TXi, RXi)로부터 입력되는 테스트 신호를 디코딩하여 내부 명령신호(WRITE, READ)를 생성한다. 또한, 명령 디코더(931)는 테스트 신호와 테스트 패드(DQi)로부터 입력되는 입력 정보신호를 버퍼링하여 디먹스(DEMUX)로 출력하는 기능을 포함한다.
디먹스(DEMUX)는 명령 디코더(931)로부터 출력되는 테스트 신호를 제1 글로 벌 데이터 버스(GIO_in)로 출력하고, 쓰기 명령신호(WRITE)에 응답하여 명령 디코더(931)로부터 출력되는 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)로 출력한다. 예컨대, 쓰기 명령신호(WRITE)가 논리 하이로 활성화되는 경우 동작되어 명령 디코더(931)로부터 출력되는 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)으로 출력한다.
먹스(MUX)는 읽기 명령신호(READ)에 응답하여 제1 글로벌 데이터 버스(GIO_out)로부터 출력되는 출력 정보신호를 3상 버퍼(TB)로 출력한다. 예컨대, 먹스(MUX)는 읽기 명령신호(READ)가 논리 하이로 활성화되는 경우 동작되어 제2 글로벌 데이터 버스(GIO_out)로부터 출력되는 출력 정보신호를 3상 버퍼(TB)로 출력한다.
3상 버퍼(TB)는 명령 디코더(931)로부터 출력되는 제어신호(Cout)에 응답하여 먹스(MUX)로부터 출력되는 출력 정보신호를 테스트 패드(DQi)로 출력하거나, 테스트 패드(DQi)로부터 출력되는 입력 정보신호를 명령 디코더(931)로 바이패스 시킨다. 예컨대, 제어신호(Cout)가 논리 하이 상태로 입력되면, 먹스(MUX)로부터 출력되는 출력 정보신호를 테스트 패드(DQi)로 출력하고, 그 반대로 논리 로우 상태로 입력되면, 테스트 패드(DQi)로부터 입력되는 입력 정보신호를 명령 디코더(931)로 바이패스시킨다.
정상 동작 모드시 뱅크(BANK)로부터 읽혀진 출력신호는 제2 글로벌 데이터 버스(GIO_out)를 매개로 해당 포트로 전송되고, 해당 포트로 전송된 출력신호는 송신 패드(TXi)를 통해 외부 장치로 송신된다. 또한, 외부 장치로부터 직렬로 입력되 는 입력신호는 수신 패드(RXi)를 매개로 포트(PORT)로 입력된다. 즉, 멀티 포트 메모리 소자에서는 포트(PORT)가 수신 패드(RXi)로부터만 입력신호를 입력받도록 그 구성이 이루어져 있다. 이에 따라, DTM 모드시 송수신 패드(TXi, RXi)로부터 병렬로 테스트 신호-테스트 장비로부터 입력되는 테스트 신호-를 입력받아 제1 글로벌 데이터 버스(GIO_in)로 전달하기 위해서는 테스트 입/출력 제어부(93)가 별도로 요구된다.
한편, 포트(PORT)는 전술한 바와 같이 수신 패드(RXi)로부터만 입력신호를 입력받도록 구성된다. 하지만, 테스트 모드시에도 수신 패드(RXi)는 테스트 신호를 입력받기 위한 입력 패드로 사용되기 때문에 테스트 모드시 수신 패드(RXi)를 통해 포트(PORT)로 입력되는 테스트 신호를 제어해야할 필요가 있다. 따라서, 포트(PORT)는 DTM 모드시 수신 패드(RXi)로 입력되는 테스트 신호를 입력받지 않도록 설계되거나, 입력받더라도 제1 글로벌 데이터 버스(GIO_in)로 전달하지 못하도록 설계되어야 한다. 그 일례로, 모드 레지스터 인에이블 신호(MREb)를 이용하여 포트(PORT)의 동작을 제어하도록 할 수 있다. 즉, 모드 레지스터 인에이블 신호(MREb)가 논리 로우 상태(테스트 모드시)인 경우 포트(PORT)를 동작시키지 않도록 제어하여 수신 패드(RXi)를 매개로 입력되는 테스트 신호가 포트(PORT)로 입력되는 것을 차단하도록 한다.
뱅크(BANK)는 클럭 생성부(92)로부터 입력되는 제1 및 제2 내부 클럭(TCLK)에 동기되는 내부 명령신호에 응답하여 쓰기 동작 및 읽기 동작을 수행하도록 구성된다.
이하, 상기와 같이 구성된 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 DTM 모드시 쓰기 및 읽기 동작을 도 9, 도 11 및 도 12를 참조하여 설명하기로 한다. 일례로, 뱅크(BANK0)의 코아 영역에 대해 테스트 동작을 수행하는 경우를 예로 들어 설명하기로 한다.
먼저, 쓰기 동작을 설명하면 다음과 같다.
DTM 모드시 모드 레지스터 인에이블 신호(MREb)는 논리 로우(LOW, '0') 상태로 외부 패드로부터 입력되면, 테스트 입/출력 제어부(93)는 송수신 패드(TXi, RXi)를 매개로 입력되는 테스트 신호를 바이패스시켜 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다.
모드 설정부(91)는 모드 레지스터 인에이블 신호(MREb)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호에 포함된 정보 전송 모드 선택신호(DTT0, DTT1)를 입력받아 디코딩하여 4개의 모드신호(TQDR0, TQDR1, TDDR, TSDR)를 출력한다.
클럭 생성부(92)는 모드 설정부(91)로부터 출력되는 4개의 모드신호(TQDR0, TQDR1, TDDR, TSDR)에 응답하여 입력되는 외부 클럭(CLK)을 이용하여 제1 및 제2 내부 클럭(TCLK, DCLK)을 생성한다. 이때, 각 모드별(QDR0, QDR1, DDR, SDR) 제1 및 제2 내부 클럭(TCLK, DCLK)의 파형은 도 11에 도시된 바와 같다.
한편, 테스트 입/출력 제어부(93)는 클럭 생성부(92)로부터 출력되는 제1 및 제2 내부 클럭(TCLK, DCLK)에 동기된 입력 정보신호를 테스트 패드(DQi)로부터 입력받는다.
예컨대, 테스트 입/출력 제어부(93)는 'QDR0' 모드시 제2 내부 클럭(DCLK)의 상승 에지와 하강 에지마다 테스트 패드(DQi)를 통해 입력되는 입력 정보신호를 입력받고, 'QDR1' 모드시 제1 및 제2 내부 클럭(TCLK, DCLK)의 상승 에지 및 하강 에지마다 테스트 패드(DQi)를 통해 입력되는 입력 정보신호를 입력받고, 'DDR' 모드시 제1 내부 클럭(TCLK)의 상승 에지 및 하강 에지마다 테스트 패드(DQi)를 통해 입력되는 입력 정보신호를 입력받으며, 'SDR' 모드시 제1 내부 클럭(TCLK)의 상승 에지 또는 하강 에지마다 테스트 패드(DQi)를 통해 입력되는 입력 정보신호를 입력받는다.
그리고, 테스트 입/출력 제어부(93)는 송수신 패드(TXi, RXi)로부터 입력되는 테스트 신호를 디코딩하여 내부 쓰기 명령신호(WRITE)를 생성하고, 이렇게 생성된 쓰기 명령신호(WRITE)에 응답하여 테스트 패드(DQi)를 매개로 입력되는 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 여기서, 테스트 신호는 각각의 송수신 패드(TXi, RXi)를 통해 1비트씩 병렬로 입력된다. 테스트 신호의 비트 수가 증가되는 경우 별도의 더미 패드(dummy pad)를 이용하여 비트 수를 추가시킬 수도 있다.
뱅크(BANK0)를 담당하는 뱅크 제어부(BC0)(도 5 및 도 6참조)는 모드 설정부(91)로부터 출력되는 뱅크선택신호(BKEN)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로부터 테스트 신호와 입력 정보신호를 입력받고, 입력받은 테스트 신호를 디코딩하여 쓰기 명령신호를 생성한다. 또한, 뱅크 제어부(BC0)는 테스트 신호를 통해 입력 정보신호가 쓰여질 코아 영역의 메모리 셀의 행 및 열 주소 신호를 생성한다.
뱅크(BANK0)는 뱅크 제어부의 쓰기 명령신호에 응답하여 행 및 열 주소 신호에 따라 뱅크 제어부로부터 전달되는 입력 정보신호를 코어 영역의 메모리 셀에 쓰게 된다.
다음으로, 읽기 동작을 설명하면 다음과 같다.
테스트 입/출력 제어부(93)는 송수신 패드(TXi, RXi)를 매개로 입력되는 테스트 신호-읽기 명령신호에 해당하는 신호-를 바이패스시켜 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다.
모드 설정부(91)는 모드 레지스터 인에이블 신호(MREb)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호에 포함된 정보 전송 모드 선택신호(DTT0, DTT1)를 입력받아 디코딩하여 4개의 모드신호(TQDR0, TQDR1, TDDR, TSDR)를 출력한다.
클럭 생성부(92)는 모드 설정부(91)로부터 출력되는 4개의 모드신호(TQDR0, TQDR1, TDDR, TSDR)에 응답하여 입력되는 외부 클럭(CLK)을 이용하여 제1 및 제2 내부 클럭(TCLK, DCLK)을 생성한다. 제1 내부 클럭(TCLK, DCLK)은 도 12에 도시된 바와 같다.
뱅크 제어부(BC0)는 뱅크선택신호(BKEN)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로부터 테스트 신호를 입력받아 디코딩하여 읽기 명령신호를 생성한다. 또한, 뱅크 제어부(BC0)는 테스트 신호를 통해 출력 정보신호를 읽어낼 코아 영역의 메모리 셀의 행 및 열 주소 신호를 생성한다.
뱅크(BANK0)는 뱅크 제어부(BC0)의 읽기 명령신호에 응답하여 해당 메모리 셀의 정보를 뱅크 제어부(BC0)를 통해 제2 글로벌 데이터 버스(GIO_out)로 출력하게 된다.
한편, 테스트 입/출력 제어부(93)는 테스트 신호를 디코딩하여 읽기 명령신호(READ)를 생성하고, 이렇게 생성된 읽기 명령신호(READ)에 응답하여 뱅크(BANK0)로부터 제2 글로벌 데이터 버스(GIO_out)를 통해 실려 보내진 출력 정보신호를 제1 및 제2 내부 클럭(TCLK, DCLK)에 동기시켜 테스트 패드(DQi)를 통해 출력하게 된다.
도 12에 도시된 바와 같이 테스트 입/출력 제어부(93)는 각 모드(QDR0, QDR1, DDR, SDR)마다 서로 다르게 출력 정보신호를 테스트 패드(DQi)를 통해 출력한다. 도 12에서 'BL'은 버스트 렌스(Burst Length)로서, 출력되는 정보의 비트수를 의미한다. 'tDOL'는 정보 출력 지연 시간(Data Output Latency time)으로서 메모리 셀에 쓰여진 정보를 읽어내기 위해 필요한 읽기 명령신호 등을 처리하는 구간에 해당하며, "tDOL = 1 CLK + CL(Cas Latency)"로 정의할 수 있다. 'tAC'는 'tDOL' 구간 후 실제 정보를 읽어낼 때까지의 지연 구간으로서, 실제 메모리 셀에서 정보가 로컬 데이터 버스-코어 영역 내에 배치된 데이터 버스-에 의한 로딩(loading) 시간을 고려한 시간이다.
예컨대, 'QDR0' 모드시 테스트 입/출력 제어부(93)는 제2 내부 클럭(DCLK)의 상승 에지와 하강 에지마다 출력 정보신호를 테스트 패드(DQi)로 출력한다. 여기서는 쿼터(quarter)-한 뱅크가 4개의 쿼터로 분할된 경우- 당 4비트씩 쿼터 순서대로 출력된다.
'QDR1' 모드시 테스트 입/출력 제어부(93)는 제1 및 제2 내부 클럭(TCLK, DCLK)의 상승 에지 및 하강 에지마다 출력 정보신호를 테스트 패드(DQi)를 통해 출력한다.
'DDR' 모드시 테스트 입/출력 제어부(93)는 제1 내부 클럭(TCLK)의 상승 에지 및 하강 에지마다 출력 정보신호를 테스트 패드(DQi)를 통해 출력한다. 예컨대, 4-클럭 동안 8비트 버스트 렌스(BL=8)로 메모리 셀에 쓰여진 정보가 내부적으로 2개의 셀에 동시에 쓰여지고, 이에 따른 출력은 각 쿼터의 4비트 정보가 2비트씩 분할되어 출력된다. 따라서, 정상적인 동작이 진행되면, 앞의 8비트 정보와 뒤의 8비트 정보는 완전히 동일한 패턴(pattern)의 정보를 출력한다. 따라서, 'tRTW'가 'QDR(O, 1)' 모드 혹은 'SDR' 모드보다 4-클럭 확장된다. 여기서, 'tRTW'는 읽기 동작 구간을 의미한다.
'SDR' 모드시 테스트 입/출력 제어부(93)는 제1 내부 클럭(TCLK)의 상승 에지 또는 하강 에지마다 출력 정보신호를 테스트 패드(DQi)를 통해 출력한다. 각 쿼터의 4비트 정보는 동일한 정보로 쓰여지고, 출력시에는 이러한 4비트 정보를 압축(compress)하여 압축 상태-패스(pass) 또는 패일(fail)-에 따라 논리 하이 또는 논리 로우를 출력한다.
전술한 바와 같이, 본 발명의 실시예에 따른 멀티 포트 메모리 소자는 4개의 포트, 8개의 뱅크 구조를 갖는 메모리 소자를 예로 든 것으로서, 이러한 설명이 본 발명의 범위를 한정 짓지는 않는다. 더욱이, 제1 및 제2 내부 클럭(TCLK, DCLK)을 생성하는데 있어서, 도 9에서 외부 패드를 통해 하나의 외부 클럭(CLK)만을 이용하는 것이 아니라, 두 개의 외부 클럭을 입력받아 제1 및 제2 내부 클럭(TCLK, DCLK)을 생성할 수도 있다. 이때, 입력되는 두 개의 외부 클럭은 각각 제1 및 제2 내부 클럭(TCLK, DCLK)과 동일한 파형을 갖도록 한다. 또한, 도 1에 도시된 바와 같이 포트와 뱅크가 배치된 위치에 있어서도 제한을 두는 것이 아니며, 정상 동작 모드시 외부 장치와 포트 간에는 직렬로 정보 전송을 수행하고, 뱅크와 포트 간에는 병렬로 정보 전송을 수행하는 구조를 갖는 모든 멀티 포트 메모리 소자에 모두 적용할 수 있다.
또한, 상기에서는 직렬 입/출력 인터페이스 방식으로 외부 장치와 정보통신을 수행하는 멀티 포트 메모리 소자를 일례로 들어 본 발명의 바람직한 실시예를 설명하였으나, 이는 일례로서 병렬 입/출력 인터페이스 방식으로 외부장치와 정보통신을 수행하는 범용 DRAM 소자와 같은 모든 반도체 메모리 소자에도 모두 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 DRAM 코아 테스트 모드시 병 렬 입/출력 인터페이스 방식을 이용하고, 단입 칩 내에 다양한 입/출력 정보 전송 처리모드를 구현하여 다양한 입/출력 정보 전송 처리모드(QDR0, QDR1, DDR, SDR)를 선택적으로 사용하여 DRAM 코어 테스트를 수행함으로써 테스트 시간을 감소시킬 수 있다.

Claims (32)

  1. 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 다수의 글로벌 데이터 버스를 구비한 반도체 메모리 소자에 있어서,
    상기 뱅크의 코어 영역의 테스트 모드시 인에이블되는 모드 레지스터 인에이블 신호에 응답하여 상기 글로벌 데이터 버스를 통해 입력되는 테스트 신호에 따라 다수의 제1 패드를 매개로 입출력되는 정보신호의 전송모드를 결정하기 위한 모드신호를 출력하는 모드 설정부;
    상기 모드 설정부로부터 설정된 상기 모드신호에 따라 입력되는 외부 클럭의 파형을 변경하여 상기 전송모드에 대응되는 정보 전송율을 갖도록 명령 및 주소신호와 정보신호의 입출력을 동기시키기 위한 제1 및 제2 내부 클럭을 생성하는 클럭 생성부; 및
    상기 모드 레지스터 인에이블 신호에 응답하여 다수의 제2 패드로부터 병렬로 입력되는 테스트 신호를 상기 글로벌 데이터 버스로 바이패스시키고, 상기 제1 패드를 통해 상기 정보신호를 상기 제1 및 제2 내부 클럭에 동기시켜 입출력하는 테스트 입/출력 제어부
    를 구비하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 내부 클럭은 상기 테스트 모드시 생성되어 사용되는 명령 및 주소신호를 동기시키기 위한 명령 및 주소 스트로브 클럭으로 사용되는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제2 내부 클럭은 상기 테스트 모드시 상기 제1 패드를 통해 입출력되는 정보신호의 입출력을 동기시키기 위한 정보 스트로브 클럭으로 사용되는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 내부 클럭은 상기 전송모드마다 서로 동일한 파형을 갖는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제2 내부 클럭은 상기 전송모드에 따라 서로 다른 파형을 갖는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 제2 내부 클럭은 상기 제1 내부 클럭의 두 배의 주기를 갖는 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제2 내부 클럭의 상승 에지 및 하강 에지에 동기시켜 상기 제1 패드를 통해 입출력하는 반도체 메모리 소자.
  8. 제 5 항에 있어서,
    상기 제2 내부 클럭은 상기 제1 내부 클럭보다 위상이 90°이동된 파형을 갖는 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제1 및 제2 내부 클럭의 상승 에지 및 하강 에지에 동기시켜 상기 제1 패드를 통해 입출력하는 반도체 메모리 소자.
  10. 제 5 항에 있어서,
    상기 제2 내부 클럭은 상기 제1 내부 클럭과 무관하게 논리 하이 또는 논리 로우 상태로 유지되는 반도체 메모리 소자.
  11. 제 10 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제1 내부 클럭의 상승 에지 및 하강 에지에 동기시켜 상기 제1 패드를 통해 입출력하는 반도체 메모리 소자.
  12. 제 10 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제1 내부 클럭의 상승 에지 또는 하강 에지에 동기시켜 상기 제1 패드를 통해 입출력하는 반도체 메모리 소자.
  13. 제 5 항에 있어서,
    상기 제2 내부 클럭은 상기 제1 내부 클럭과 동일한 파형으로 유지되는 반도체 메모리 소자.
  14. 제 13 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제2 내부 클럭의 상승 에지 및 하강 에지에 동기시켜 상기 제1 패드를 통해 입출력하는 반도체 메모리 소자.
  15. 제 13 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제2 내부 클럭의 상승 에지 또는 하강 에지에 동기시켜 상기 제1 패드를 통해 입출력하는 반도체 메모리 소자.
  16. 제 1 항 내지 제 15 항 중 어느 하나의 항에 있어서,
    상기 글로벌 데이터 버스는,
    상기 테스트 신호와 상기 제1 패드로 입력되는 정보신호가 실어지는 제1 버스; 및
    상기 뱅크의 코아 영역으로부터 출력되는 정보신호가 실어지는 제2 버스
    로 이루어진 반도체 메모리 소자.
  17. 제 16 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 테스트 신호의 쓰기 명령신호에 응답하여 상기 제1 패드로부터 입력되는 정보신호를 입력받아 상기 제1 버스로 실어 보내고, 상기 테스트 신호의 읽기 명령신호에 응답하여 상기 뱅크로부터 상기 제2 버스를 통해 출력되는 정보신호를 입력받아 상기 제1 패드를 통해 출력하는 반도체 메모리 소자.
  18. 외부 장치와 병렬 입/출력 인터페이스 방식으로 정보통신을 수행하는 반도체 메모리 소자에 있어서,
    테스트 모드시 다수의 제1 패드로 각각 병렬로 입력되는 테스트 신호에 따라 다수의 제2 패드로 입출력되는 정보신호의 전송모드를 결정하기 위한 모드신호를 출력하는 모드 설정부;
    상기 모드 설정부로부터 출력되는 상기 모드신호에 따라 상기 외부 장치로부터 입력되는 외부 클럭의 파형을 변경하여 상기 전송모드에 대응되는 정보 전송율을 갖도록 상기 정보신호의 입출력을 동기시키기 위한 제1 및 제2 내부 클럭을 생성하는 클럭 생성부; 및
    상기 테스트 모드시 상기 제2 패드를 통해 상기 정보신호를 상기 제1 및 제2 내부 클럭에 동기시켜 입출력하는 테스트 입/출력 제어부
    를 구비하는 반도체 메모리 소자.
  19. 제 18 항에 있어서,
    상기 제1 내부 클럭은 상기 테스트 모드시 생성되어 사용되는 명령 및 주소신호를 동기시키기 위한 명령 및 주소 스트로브 클럭으로 사용되는 반도체 메모리 소자.
  20. 제 19 항에 있어서,
    상기 제2 내부 클럭은 상기 테스트 모드시 상기 제2 패드를 통해 입출력되는 상기 정보신호의 입출력을 동기시키기 위한 정보 스트로브 클럭으로 사용되는 반도체 메모리 소자.
  21. 제 18 항에 있어서,
    상기 제1 내부 클럭은 상기 전송모드마다 서로 동일한 파형을 갖는 반도체 메모리 소자.
  22. 제 21 항에 있어서,
    상기 제2 내부 클럭은 상기 전송모드에 따라 서로 다른 파형을 갖는 반도체 메모리 소자.
  23. 제 22 항에 있어서,
    상기 제2 내부 클럭은 상기 제1 내부 클럭의 두 배의 주기를 갖는 반도체 메모리 소자.
  24. 제 22 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제2 내부 클럭의 상승 에지 및 하강 에지에 동기시켜 상기 제2 패드를 통해 입출력하는 반도체 메모리 소자.
  25. 제 22 항에 있어서,
    상기 제2 내부 클럭은 상기 제1 내부 클럭보다 위상이 90°이동된 파형을 갖는 반도체 메모리 소자.
  26. 제 25 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제1 및 제2 내부 클럭의 상승 에지 및 하강 에지에 동기시켜 상기 제2 패드를 통해 입출력하는 반도체 메모리 소자.
  27. 제 22 항에 있어서,
    상기 제2 내부 클럭은 상기 제1 내부 클럭과 무관하게 논리 하이 또는 논리 로우 상태로 유지되는 반도체 메모리 소자.
  28. 제 27 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제1 내부 클럭의 상승 에지 및 하강 에지에 동기시켜 상기 제2 패드를 통해 입출력하는 반도체 메모리 소자.
  29. 제 27 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제1 내부 클럭의 상승 에지 또는 하강 에지에 동기시켜 상기 제2 패드를 통해 입출력하는 반도체 메모리 소자.
  30. 제 22 항에 있어서,
    상기 제2 내부 클럭은 상기 제1 내부 클럭과 동일한 파형으로 유지되는 반도체 메모리 소자.
  31. 제 30 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제2 내부 클럭의 상승 에지 및 하강 에지에 동기시켜 상기 제2 패드를 통해 입출력하는 반도체 메모리 소자.
  32. 제 30 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 정보신호를 상기 제2 내부 클럭의 상승 에지 또는 하강 에지에 동기시켜 상기 제2 패드를 통해 입출력하는 반도체 메모리 소자.
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