DE102006062024B4

DE102006062024B4 - Halbleiterspeichervorrichtung

Info

Publication number: DE102006062024B4
Application number: DE102006062024.0A
Authority: DE
Inventors: Chang-Ho Do
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2006-04-13
Filing date: 2006-12-29
Publication date: 2018-05-17
Anticipated expiration: 2026-12-30
Also published as: TWI319877B; US7499356B2; US20070260925A1; KR100695435B1; DE102006062024A1; CN101055768B; JP2007287305A; CN101055768A; TW200739585A

Abstract

Halbleiter-Speichervorrichtung, welche aufweist:eine Vielzahl von ersten Pads (TXi, RXi), wobei die Vielzahl von ersten Pads (TXi, RXi) Übertragungspads (TXi) und Empfangspads (RCi) umfasst ;eine Vielzahl Ports (PORT) zur Ausführung einer seriellen Datenkommunikation mit externen Vorrichtungen durch die ersten Pads (TXi, RXi);eine Vielzahl von Bänken (BANK) zur Ausführung einer parallelen Datenkommunikation mit der Vielzahl von Ports (PORT);eine Vielzahl von globalen Datenbussen (GIO_OUT, GIO_IN) zur Unterstützung der parallelen Datenkommunikation zwischen der Vielzahl von Ports (PORT) und der Vielzahl von Bänken (BANK); undeine Testmodussteuereinrichtung zur Ausführung eines Core-Tests während eines ausgewählten Core-Testmodus, wobei während des Core-Tests Testsignale durch die Übertragungspads (TXi) und die Empfangspads (RXi) der Vielzahl von ersten Pads (TXi, RXi) in paralleler Weise empfangen werden, und wobei in einem normalen Betrieb durch die Übertragungspads (TXi) und die Empfangspads (RXi) der Vielzahl von ersten Pads (TXi, RXi) Daten seriell eingebegen/ausgegeben werden.

Description

BEREICH DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung; und insbesondere eine Halbleiterspeichervorrichtung, welche ein Datenkommunikation mit externen Einrichtungen unter Verwendung einer parallelen Eingabe/Ausgabe- (I/O-) Schnittstelle während eines Core-Testmodus durchführt.
BESCHREIBUNG STAND DER TECHNIK
Im Allgemeinen weisen die meisten Speichervorrichtungen mit Speicher mit wahlfreiem Zugriff (RAM) einen Einzelport mit einer Vielzahl von Eingabe/Ausgabe-Anschlusspingruppen auf. Der Einzelport ist für einen Datenaustausch mit einem externen Chipset vorgesehen. Die Speichervorrichtung mit dem Einzelport verwendet eine parallele I/O-Schnittstelle für eine simultane Datenübertragung von verschiedenen Bits durch Signalleitungen, welche an eine Vielzahl von I/O-Anschlusspins angeschlossen sind. Das heißt, Daten werden mit einer externen Einrichtung durch eine Vielzahl von I/O-Anschlusspins parallel ausgetauscht.
Die I/O-Schnittstelle ist eine elektrische und mechanische Anordnung zur präzisen Übertragung von I/O-Daten, indem Einzeleinrichtungen mit unterschiedlichen Funktionen durch Signalleitungen verbunden sind. I/O-Schnittstellen, welche unten weiter beschrieben werden, sollten so ausgelegt sein, dass sie die gleiche Bedeutung aufweisen wie die oben beschriebene I/O-Schnittstelle. Zusätzlich stellen die Signalleitungen Busse zur Übertragung von Signalen dar, wie zum Beispiel Adressensignale, Datensignale und Steuersignale. Die Signalleitungen werden zur vereinfachten Erläuterung als Busse bezeichnet.
Da die parallele I/O-Schnittstelle Daten von verschiedenen Bits durch verschiedenen Busse gleichzeitig überträgt, weist sie eine Datenverarbeitungseffizienz (-geschwindigkeit) auf. Deshalb wird die parallele I/O-Schnittstelle weitestgehend bei einer Übertragung mit kurzem Abstand verwendet, wobei eine hohe Geschwindigkeit gefordert wird. Da die parallele I/O-Schnittstelle jedoch eine große Anzahl von Bussen zur Übertragung von I/O-Daten besitzt, steigen die Fertigungskosten an, wenn sich der Abstand erhöht. Hinsichtlich Hardware eines Multimediasystems muss eine Vielzahl von Speichervorrichtungen so unabhängig konfiguriert sein, dass sie verschiedenartige Multimediafunktionen auf Grund der Begrenzung des Einzelports unterstützt. Weiterhin kann eine andere Funktion nicht gleichzeitig ausgeführt werden, wenn eine bestimmte Funktion ausgeführt wird.
Um diese Probleme zu bewältigen, wurden viele Versuche gemacht, um die Speichervorrichtungen mit der parallelen I/O-Schnittstelle durch die Speichervorrichtungen mit der seriellen I/O-Schnittstelle zu ersetzen. Eine I/O-Umgebung der Halbleiterspeichervorrichtung muss in die serielle I/O-Schnittstelle verändert werden, wobei die Erweiterung der Kompatibilität mit anderen Vorrichtungen mit serieller I/O-Schnittstelle beachtet werden muss. Außerdem sind Anwendungsvorrichtungen, wie zum Beispiel Audio- oder Videoprozessoren, in Anzeigevorrichtungen eingebaut, wie beispielsweise Fernsehgeräte mit hoher Auflösung (HDTV) und Flüssigkristallanzeigen- (LCD-) Fernsehgeräte. Da diese Anwendungsvorrichtungen unabhängige Datenverarbeitung erfordern, gibt es einen ansteigenden Bedarf für Multiport-Speichervorrichtungen mit einer seriellen I/O-Schnittstelle, um Daten durch eine Vielzahl von Ports zu übertragen.
Als Referenz ist eine Halbleiterspeichervorrichtung vorgeschlagen worden, die in einer dem Anmelder gehörenden anhängigen Anmeldung, US 2007/073981 A1 , beschrieben ist, welche am 27. September 2006 mit dem Titel „MULTI-PORT MEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE“ angemeldet worden ist.
1 ist ein Konzeptionsdiagramm einer herkömmlichen Multiport-Speichervorrichtung. In 1 ist die Multiport-Speichervorrichtung mit vier Ports und acht Bänken illustriert. Die Multiport-Speichervorrichtung besitzt einen 16-Bit-Datenrahmen bzw. -Datenframe und führt eine 64-Bit-Prefetch-Operation durch.
Die Multiport-Speichervorrichtung weist erste bis vierte Ports PORT0 bis PORT3; erste bis achte Bänke BANK0 bis BANK 3 und BANK4 bis BANK7; erste globale Datenbusse GIO_OUT, zweite globale Datenbusse GIO_IN; und erste bis achte Banksteuereinrichtungen BC0 bis BC7 auf. Die ersten bis vierten Ports PORT0 bis PORT3 sind in dem zentralen Abschnitt des Corebereichs in einer Zeilenrichtung angeordnet, um eine serielle Datenkommunikation mit unterschiedlichen externen Zielvorrichtungen unabhängig auszuführen. Die ersten bis achten Bänke BANK0 bis BANK3 und BANK4 bis BANK7 sind über und unter den Ports PORT0 bis PORT3 in einer Zeilenrichtung angeordnet. Die ersten globalen Datenbusse GIO_OUT sind zwischen den ersten bis vierten Bänken BANK0 bis BANK3 und den ersten bis vierten Ports PORT0 bis PORT3 in einer Zeilenrichtung angeordnet, um Ausgabedaten parallel zu übertragen. Die zweiten globalen Datenbusse GIO_IN sind zwischen den fünften bis achten Bänken BANK4 bis BANK7 und den ersten bis vierten Ports PORT0 bis PORT3 in der Zeilenrichtung angeordnet, um Ausgabedaten parallel zu übertragen. Die ersten bis achten Banksteuereinrichtungen BC0 bis BC7 steuern die Signalübertragung zwischen den ersten und zweiten globalen I/O-Bussen GIO_OUT und GIO_IN und den Bänken BANK0 bis BANK7.
Insbesondere, wie in 2 illustriert ist, weist jede der ersten bis achten Bänke BANK0 bis BANK7 Folgendes auf: ein Speicherzellarray 10; einen Zeilendekoder 11; einen Spaltendekoder 12; einen Equalizer (nicht dargestellt); einen Schreibtreiber 13; und einen DatenbusLeseverstärker 14. Das Speicherzellarray 10 besitzt eine Vielzahl von Speicherzellen, welche in einer NxM-Matrix (wobei M und N positive ganze Zahlen sind) angeordnet sind. Die ersten bis achten Bänke BANK0 bis BANK7 halbieren den Corebereich. Das heißt, die ersten bis achten Bänke BANK0 bis BANK7 sind auf eine solche Weise symmetrisch angeordnet, dass die ersten bis vierten Bänke BANK0 bis BANK3 über den Ports PORT0 bis PORT3 in einer Zeilenrichtung angeordnet sind, und die fünften bis achten Bänke BANK4 bis BANK7 unter den Ports PORT4 bis BANK7 in einer Zeilenrichtung angeordnet sind. Die Datenbusse sind Bitleitungen, welche zu Spaltenleitungen korrespondieren.
Die ersten bis vierten Ports PORT0 bis PORT3 sind in dem zentralen Abschnitt des Corebereichs angeordnet und mit den ersten und zweiten globalen Datenbussen GIO_OUT und GIO_IN auf eine solche Weise angeordnet, dass sie auf alle die Bänke BANK0 bis BANK7 zugreifen können. Zusätzlich, wie in 3 illustriert ist, weist jeder der Ports PORT0 bis PORT3 unabhängig ein Empfangsteil 41 zum Empfang der Eingabesignale durch das Empfangspad RX und ein Übertragungsteil 42 zur Übertragung der Ausgabesignale durch ein Übertragungspad TX an die externe Vorrichtung dergestalt auf, dass die von einer externen Vorrichtung (eine Anwendungsvorrichtung) durch ein Empfangspad RX eingegebenen Eingabesignale und die von den Bänken BANK0 bis BANK7 durch die ersten globalen Datenbusse GIO_OUT ausgegebenen Ausgabesignale gleichzeitig übertragen werden können.
Das Empfangsteil 41 wandelt das Eingabesignal eines 20-Bit-Rahmens, welches von der externen Vorrichtung durch das Empfangspad RX seriell eingegeben wird, in parallele gültige 26-Bit-Signale um, die für den Betrieb des DRAM geeignet sind. Die gültigen 26-Bit-Signale bestehen aus 8-Bit-Port-/Bankauswahlsignalen Pi_BK<0:7> (wobei i eine positive ganze Zahl korrespondierend zu der Zahl der Ports ist und Werte von 0 bis 3 annimmt) und gültigen 18-Bit-Eingabedatensignalen Pi_RX<0:17> (wobei i Werte von 0 bis 3 annimmt). Zusätzlich besteht die gültigen 18-Bit-Eingabedatensignale Pi_RX<0:17> aus einem Befehlsflagsignal, einem Zeilenadress-Strobe- (RAS-)/Datenmasken- (DM-) Signal und 16-Bit-Befehls-/Adressen-/Datensignalen. Hierbei sind die 16-Bit-Befehls-/Adressen-/Datensignale Signale, welche als Befehl, Adresse oder Daten erkannt werden können.
4A bis 4F illustrieren Rahmenformate der Signale als ein Protokoll für eine Signalübertragung. Insbesondere illustrieren 4A bis 4F jeweils ein Grundrahmenformat, ein Schreibbefehlrahmenformat, ein Schreibdatenrahmenformat, ein Lesebefehlrahmenformat, ein Lesedatenrahmenformat und ein Befehlrahmenformat.
Als ein Beispiel werden das Schreibbefehl-/-datenrahmenformat von 4B und 4C unten erläutert.
Mit Bezugnahme auf 4B weist das Schreibbefehlrahmenformat ein von der externen Vorrichtung eingegebenes serielles 20-Bit-Signal auf. Die 19. und 18. Bits „PHY“ sind physikalische Linkkodierbits, das 17, Bit ist ein „CMD“ -Signal, und die 16. bis 14. Bits sind jeweils „ACT“ (Aktiv-) und „WT“ (Schreib-) und „PCG“ (Vorladungs-) -Signale. „ACT“, „WT“ und „PCG“ stellen jeweils ein internes aktives Signal, ein internes Schreibbefehlssignal und ein internes inaktives Signal dar. Zum Beispiel sind die 17. bis 14. Bits bei einem normalen Schreibvorgang „1010“ und „1011“ bei einem Auto-Vorladungsschreibvorgang. Die 13. bis 10. Bits „UDM“ werden als eine Oberes-Byte-Schreibdatenmaske von über vier Takte aufgebrachten Schreibdaten verwendet. Die 9. bis 6. Bits „BANK“ sind Bankdaten, welche bei einem Schreibvorgang geschrieben werden. Die 5. bis 0. Bits „COLUMN ADDRESS“ sind Spaltenadressen.
In dem Schreibdatenrahmen von 4C werden 16-Bit-Schreibdaten über vier Takte eingegeben, nachdem der in 4B gezeigte Schreibbefehlrahmen eingegeben worden ist. In dem Schreibdatenrahmenformat muss das 17. Bit „CMD“ LOW (0) sein, und das 16. Bit „LDM“ bedeutet eine Unteres-Byte-Schreibdatenmaske der eingegebenen Daten. Die 15. bis 8. Bits „UPPER BYTE“ und die 7. bis 0. Bits „LOWER BYTE“ bedeuten jeweils das obere Byte und das untere Byte der Schreibdaten.
Ein Aufbau des Empfangsteils 41 wird unten mit Bezug auf 3 beschrieben.
Mit Bezugnahme auf 3 weist das Empfangsteil 41 einen Parallelisierer 411, einen Befehlsgenerator 412, einen Bankadressengenerator 413, eine Bankadressen-Ausgabeeinheit 414 und eine Ausgabeeinheit 415 für gültige Eingabedaten auf.
Der Parallelisierer 411 empfängt 20-Bit-Eingabesignale (ein Rahmen), die von den externen Einrichtungen durch das Empfangspad RX als serielle Signale eingegeben werden und wandelt die 20-Bit-Eingabesignale in parallele 20-Bit-Signale um.
Welche Operation das eingegebene Signal ausführt, legt der Befehlsgenerator 412 unter Verwendung des 17. Bits (Befehlsflagbit) unter den von dem Parallelisierer 411 ausgegebenen 20-Bit-Rahmeneingabesignalen fest. Das heißt, wenn das 17. Bit in dem Rahmen nach 4B „0“ ist, wird das Eingabesignal als ein Signal zur Durchführung des Schreibvorgangs festgelegt. Wenn das 17. Bit „1“ ist, wird das Eingabesignal als ein Signal zur Durchführung des Lesevorgangs festgelegt. Zusätzlich gibt der Befehlsgenerator 412 Bits aus, welche als Bankdaten zwischen den Bits des eingegebenen Signals verwendet werden. Da acht Bänke vorgesehen sind, werden 3 Bits benutzt, und die Bits sind in der Rahmenbeladung von 4 enthalten.
Der Bankadressengenerator 413 empfängt Bits (in diesem Beispiel 3 Bits) von dem Befehlsgenerator 412, wobei die Bits als Auswahldaten zur Auswahl der korrespondierenden Bank unter den Bänken BANK0 bis BANK7 verwendet werden, und erzeugt 8-Bit-Bankadressen. Zu diesem Zweck ist der Bankadressengenerator 413 mit einem 3x8-Dekoder zum Empfang des 3-Bit-Eingabesignals und zur Ausgabe des 8-Bit-Ausgabesignals ausgerüstet.
Die Bankadressen-Ausgabeeinheit 414 empfängt die Bankadressen von dem Bankadressengenerator 413 und überträgt die 8-Bit-Bankauswahlsignale Pi_BK<0:7> durch die zweiten globalen I/O-Datenbusse GIO_IN. Die Bankadressen-Ausgabeeinheit 414 ist mit einer Vielzahl von Ausgabetreibern versehen. Die Ausgabetreiber sind dem Fachmann bekannt.
Die Ausgabeeinheit 415 für gültige Eingabesignale empfängt die gültigen 18-Bit-Datensignale Pi_RX<0:17> von dem Parallelisierer 411 und überträgt sie durch den zweiten globalen I/O-Datenbus GIO_IN. Wie die Bankadressen-Ausgabeeinheit 414 ist die Ausgabeeinheit 415 für gültige Eingabesignale mit einer Vielzahl von Ausgabetreibern ausgerüstet.
Die Übertragungseinheit 42 serialisiert die ausgegebenen gültigen Datensignale Pi_DATA<0:15> (wobei i Werte von 0 bis 3 annimmt), die von den Bänken BANK0 bis BANK7 durch die ersten globalen Datenbusse GIO_OUT parallel eingegeben werden.
Die Übertragungseinheit 42 weist einen Serialisierer 421 und eine Eingabeeinheit 422 für gültige Ausgabedaten auf.
Die Eingabeeinheit 422 für gültige Ausgabedaten empfängt die gültigen 16-Bit-Datensignale Pi_DATA<0:15> von den Bänken BANK0 bis BANK7 durch die ersten globalen Datenbusse GIO_OUT in paralleler Form, paketiert die gültigen Ausgabedatensignale Pi_DATA<0:15> basierend auf dem Übertragungsprotokoll unter der Steuerung des Befehlsgenerators 412 (die I/O-Steuerung der Datensignale gemäß dem Schreib- oder Lesevorgang), und erzeugt dann die Ausgabesignale mit 20-Bit-Rahmen. Die Eingabeeinheit 422 für gültige Ausgabedaten ist mit einer Vielzahl von Eingabetreibern ausgerüstet.
Der Serialisierer 421 serialisiert die 20-Bit-Ausgabesignale, die von der Eingabeeinheit 422 für gültige Ausgabedaten parallel eingegeben werden, und gibt die serialisierten 20-Bit-Ausgabesignale durch das Übertragungspad TX nacheinander aus.
Die ersten globalen Datenbusse GIO_OUT weisen 64 Busse (16 (Anzahl von Datenbits) x 4 (Anzahl von Ports)) zur unabhängigen Übertragung der von den Bänken BANK0 bis BANK7 eingegebenen gültigen Ausgabedatensignale Pi_DATA<0:15> zu den Ports PORTO bis PORT3 in paralleler Weise.
Die zweiten globalen Datenbusse GIO_IN besitzen 104 Busse (26 (Anzahl von Datenbits) x 4 (Anzahl von Ports) zur unabhängigen Übertragung der von den Ports PORTO bis PORT3 eingegebenen 26-Bit-Signale (gültige 18-Bit-Eingabedatensignale und 8-Bit-Bankauswahlsignale) zu den Bänken BANK0 bis BANK7 in paralleler Weise.
Die ersten und zweiten globalen Datenbusse GIO_OUT und GIO_IN sind mit lokalen Datenbussen so verbunden, dass sie Daten zu den Banksteuereinrichtungen BC0 bis BC7 oder den Ports PORT0 bis PORT3 übertragen. Das heißt, dass die lokalen Datenbusse die ersten und zweiten globalen Datenbusse GIO_OUT und GIO_IN mit den Banksteuereinrichtungen BC0 bis BC7 und den Ports PORT0 bis PORT3 verbinden. Zur Erleichterung der Erläuterung sind die ersten bis vierten lokalen Datenbusse LIO_BOUT, LIO_BIN, LIO_P1 und LIO_P2 in 1 illustriert.
Die Banksteuereinrichtungen BC0 bis BC7 sind in den Bänken eine nach der anderen so installiert, dass sie die jeweiligen Bänke BANK0 bis BANK7 steuern. Die Banksteuereinrichtungen BC0 bis BC7 steuern die Signalübertragung zwischen den Bänken BANK0 bis BANK7 und den Ports PORT0 bis PORT3. Wie in 5 dargestellt ist, weist jede der Banksteuereinrichtungen BC0 bis BC7 einen Parallelisierer 61, einen Serialisierer 62, eine Zustandsmaschine 63, einen Zustandsdeterminator 64 für Eingabesignale, einen Bankwähler 65 und eine Portwähler 66 auf.
Ausgelöst durch bzw. als Antwort auf das Port-/Bankauswahlsignal P/B_SELECT wählt der Bankwähler 65 die in die korrespondierende Bank einzugebenden Signale unter den gültigen Eingabedatensignalen Pi_RX<0:17> aus, die unabhängig von den Ports PORTO bis PORT3 eingegeben werden, und überträgt die ausgewählten Signale an die korrespondierende Bank. Der Grund für diesen Vorgang besteht darin, dass die gültigen Eingabedatensignale Pi_RX<0:17> gleichzeitig von allen Ports PORT0 bis PORT3 durch die zweiten globalen Datenbussen GIO_IN eingegeben werden können. Zu diesem Zeitpunkt weist das Port-/Bankauswahlsignal P/B_SELECT das Bankauswahlsignal Pi_BK<0:7> auf, welches von den in 3 illustrierten Bankadressen-Ausgabeeinheiten 414 der Bänke BANK0 bis BANK3 ausgegeben wird. Der Bankwähler 65 empfängt die 26-Bit-Signale einschließlich der von den Ports PORT0 bis PORT3 durch die ersten globalen Datenbusse GIO_IN eingegebenen gültigen 18-Bit-Eingabedatensignale Pi_RX<0:17> und die 8-Bit-Port-/Bankauswahlsignale Pi_BK<0:7> zur Auswahl der Bänke BANK0 bis BANK7, und gibt die gültigen 18-Bit-Bankdatensignale BRX<0:17> aus.
Unter den von dem Bankwähler 65 ausgegebenen gültigen 18-Bit-Bankdatensignalen BRX<0:17> werden 16 Bit als Signale (Steuersignale) zur Festlegung von Datenstatus, Adresse oder Bank benutzt, 1 Bit wird als das aktive Flagsignal verwendet, und 1 Bit wird als das Steuerflagsignal zur Festlegung benutzt, ob die 16-Bit-Signale Datensignale, Adressensignale oder Steuersignale sind.
Als ein Beispiel wird BRX<17> als das Steuerflagsignal verwendet, und BRX<16> wird als das aktive Flagsignal benutzt. Das Steuerflagsignal BRX<17> wird als das Freigabesignal der Zustandsmaschine 63 gebraucht, und das aktive Flagsignal BRX<16> wird als RAS/DM-Signal verwendet, welches als Betriebssignal des DRAM dient. RAS ist ein Chip-Freigabesignal zur Steuerung des gesamten DRAM und ist ein Initialbetriebssignal des DRAM.
Der Zustandsdeterminator 64 für Eingabesignale empfängt die gültigen 18-Bit-Bankdatensignale BRX<0:17> von dem Bankwähler 65 und legt fest, ob die gültigen 18-Bit-Bankdatensignale BRX<0:17> Daten-, Adress- oder Befehlssignale sind. Der Zustandsdeterminator 64 für Eingabesignale legt speziell unter Verwendung des Zustands (0 oder 1) des Befehlsflagsignals, welches das höchstwertige Bit der gültigen 18-Bit-Bankdatensignale BRX<0:17> ist, fest, ob die 16-Bit-Signale BRX<0:15> mit Ausnahme des siebzehnten Bits BRX<16> das Datensignal, das Adressensignal oder das Befehlssignal sind. Wenn die 16-Bit-Signale BRX<0:15> nicht das Datensignal sind, gibt der Zustandsdeterminator 64 für Eingabesignale die 18-Bit-Signale BRX<0:17> an die Zustandsmaschine 63 aus. Andererseits, wenn die 16-Bit-Signale BRX<0:15> das Datensignal sind, gibt der Zustandsdeterminator 64 für Eingabesignale die 18-Bit-Signale BRX<0:17> an den Parallelisierer 61 aus.
Die Zustandsmaschine 63 empfängt die gültigen 18-Bit-Bankdatensignale BRX<0:17> von dem Zustandsdeterminator 64 für Eingabesignale und gibt unter Verwendung der empfangenen Signale Adressen-/Befehlssignale ADD/COM zur Steuerung des Betriebs des DRAM aus. Die internen Befehlssignale, die internen Adressensignale und die internen Steuersignale werden durch die Adressen-/Befehlssignale ADD/COM ausgelöst generiert. Die internen Befehlssignale weisen das interne aktive Befehlssignal ACT, das interne inaktive Befehlssignal PCG, das interne Lesebefehlssignal READ und das interne Schreibbefehlssignal WRITE auf. Die internen Adressensignale weisen die Zeilenadressen XADD und die Spaltenadressen YADD auf. Die internen Steuersignale weisen Folgendes auf: die Eingabedaten-Strobe-Signale DSTROBE16<0:3> und DSTROBE64; die Steuersignale DRVEN_P<0:3>; das Pipeeingabe-Strobe-Signal PINSTROBE; und die Pipeausgabe-Steuersignale POUT<0:3>.
6 ist ein Blockdiagramm der in 5 illustrierten Zustandsmaschine 63.
Die Zustandsmaschine 63 weist Folgendes auf: einen Befehlsgenerator 631; einen Eingabedaten-Strobe-Generator 632; einen Zeilenadressengenerator 633; einen Spaltenadressengenerator 634; eine Lesedaten-Pipesteuereinrichtung 635 und eine Datenausgabe-Steuereinrichtung 636.
Der Befehlsgenerator 631 wird ausgelöst durch das höchstwertige Bit BRX<17> der gültigen Bankdatensignale BRX<0:17> freigegeben und dekodiert die Bits BRX<0:15>, um die internen Befehlssignale, wie zum Beispiel das interne aktive Befehlssignal ACT, das internen inaktive Befehlssignal PCG, das interne Lesebefehlssignal READ und das interne Schreibbefehlssignal WRITE zu erzeugen. Der Befehlsgenerator 631 ist mit einem Dekoder ausgerüstet, welcher n digitale Signale zur Erzeugung von 2ⁿ digitalen Signalen empfängt.
Der Eingabedaten-Strobe-Generator 632 erzeugt die Eingabedaten-Strobe-Signale DSTROBE16<0:3> und DSTROBE64 ausgelöst durch das höchstwertige Bit BRX<17> der gültigen Bankdatensignale BRX<0:17> und das Schreibbefehlssignal WRITE. Die Eingabedaten-Strobe-Signale DSTROBE16<0:3> und DSTROBE64 werden als Steuersignale zur Steuerung des Betriebs des Parallelisierers 61 benutzt.
Der Zeilenadressengenerator 633 erzeugt die gültigen Bankdatensignale BRX<0:m> (wobei m ein positive ganze Zahl ist) als Zeilenadressen XADD<0:m> ausgelöst durch (Synchronisation) das interne aktive Befehlssignal ACT.
Der Spaltenadressengenerator 634 erzeugt die gültigen Bankdatensignale BRX<0:n> (wobei n ein positive ganze Zahl ist) als Spaltenadressen YADD<0:n> ausgelöst durch das Schreibbefehlssignal WRITE und das Lesebefehlssignal READ.
Die Lesedaten-Pipesteuereinrichtung 635 erzeugt das Pipeeingabe-Strobe-Signal PINSTROBE und die Pipeausgabe-Steuersignale POUT<0:3> ausgelöst durch das interne Lesebefehlssignal READ.
Die Datenausgabe-Steuereinrichtung 636 erzeugt die Steuersignale DRVEN_P<0:3> unter Verwendung der Bankauswahlsignale Pi_BK<0:7> ausgelöst durch das interne Lesebefehlssignal READ. Als ein Beispiel werden die Signale zur Auswahl der Bank BANK0 durch ein Referenzsymbol BK0_P<0:3> spezifiziert und angegeben. Die Steuersignale DRVEN_P<0:3> werden als Steuersignale zur Steuerung des Betriebs der Portwählers 66 benutzt.
Der Parallelisierer 61 parallelisiert die gültigen Bankdatensignale BRX<0:15>, welche von dem Zustandsdeterminator 64 für Signale übertragen werden, und gibt die parallelen 64-Bit-Signale aus. Das bedeutet, dass, während die von dem Zustandsdeterminator 64 für Eingabesignale übertragenen Signale BRX<0:15> in das vorher parallelisierte Signalformat eingegeben werden, aus den Speicherzellbereichen der Bänke BANK0 bis BANK7 64-Bit-Daten ausgelesen oder in diese eingeschrieben werden. Deshalb ist es notwendig, 16-Bit-Daten in 64-Bit-Daten umzuwandeln.
Der Serialisierer 62 empfängt die 64-Bit-Datensignale von den 64 Datenbusleseverstärkern 14, die mit den Datenbussen der Bänke verbunden sind, und serialisiert die 64-Bit-Datensignale in 16-Bit-Datensignale DO<0:15> ausgelöst durch das Pipeeingabe-Strobe-Signal PINSTROBE und die Pipeausgabe-Steuersignale POUT<0:3>.
Wie in 5 illustriert ist, empfängt der Portwähler 66 nacheinander die Datensignale DO<0:15> von dem Serialisierer 62 in 16-Bit-Einheiten, und gibt die gültigen Datensignale Pi_DATA<0:15> an den durch das Port-/Bankauswahlsignal P/B_SELECT ausgewählten Port aus.
Der Portwähler 66 ist mit Demultiplexern (DEMUX) versehen. Die Demultiplexer sind den jeweiligen Ports PORT0 bis PORT3 so zugeordnet, dass sie die Signalübertragung unabhängig von allen Ports PORT0 bis PORT3 durchführen können. Zusätzlich weist jeder der jeweiligen Demultiplexer 16 Treiber dergestalt auf, dass die 16-Bit-Datensignale DO<0:15> verarbeitet werden können.
Da die von den Bänken BANK0 bis BANK7 an die Ports PORT0 bis PORT3 ausgegebenen Signale durch die ersten globalen Datenbusse GIO_OUT von allen Bänken BANK0 bis BANK7 aufgeteilt sind, ist es bevorzugt, dass die jeweiligen Treiber mit Tri-State-Puffern versehen sind, damit andere Bänke nicht beeinflusst werden.
Ein Betrieb der Multiport-Speichervorrichtung wird unten beschrieben.
7 ist ein Diagramm, welches den Übertragungspfad des Eingabesignals Pi_BK<0:7> von den Ports PORT0 bis PORT3 zu den Bänken BANK0 bis BANK7 illustriert, und 8 ist ein Diagramm, welches den Übertragungspfad der Ausgabesignals Pi_DATA<0:15> von den Bänken BANK0 bis BANK7 zu den Ports PORT0 bis PORT3 illustriert. In 7 stellt BKj_P<0:3> (wobei j Werte von 0 bis 7 annimmt) ein Signal identisch zu dem Bankauswahlsignal Pi_BK<0:7> dar, aber es wird durch ein unterschiedliches Referenzsymbol zur Erleichterung der Erläuterung bezeichnet.
Zuerst wird der Übertragungspfad von dem ersten Port PORT0 zu der zweiten Bank BANK1 im Folgenden beschrieben.
Mit Bezug auf 7 werden die 18-Bit-Eingabesignale (mit Ausnahme des physikalischen Link-Kodierbits) von der externen Vorrichtung durch das Empfangspad RX seriell in den ersten Port PORT0 eingegeben. Der erste Port PORT0 wandelt die 18-Bit-Eingabesignale in die gültigen 26-Bit-Signale um und überträgt sie durch die zweiten globalen Datenbusse GIO_IN. Da die zweiten globalen Datenbusse GIO_IN durch die zweiten lokalen Datenbusse LIO_BIN (siehe 1) mit allen Bänken BANK0 bis BANK7 verbunden sind, werden die gültigen 26-Bit-Signale an die Bankwähler 65 (siehe 5) der Bänke BANK0 bis BANK7 durch die zweiten lokalen Datenbusse LIO_BIN übertragen.
Da die von dem ersten Port PORT0 übertragenen gültigen 26-Bit-Signale, insbesondere die gültigen Eingabedatensignale PO_RX<0:17>, nur zu der zweiten Bank BANK1 übertragen werden müssen, ist es notwendig zu verhindern, dass die Signale zu all den anderen Bänken BANK0 und BANK2 bis BANK7 als zu der zweiten Bank BANK1 übertragen werden. Zu diesem Zweck werden die Bankauswahlsignale P0_BK<0:7> verwendet.
Die Bankauswahlsignale P0_BK<0:7> bestehen aus den von dem Port PORT0 zusammen mit den gültigen Eingabedatensignalen P0_RX<0:7> gelieferten gültigen 26-Bit-Signalen. Die Bankauswahlsignale P0_BK<0:7> werden in den Bankwähler 65 der zweiten Bank BANK1 durch die zweiten globalen Datenbusse GIO_IN zusammen mit den gültigen Eingabedatensignalen P0_RX<0:17> eingegeben und steuert den Bankwähler 65.
Der Bankwähler 65 zur Steuerung der Eingabesignalübertragung der zweiten Bank BANK1 wird ausgelöst durch die Bankauswahlsignale P0_BK<0:7> freigegeben, das heißt BK1_P<0:3>, empfängt die gültigen Eingabedatensignale P0_RX<0:17> durch die zweiten globalen Datenbusse GIO_IN und überträgt die empfangenen Signale P0_RX<0:17> an die zweite Bank BANK1. Zu diesem Zeitpunkt werden die Bankwähler 65 der Bänke BANK0 und BANK2 bis BANK7 nicht freigegeben, weil die übrigen Bankauswahlsignale BK0_P<0:3> und BK2_P<0:3> bis BK7_P<0:3> auf einen logischen „HIGH“-Pegel oder einen logischen „LOW“-Pegel deaktiviert sind, so dass die gültigen Eingabedatensignale P0_RX<0:17> nicht zu den Bänken BANK0 und BANK2 bis BANK7 übertragen werden.
Als nächstes wird unten der Übertragungspfad der Ausgabesignale von der zweiten Bank BANK1 zu dem ersten Port PORT0 beschrieben.
Mit Bezugnahme auf 8 werden die von der zweiten Bank BANK1 ausgegebenen 64-Bit-Datensignale von dem Serialisierer 62 der zweiten Banksteuereinrichtung BC1 in die 16-Bit-Datensignale DO<0:15> serialisiert, und die 16-Bit-Datensignale DO<0:15> werden an den Portwähler 66, zum Beispiel an den Demultiplexer, ausgegeben. Ausgelöst durch die aktivierten Steuersignale DRVEN_P<0> unter den Steuersignalen DRVEN_P<0:3> überträgt der Demultiplexer die Datensignale DO<0:15> als die gültigen Ausgabedatensignale P0_DATA<0:15> durch die ersten globalen Datenbusse GIO_OUT.
Die durch die ersten globalen Datenbusse GIO_OUT übertragenen gültigen Ausgabedatensignale werden durch die dritten lokalen Datenbusse LIO_P1 zu dem ersten Port PORT0 übertragen.
Als nächstes wird der normale Lesevorgang der Multiport-Speichervorrichtung beschrieben. Der normale Lesevorgang bedeutet, dass Daten von einer spezifischen Adresse einer korrespondierenden Bank ausgelesen werden.
Mit Bezugnahme auf 1 werden die Eingabesignale (siehe 4D und 4E) korrespondierend zu dem Lesevorgang in den ersten Port PORT0 über das Empfangspad RX in Serie eingegeben und der Parallelisierer 411 parallelisiert die eingegebenen Signale, um die gültigen 26-Bit-Signale auszugeben.
Die von dem ersten Port PORT0 ausgegebenen gültigen 26-Bit-Signale werden durch die zweiten globalen Datenbusse GIO_IN in den Bankwähler 65 der zweiten Banksteuereinrichtung BC1, welche die zweite Bank BANK1 steuert, eingegeben. Zu diesem Zeitpunkt werden, da der Bankwähler 65 der zweiten Banksteuereinrichtung BC1 durch die zweiten lokalen Datenbusse LIO_BIN mit den zweiten globalen Datenbussen GIO_IN verbunden ist, die Signale auch von den zweiten bis vierten Ports PORT1 bis PORT3 wie auch von der ersten Bank BANK0 empfangen.
Dementsprechend weisen die von den Ports PORT0 bis PORT3 eingegebenen 26-Bit-Signale die 8-Bit-Bankauswahlsignale Pi_BK<0:7> auf, wobei die korrespondierenden Bänke durch die Bankauswahlsignale Pi_BK<0:7> ausgewählt werden. Da nur das Bankauswahlsignal P0_BK<1> aktiviert ist, empfängt die zweite Banksteuereinrichtung BC der BANK1 die 26-Bit-Signale (welche keine gültigen Signale sind) von den zweiten bis vierten Ports PORT0 bis PORT3 nicht, aber sie empfängt die gültigen Eingabedatensignale P0_RX<0:17> von dem ersten Port PORT0.
Die Zustandsmaschine 63 der zweiten Banksteuereinrichtung BC1 aktiviert das interne Aktivsignal ACT und das Lesebefehlssignal READ unter Verwendung der gültigen 18-Bit-Eingabedatensignale P0_RX<0:17>, erzeugt die Zeilen-/Spaltenadressen XADD und YADD der zweiten Bank BANK1 durch die Zeilen-/Spaltenadressengeneratoren 633 und 634 unter Verwendung des aktivierten internen Aktivsignals ACT und des aktivierten Lesebefehlssignal READ, aktiviert das Pipeeingabe-Strobe-Signal PINSTROBE und die Pipeausgabe-Steuersignale POUT durch die Lesedaten-Pipesteuereinrichtung 635 und aktiviert das Steuersignal DRVEN_P durch die Datenausgabesteuereinrichtung 636.
Ausgelöst durch das Lesebefehlssignal READ, das von der zweiten Banksteuereinrichtung BC1 eingegeben wird, werden die 64-Bit-Datensignale von der zweiten Bank BANK1 durch die 64 Datenbusleseverstärker durch die Datenleitungen verstärkt und an den Serialisierer 62 ausgegeben.
Die in den Serialisierer 62 eingegebenen 64-Bit-Ausgabesignale werden, ausgelöst durch das Pipeeingabe-Strobe-Signal PINSTROBE und die Pipeausgabe-Steuersignale POUT<0:3>, in 16-Bit-Signale serialisiert. Das heißt, der Serialisierer 62 konvertiert die 64-Bit-Ausgabesignale in vier serielle Signaleinheiten, von denen jede 16 Bits umfasst, speichert diese zeitweilig und gibt sie nacheinander an den Portwähler 66 in Einheiten von 16 Bits aus.
Der Portwähler 66 gibt nacheinander die Datensignale DO<0:15> als die gültigen Ausgabedatensignale P0_DATA<0:15> in Einheiten von 16 Bits an den ausgewählten Port PORT0 durch die ersten globalen Datenbusse GIO_OUT ausgelöst durch die Steuersignale DRVEN_P<0:3> aus, welche zu den Bankauswahlsignalen BK0_P<0:3> korrespondieren, wie in 5 illustriert ist.
Wie in 3 dargestellt ist, empfängt der erste Port PORT0 die gültigen Ausgabedatensignale P0_DATA<0:15> durch die ersten globalen Datenbusse GIO_OUT in paralleler Weise. Die gültigen Ausgabedatensignale P0_DATA<0:15> werden von dem Serialisierer 421 serialisiert und durch das Übertragungspad TX an die korrespondierende externe Vorrichtung übertragen.
Als nächstes wird ein normaler Schreibvorgang der Multiport-Speichervorrichtung erläutert. Mit dem normalen Schreibvorgang ist ein Schreiben von Daten an einer spezifischen Adresse der korrespondierenden Bank gemeint. Die Eingabesignale von vier Rahmen werden von dem Empfangspad RX empfangen. Der erste Rahmen korrespondiert zu dem Befehlssignal (hiernach als ein Befehlsrahmen bezeichnet) (siehe 4B), und die übrigen drei Rahmen korrespondieren zu Datensignalen (hiernach als Datenrahmen bezeichnet) (siehe 4C). Jedes der Eingabesignale beträgt 16 Bits. Das bedeutet, dass die Eingabesignale 64 Bits sind.
Mit Bezug auf 1 werden der Befehlsrahmen und die Datenrahmen korrespondierend zu dem Schreibvorgang seriell durch das Empfangspad RX in den ersten Port PORTO eingegeben, und der Parallelisierer 411 parallelisiert die seriellen Rahmensignale zur Ausgabe der gültigen 26-Bit-Signale.
Die von dem ersten Port PORT0 ausgegebenen gültigen 26-Bit-Signale werden durch die zweiten globalen Datenbusse GIO_IN zu dem Bankwähler 65 der zweiten Banksteuereinrichtung BC1, welche die zweite Bank BANK1 steuert, eingegeben. An diesem Punkt werden, da der Bankwähler 65 der zweiten Banksteuereinrichtung BC1 durch die zweiten lokalen Datenbusse LIO_BIN mit allen zweiten globalen Datenbussen GIO_IN verbunden ist, die Signale von den zweiten bis vierten Ports PORT1 bis PORT3 wie auch der ersten Bank BANK0 empfangen.
Dementsprechend weisen die von den Ports PORT0 bis PORT3 eingegebenen gültigen 26-Bit-Signale die 8-Bit- Bankauswahlsignale Pi_BK<0:7> auf, wobei die korrespondierenden Bänke durch die Bankauswahlsignale Pi_BK<0:7> ausgewählt werden. Da nur das Bankauswahlsignal P0_BK<1> aktiviert ist, empfängt die zweite Banksteuereinrichtung BC1 der zweiten Bank BANK1 die 26-Bit-Signale (welche keine gültigen Signale sind) von den zweiten bis vierten Ports PORT1 bis PORT3 nicht, sondern empfängt die gültigen Eingabedatensignale P0_RX<0:17> von dem ersten Port PORT0.
Die Zustandsmaschine 63 der zweiten Banksteuereinrichtung BC1 aktiviert das interne Aktivsignal ACT und das Schreibbefehlssignal WRITE unter Verwendung der gültigen Eingabedatensignale P0_RX<0:17>, erzeugt die Zeilen-/Spaltenadressen XADD und YADD der Bank BANK1 durch die Zeilen-/Spaltenadressengeneratoren 633 und 634 unter Verwendung des aktivierten internen Aktivsignals ACT und des aktivierten Schreibbefehlssignals WRITE, und aktiviert das Eingabedaten-Strobe-Signal DSTROBE16<0:3> und DSTROBE64 durch den Eingabedaten-Strobe-Generator 632.
In diesem Zustand werden die aufeinanderfolgend eingegebenen gültigen 16-Bit-Bankdatensignale BRX<0:15> korrespondierend zu den gültigen Datensignalen unter den gültigen Datensignalen BRX<0:15> der drei Datenrahmensignale durch den Parallelisierer 61 (siehe 6) in die 64 Bits (16x4) parallelisiert. Gleichzeitig werden die 64-Bit-Signale in das Speicherzellarray 10 der Bank BANK1 durch den Schreibtreiber W/D eingeschrieben.
Wie oben erläutert, werden die 64 Datenbits gleichzeitig in die Speicherzellen eingeschrieben, wenn die vier Rahmensignale (Befehlsrahmen und Datenrahmen) während des Schreibvorgangs aufeinanderfolgend in eine Bank eingegeben werden. Wenn ein anderer Befehl (Interruptvorgang) ausgeführt wird, bevor alle vier Rahmen eingegeben worden sind, werden nur bis zu diesem Zeitpunkt eingegebene Daten in die Speicherzellen eingeschrieben.
Eine solche Multiport-Speichervorrichtung mit der Vielzahl von Ports erfordert eine Testvorrichtung, die mit einer hohen Geschwindigkeit arbeitet, um die Ports zu testen, wobei eine serielle I/O-Schnittstelle bei einer hohen Geschwindigkeit unterstützt wird. Die herkömmliche Testvorrichtung kann jedoch die serielle I/O-Schnittstelle nicht bei hohen Geschwindigkeiten unterstützen, so dass sich eine Zeit zum Testen der Multiport-Speichervorrichtung erhöht.
Dementsprechend ist es zur Reduzierung der Zeit zum Testen der Multiport-Speichervorrichtung erforderlich, die serielle I/O-Schnittstelle in eine parallele I/O-Schnittstelle zu konvertieren.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Multiport-Speichervorrichtung zu schaffen, welche eine serielle Datenkommunikation mit Hochgeschwindigkeit mit externen Vorrichtungen durchführt. Die Multiport-Speichervorrichtung kann verschiedene I/O-Datenübertragungsmodi, wie zum Beispiel einzelne Datenrate (SDR = Single Data Rate), doppelte Datenrate (DDR = Double Data Rate) und vierfache Datenrate (QDR = Quadruple Data Rate), unterstützen und eine Zeit zum Testen der Multiport-Speichervorrichtung reduzieren, indem sie einen Core-Test in einer parallelen I/O-Schnittstelle durchführt.
Es ist daher eine weitere Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, welche eine Datenkommunikation in einer parallelen I/O-Schnittstelle durchführt. Die Halbleiterspeichervorrichtung kann verschiedene I/O-Datenübertragungsmodi während eines Testmodus unterstützen und eine Zeit zum Testen einer Multiport-Speichervorrichtung reduzieren.
Hierzu schafft die vorliegende Erfindung eine Halbleiter-Speichervorrichtung mit den Merkmalen der unabhängigen Patentansprüche.
Figurenliste
Die obigen und weiteren Aufgaben und Merkmale der vorliegenden Erfindung werden durch die folgende Beschreibung der bevorzugten Ausführungen deutlich, die im Zusammenhang mit den begleitenden Zeichnungen erfolgt, von denen:

1 ein Blockdiagramm einer herkömmlichen Multiport-Speichervorrichtung ist;
2 ein schematisches Diagramm einer in 1 illustrierten Bank ist;
3 ein Blockdiagramm eines in 1 illustrierten Ports ist;
4 ein Diagramm ist, welches ein Rahmenformat eines in den Port nach 1 eingegebenen Signals ist;
5 ein Blockdiagramm einer in 1 gezeigten Banksteuereinrichtung ist;
6 ein Blockdiagramm einer in 6 gezeigten Statusmaschine ist;
7 ein Diagramm ist, welches einen Übertragungspfad eines Eingabesignals von dem Port zu der Bank illustriert;
8 ein Diagramm ist, welches einen Übertragungspfad eines Ausgabesignals von der Bank zu dem Port illustriert;
9 ein Blockdiagramm einer Multiport-Speichervorrichtung in Übereinstimmung mit einer Ausführung der vorliegenden Erfindung ist;
10 ein Blockdiagramm einer in 9 illustrierten Test-I/O-Steuereinrichtung ist;
11 ein Diagramm ist, welches einen Schreibvorgang illustriert, der durch verschiedene Datenübertragungsmodi klassifiziert ist; und
12 ein Diagramm ist, welches einen Lesevorgang illustriert, der durch verschiedene Datenübertragungsmodi klassifiziert ist

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Eine Halbleiterspeichervorrichtung in Übereinstimmung mit beispielhaften Ausführungen der vorliegenden Erfindung wird mit Bezugnahme auf die begleitenden Zeichnungen im Detail beschrieben.
9 ist ein Blockdiagramm einer Multiport-Speichervorrichtung in Übereinstimmung mit einer Ausführung der vorliegenden Erfindung. Ein normaler Betrieb der erfindungsgemäßen Multiport-Speichervorrichtung ist im Wesentlichen der gleiche wie derjenige der herkömmlichen Multiport-Speichervorrichtung. Hiernach wird ein DRAM-Core-Testmodus der Multi-port-Speichervorrichtung erläutert.
Die Multiport-Speichervorrichtung weist Folgendes auf: eine Moduseinstelleinheit 91, eine Taktgeneratoreinheit 92 und eine Test-Eingabe/Ausgabe- (I/O-) Steuereinheit 93. Die Moduseinstelleinheit 91 gibt erste bis vierte Moduseinstellsignale TQDR0, TQDR1, TDDR und TSDR ausgelöst durch ein Modusregisterfreigabesignal MREB und ein erstes und zweites Datenübertragungsmodusauswahlsignal DTT0 und DTT1 aus. Hierbei wird das Modusregisterfreigabesignal MREB während des DRAM-Core-Testmodus freigegeben. Die Taktgeneratoreinheit 92 empfängt ein externes Taktsignal CLK von einem externen Pad und erzeugt erste und zweite interne Taktsignale TCLK und DCLK ausgelöst durch die ersten bis vierten Moduseinstellsignale TQDR0, TQDR1, TDDR und TSDR. Die Test-I/O-Steuereinheit 93 empfängt externe Signale, wie zum Beispiel Befehle, Adressen und Steuersignale (hiernach als ein Testsignal bezeichnet) in paralleler Weise durch Übertragungspads TXi und Empfangspads RXi und ein Eingabedatensignal von Testpads DQi, um sie an Bänke durch einen ersten globalen Datenbus GIO_IN ausgelöst durch das Modusregisterfreigabesignal MREB zu übertragen. Hierbei ist „i“ eine positive ganze Zahl, und hierbei werden Daten bei einem normalen Betrieb durch die Übertragungspads TXi und Empfangspads RXi seriell eingegeben/ausgegeben.
Im Detail versetzt die Moduseinstelleinheit 91 die Multiport-Speichervorrichtung in den DRAM-Core-Testmodus basierend auf dem über einen externen Pfad eingegebenen Modusregisterfreigabesignal MREB, und dekodiert das von der Test-I/O-Steuereinheit 93 durch den ersten globalen Datenbus GIO_IN eingegebene erste und zweite Datenübertragungsmodusauswahlsignal DTT0 und DTT1, um die ersten bis vierten Moduseinstellsignale TQDR0, TQDR1, TDDR und TSDR auszugeben. Hierbei korrespondieren die ersten und zweiten Datenübertragungsmodusauswahlsignale DTT0 und DTT1 zu zwei voreingestellten Bits unter einer Vielzahl von Bits, welche das Testsignal bilden, das durch die Übertragungspads TXi und die Empfangsbits RXi eingegeben wird. Weiterhin gibt die Moduseinstelleinheit 91 ein Bankauswahlsignal BKEN durch Dekodierung eines externen Steuersignals aus, welches von einem weiteren externen Pad mit Ausnahme der Testpads DQi, der Übertragungspads TXi und der Empfangspads RXi eingegeben wird.
Die Test-I/O-Steuereinheit 93 empfängt das Testsignal durch die Übertragungspads TXi und die Empfangspads RXi von Ports, um sie zu dem ersten globalen Datenbus GIO_IN ausgelöst durch das Modusregisterfreigabesignal MREB zu übertragen. Weiterhin empfängt die Test-I/O-Steuereinheit 93 das Eingabedatensignal durch die Testpads DQi, um es zu dem ersten globalen Datenbus GIO_IN in Synchronisation mit den ersten und zweiten internen Taktsignalen TCLK und DCLK mit einer unterschiedlichen Periode gemäß eines Datenübertragungsmodus zu übertragen, oder sie empfängt von den Bänken ein Ausgabedatensignal durch einen zweiten globalen Datenbus GIO_OUT, um es zu den Testpads DQi in Synchronisation mit den ersten und zweiten internen Taktsignalen TCLK und DCLK auszugeben.
10 ist ein Blockdiagramm der in 9 illustrierten Test-I/O-Steuereinrichtung 93.
Die Test-I/O-Steuereinrichtung 93 weist einen Befehlsdekoder 931, einen Demultiplexer DEMUX, einen Multiplexer MUX und einen Tri-State-Puffer TB auf. Der Befehlsdekoder 931 dekodiert das durch die Übertragungspads TXi und die Empfangspads RXi eingegebene Testsignal, um interne Befehlssignale, wie zum Beispiel ein Schreibbefehl WRITE, ein Lesebefehl READ und ein Puffersteuersignal COUT, ausgelöst durch das Modusregisterfreigabesignal zu erzeugen. Weiterhin puffert der Befehlsdekoder 931 das durch die Testpads DQi eingegebene Eingabedatensignal, um das gepufferte Eingabedatensignal an den Demultiplexer DEMUX auszugeben.
Der Demultiplexer DEMUX überträgt das gepufferte Eingabedatensignal zu dem ersten globalen Datenbus GIO_IN ausgelöst durch den Schreibbefehl WRITE. Wenn zum Beispiel das Schreibsignal WRITE mit einem logischen „HIGH“-Pegel aktiviert ist, überträgt der Demultiplexer DEMUX das gepufferte Eingabedatensignal zu dem ersten globalen Datenbus GIO_IN.
Der Multiplexer MUX empfängt das Ausgabedatensignal durch den zweiten globalen Datenbus GIO_OUT, um das Ausgabedatensignal zu dem Tri-State-Puffer TB ausgelöst durch den Lesebefehl READ auszugeben. Wenn zum Beispiel der Lesebefehl READ mit einem logisehen „HIGH“-Pegel aktiviert ist, überträgt der Multiplexer MUX das Ausgabedatensignal von dem zweiten globalen Datenbus GIO_OUT zu dem Tri-State-Puffer TB.
Der Tri-State-Puffer TB puffert das von dem Multiplexer MUX ausgegebenen Ausgabedatensignal und gibt es ausgelöst durch das Puffersteuersignal COUT aus oder leitet das durch die Testpads DQi eingegebene Eingabedatensignal zu dem Befehlsdekoder 931 um. Wenn zum Beispiel das Puffersteuersignal COUT mit einem logischen „HIGH“-Pegel aktiviert ist, gibt der Tri-State-Puffer TB das von dem Multiplexer MUX ausgegebene Ausgabedatensignal zu den Testpads DQi aus. Wenn das Puffersteuersignal COUT mit einem logischen „LOW“-Pegel deaktiviert ist, leitet der Tri-State-Puffer TB das durch die Testpads DQi eingegebene Testsignal zu dem Befehlsdekoder 931 um.
Während des normalen Modus wird das von den Bänken ausgelesene Ausgabedatensignal durch den zweiten globalen Datenbus GIO_OUT zu einem korrespondierenden Port übertragen, und dann wird das Ausgabedatensignal durch die Übertragungspads TXi zu den externen Vorrichtungen gesendet. Zusätzlich wird ein von den externen Vorrichtungen eingegebenes Eingabesignal durch die Empfangspads RXi in die Ports eingegeben, und dann wird das Eingabesignal durch den ersten globalen Datenbus GIO_IN zu den Bänken übertragen.
Wie oben beschrieben ist, empfangen in der Multiport-Speichervorrichtung die Ports nur das Eingabesignal von den Empfangspads RXi. Dementsprechend ist es erforderlich, dass die Test-I/O-Steuereinheit 93 das von einer externen Testvorrichtung durch die Übertragungspads TXi und die Empfangspads RXi parallel eingegebene Testsignal während des DRAM-Core-Testmodus zu dem ersten globalen Datenbus GIO_IN überträgt.
Unterdessen werden die Empfangspads RXi als ein Eingabepad zum Empfang des Eingabesignals während des normalen Modus benutzt und auch als ein Eingabepad zum Empfang des Testsignals während des DRAM-Core-Testmodus verwendet. Demgemäß ist jeder Port so konfiguriert, das Testsignal während des DRAM-Core-Testmodus nicht zu empfangen, oder auch wenn jeder Port das Testsignal während des DRAM-Core-Testmodus empfängt, ist er dazu konfiguriert, das Testsignal nicht zu dem ersten globalen Datenbus GIO_IN zu übertragen. Zum Beispiel werden die Ports durch das Modusregisterfreigabesignal MREB gesteuert. Das heißt, dass das Testsignal nicht zu dem ersten globalen Datenbus GIO_IN übertragen wird, indem das Modusregisterfreigabesignal MREB mit einem logischen „LOW“-Pegel während des DRAM-Core-Testmodus freigegeben wird.
Jede Bank ist zur Durchführung von Lese- und Schreibvorgängen in Synchronisation mit den ersten und zweiten internen Taktsignalen TCLK und DCLK, die von der Taktgeneratoreinheit 92 ausgegeben werden, ausgebildet.
11 und 12 sind Diagramme, welche den Lese- und Schreibvorgang klassifiziert durch verschiedene Datenübertragungsmodi illustrieren.
Hiernach wird der Lese- und Schreibvorgang der Multiport-Speichervorrichtung während des DRAM-Core-Testmodus mit Bezugnahme auf 11 und 12 im Detail erläutert.
Als Referenz wird ein erster Vierfachdatenraten- (QDR-) Modus „QDR0“ ausgewählt, wenn das erste Moduseinstellsignal TQDR0 aktiviert wird; ein zweiter QDR-Modus „QDR1“ wird ausgewählt, wenn das zweite Moduseinstellsignal TQDR1 aktiviert wird; ein Doppeldatenraten- (DDR-) Modus „DDR“ wird ausgewählt, wenn das dritte Moduseinstellsignal TDDR aktiviert wird; und ein Einzelraten- (SDR-) Modus „SDR“ wird ausgewählt, wenn das vierte Moduseinstellsignal TSDR aktiviert wird.
Wenn im Fall des ersten QDR-Modus „QDR0“ der erste interne Takt TCLK eine erste Periode T aufweist, ist der zweite interne Takt DCLK so ausgebildet, dass er eine zweite Periode aufweist, welche im Wesentlichen die gleiche wie die halbe Periode T/2 des ersten internen Takts TCLK ist. Hierbei wird das erste interne Taktsignal TCKL als ein Referenztakt von Befehls-, Adressen- und Steuersignalen benutzt, und das zweite interne Taktsignal DCLK wird als ein Referenztakt von I/O-Datensignalen verwendet. In dem ersten QDR-Modus „QDR0“ wird eine I/O-Datensignalgruppe DQ<0:3> in Synchronisation mit jeder ansteigenden und abfallenden Flanke des zweiten internen Taktsignals DCLK durch die Testpads DQi eingegeben/ausgegeben.
Im Fall des zweiten QDR-Modus „QDR1“ besitzt der zweite interne Takt DCLK die erste Periode T im Wesentlichen gleich wie diejenige des ersten internen Takts TCLK und eine um die halbe Periode T/2 verzögerte Wellenform, das heißt, eine Phase des zweiten internen Takts DCLK ist um 90 Grad verschoben. In dem zweiten QDR-Modus „QDR1“ wird die I/O-Datensignalgruppe DQ<0:3> in Synchronisation mit jeder ansteigenden und abfallenden Flanke der ersten und zweiten internen Taktsignale TCLK und DCLK durch die Testpads DQi eingegeben/ausgegeben. Als Ergebnis ist eine Datenverarbeitungsrate des zweiten QDR-Modus „QDR1“ die gleiche wie diejenige des ersten QDR-Modus „QDR0“. Hierbei wird das erste interne Taktsignal TCLK auch als Referenztakt der Befehls-, Adressen- und Steuersignale verwendet.
Im Fall des DDR-Modus „DDR“ wird der zweite interne Takt DCLK mit einem logischen „HIGH“-Pegel oder einem logischen „LOW“-Pegel fixiert, oder weist die gleiche Wellenform wie die ersten internen Taktsignale TCLK auf. Hierbei ist der zweite interne Takt DCLK mit dem logischen „LOW“-Pegel als ein Beispiel fixiert. In solchem DDR-Modus „DDR“ wird die I/O-Datensignalgruppe DQ<0:3> in Synchronisation mit jeder ansteigenden und abfallenden Flanke der ersten internen Taktsignale TCLK durch die Testpads DQi eingegeben/ausgegeben. Als Ergebnis ist eine Datenverarbeitungsrate des DDR-Modus „DDR“ eine Hälfte derjenigen der ersten und zweiten QDR-Modi „QDR0“ und „QDR1“. Hierbei wird das erste interne Taktsignal ebenfalls als der Referenztakt der Befehls-, Adressen- und Steuersignale benutzt.
Im Fall des SDR-Modus „SDR“ wird der zweite interne Takt DCLK mit einem logischen „HIGH“-Pegel oder einem logischen „LOW“-Pegel fixiert. In dem SDR-Modus „SDR“ wird die I/O-Datensignalgruppe DQ<0:3> in Synchronisation mit der ansteigenden oder abfallenden Flanke des ersten internen Taktsignals TCLK durch die Testpads DQi eingegeben/ausgegeben. Als Ergebnis ist eine Datenverarbeitungsrate des SDR-Modus „SDR“ eine Hälfte derjenigen des DDR-Modus „DDR“. Hierbei wird das erste interne Taktsignal auch als der Referenztakt der Befehls-, Adressen- und Steuersignale benutzt.
Mit Bezug auf 9 bis 11 wird der Schreibvorgang der Multiport-Speichervorrichtung erläutert.
Wenn während des DRAM-Core-Testmodus das Modusregisterfreigabesignal MREB mit einem logischen „LOW“-Pegel von dem externen Pad eingegeben wird, überträgt die Test-I/O-Steuereinheit 93 das durch die Übertragungspads TXi und die Empfangspads RXi eingegebene Testsignal zu dem ersten globalen Datenbus GIO_IN.
Die Moduseinstelleinheit 91 dekodiert das erste und zweite Datenübertragungsmodusauswahlsignal DTT0 und DTT1, das auf den ersten globalen Datenbus GIO_IN geladen ist und gibt die ersten bis vierten Moduseinstellsignale TQDR0, TQDR1, TDDR und TSDR ausgelöst durch das Modusregisterfreigabesignal MDREB aus. Weiterhin erzeugt die Moduseinstelleinheit 91 das Bankauswahlsignal BDEN durch Dekodierung des externen Steuersignals.
Die Taktgeneratoreinheit 92 empfängt das externe Taktsignal CLK und erzeugt die ersten und zweiten internen Taktsignale TCLK und DCLK ausgelöst durch die ersten bis vierten Moduseinstellsignale TQDR0, TQDR1, TDDR und TSDR. Hierbei sind die ersten und zweiten internen Taktsignale TCLK und DCLK gemäß dem Datenübertragungsmodus, wie zum Beispiel die ersten und zweiten QDR-Modi QDR0 und QDR1, der DDR-Modus und der SDR-Modus, in 11 gezeigt.
Die Test-I/O-Steuereinheit 93 empfängt das Eingabedatensignal durch die Testpads DQi in Synchronisation mit den ersten und zweiten internen Taktsignalen TCLK und DCLK.
Insbesondere empfängt die Test-I/O-Steuereinheit 93 in dem ersten QDR-Modus „QDR0“ das Eingabedatensignal durch die Testpads DQi in Synchronisation mit jeder ansteigenden und abfallenden Flanke des zweiten internen Taktsignals DCLK. In dem zweiten QDR-Modus „QDR1“ empfängt sie die Test-I/O-Steuereinheit 93 in Synchronisation mit jeder ansteigenden und abfallenden Flanke der ersten und zweiten internen Taktsignale TCLK und DCLK. In dem DDR-Modus „DDR“ empfängt sie die Test-I/O-Steuereinheit 93 in Synchronisation mit jeder ansteigenden und abfallenden Flanke des ersten internen Taktsignals TCLK. In dem SDR-Modus „SDR“ empfängt sie die Test-I/O-Steuereinheit 93 in Synchronisation mit einer der ansteigenden und abfallenden Flanke des ersten internen Taktsignals TCLK.
Weiterhin erzeugt die Test-I/O-Steuereinheit 93 den Schreibbefehl WRITE durch Dekodierung des durch die Übertragungspads TXi und die Empfangspads RXi eingegebenen Testsignals und überträgt ausgelöst durch den Schreibbefehl WRITE das durch die Testpads DQi eingegebene Eingabedatensignal zu dem ersten globalen Datenbus GIO_IN. Hierbei wird das Testsignal durch die Übertragungspads TXi und die Empfangspads RXi auf einer 1-Bit-Basis parallel eingegeben. Wenn die Bitzahl des Testsignals ansteigt, kann die Bitzahl durch Hinzufügen von Dummypads erhöht werden.
Eine korrespondierende Banksteuereinrichtung empfängt ausgelöst durch das von der Moduseinstelleinheit 91 ausgegebene Bankauswahlsignal BKEN das auf den ersten globalen Datenbus GIO_IN geladene Testsignal und Eingabedatensignal und dekodiert das Testsignal, um dadurch ein Schreibbefehlssignal, spezifische Zeilen-/Spaltenadressen einer Speicherzelle eines Corebereichs zum Einschreiben das Eingabedatensignals zu erzeugen.
Ausgelöst durch das von der Banksteuereinrichtung ausgegebene Schreibbefehlssignal schreibt die zu der Banksteuereinrichtung korrespondierende Bank das Eingabedatensignal in die spezifischen Zeilen-/Spaltenadressen der Speicherzelle.
Mit Bezugnahme auf 12 wird der Lesevorgang der Multiport-Speichervorrichtung erläutert.
Die Test-I/O-Steuereinheit 93 überträgt das durch die Übertragungspads TXi und die Empfangspads RXi eingegebene Testsignal zu dem ersten globalen Datenbus GIO_IN. Hierbei korrespondiert das Testsignal zu dem Lesebefehl READ.
Die Moduseinstelleinheit 91 dekodiert das erste und zweite Datenübertragungsmodusauswahlsignal DTT0 und DTT1, die auf den ersten globalen Datenbus GIO_IN geladen sind, und gibt die ersten bis vierten Moduseinstellsignale TQDR0, TQDR1, TDDR und TSDR ausgelöst durch das Modusregisterfreigabesignal MREB aus. Weiterhin erzeugt die Moduseinstelleinheit 91 das Bankauswahlsignal BKEN durch Dekodierung des externen Steuersignals.
Die Taktgeneratoreinheit 92 empfängt das externe Taktsignal CLK und generiert die ersten und zweiten internen Taktsignale TCLK und DCLK ausgelöst durch die ersten bis vierten Moduseinstellsignale TQDR0, TQDR1, TDDR und TSDR. Hierbei sind die ersten und zweiten internen Taktsignale TCLK und DCLK gemäß dem Datenübertragungsmodus, wie beispielsweise die ersten und zweiten QDR-Modi QDR0 und QDR1, der DDR-Modus und der SDR-Modus, in 12 dargestellt.
Eine korrespondierende Banksteuereinrichtung empfängt das auf den ersten globalen Datenbus GIO_IN geladene Testsignal ausgelöst durch das Bankauswahlsignal BKEN und dekodiert das Testsignal, um dadurch ein Lesebefehlssignal, spezifische Zeilen-/Spaltenadressen der Speicherzelle des Corebereichs zum Lesen des Eingabedatensignals zu erzeugen.
Die zu der Banksteuereinrichtung korrespondierende Bank liest das Ausgabedatensignal aus den spezifischen Zeilen-/Spaltenadressen der Speicherzelle ausgelöst durch das Lesebefehlssignal aus und überträgt das Ausgabedatensignal zu der Test-I/O-Steuereinheit 93 durch den zweiten globalen Datenbus GIO_OUT.
Die Test-I/O-Steuereinheit 93 erzeugt den Lesebefehl READ durch Dekodierung des Testsignals und gibt das Ausgabedatensignal zu den Testpads DQi ausgelöst durch den Lesebefehl READ in Synchronisation mit den ersten und zweiten internen Taktsignalen TCLK und DCLK aus.
Wie in 12 dargestellt ist, gibt die Test-I/O-Steuereinheit 93 das Ausgabedatensignal gemäß dem Datenübertragungsmodus, wie zum Beispiel die ersten und zweiten QDR-Modi QDR0 und QDR1, der DDR-Modus und der SDR-Modus, aus. Als Referenz hat eine Burstlänge „BL“ die Bedeutung der Bitzahl des Ausgabedatensignals. Eine Datenausgabelatenz „tDOL“ ist ein Zeitabschnitt zur Ausführung des Lesevorgang zum Auslesen von Daten der Speicherzelle und weist im Wesentlichen den gleichen Wert auf wie das externe Taktsignal CLK plus eine Cas-Latenz CL, das heißt „CLK + CL“. Eine Verzögerung „tAC“ ist eine Zeit von einem Startzeitpunkt der Datenausgabelatenz „tDOL“ an bis zu einem reale Lesezeitpunkt von Daten der Speicherzelle unter Berücksichtigung einer Ladezeit durch einen lokalen Datenbus, der auf dem Corebereich angeordnet ist.
Insbesondere gibt die Test-I/O-Steuereinheit 93 in dem ersten QDR-Modus „QDR0“ das Ausgabedatensignal in Synchronisation mit jeder ansteigenden und abfallenden Flanke des zweiten internen Taktsignals DCLK zu den Testpads DQi aus. Wenn die Bank zum Beispiel in vier Viertel mit einer 16-Bit-Burstlänge, das heißt BL = 16, aufteilt, wird das Ausgabedatensignal auf einer 4-Bit-Basis für jedes Viertel in Folge ausgegeben.
In dem zweiten QDR-Modus „QDR1“ gibt die Test-I/O-Steuereinheit 93 das Ausgabedatensignal in Synchronisation mit jeder ansteigenden und abfallenden Flanke der ersten und zweiten internen Taktsignale TCLK und DCLK aus.
In dem DDR-Modus „DDR“ gibt die Test-I/O-Steuereinheit 93 das Ausgabedatensignal in Synchronisation mit jeder ansteigenden und abfallenden Flanke des ersten internen Taktsignals TCLK aus. Zum Beispiel wird das Eingabedatensignal gleichzeitig in zwei Speicherzellen für 4 Takte mit einer 8-Bit-Burstlänge, das heißt BL = 8, eingeschrieben. Während des Lesevorgangs wird das Ausgabedatensignal durch Aufteilung von 4-Bit-Daten eines jeden Viertels auf einer 2-Bit-Basis ausgegeben. Hierbei sind ein früheres 8-Bit-Eingabedatensignal und ein späteres 8-Bit-Eingabedatensignal im Wesentlichen das gleiche Datenmuster. Eine Dauer des Lesevorgangs wird auf 4 Takte, mehr als diejenige der ersten und zweiten QDR-Modi „QDR0“ und „QDR1“ und des SDR-Modus „SDR“, ausgedehnt.
In dem SDR-Modus „SDR“ gibt die Test-I/O-Steuereinheit 93 das Ausgabedatensignal in Synchronisation mit einer der ansteigenden und abfallenden Flanke des ersten internen Taktsignals TCLK aus. Zum Beispiel werden die 4-Bit-Daten jedes Viertels mit im Wesentlichem dem gleichen Eingabedatensignal in die Speicherzelle mit einer 4-Bit-Burstlänge, das heißt BL = 4, eingeschrieben. Während des Lesevorgangs werden die 4-Bit-Daten jedes Viertels komprimiert, und das Ausgabedatensignal wird mit einem logischen „LOW“- oder „HIGH“-Pegel entsprechend einem Status der komprimierten Daten, zum Beispiel alles oder nichts, ausgegeben.
Wie oben beschrieben verwendet die Multiport-Speichervorrichtung in Übereinstimmung mit der vorliegenden Erfindung während des DRAM-Core-Tests eine parallele I/O-Schnittstelle und unterstützt verschiedene I/O-Datenübertragungsmodi, wie beispielsweise SDR, DDR und QDR. Als Ergebnis ist es möglich, eine Zeit zum Testen der Multiport-Speichervorrichtung zu reduzieren, indem der DRAM-Core-Test basierend auf den I/O-Datenübertragungsmodi selektiv durchgeführt wird.
Obwohl die Beschreibung der Multiport-Speichervorrichtung mit vier Ports und acht Bänken gemacht worden ist, ist die vorliegende Erfindung nicht auf diesen Aufbau beschränkt. Das bedeutet, dass die Erfindung auf jede Multiport-Speichervorrichtung, welche eine serielle Datenkommunikation zwischen einer Vielzahl von Ports und externen Vorrichtungen ausführt und eine parallele Datenkommunikation zwischen einer Vielzahl von Bänken und den Ports ausführt, angewendet werden kann. Außerdem gibt es keine Einschränkungen in den Positionen der Ports und Banken.
Weiterhin ist es möglich, die ersten und zweiten internen Taktsignale TCLK und DCLK durch Empfang von zwei externen Taktsignalen und nicht nur durch ein Taktsignal CLK zu generieren. Zu dieser Zeit weist jedes der beiden externen Taktsignale jeweils die gleiche Wellenform auf wie diejenige der ersten und zweiten internen Taktsignale TCLK und DCLK.
Die vorliegende Erfindung kann auf jede Multiport-Speichervorrichtung angewendet werden, wie zum Beispiel auf eine allgemeine DRAM-Vorrichtung, welche eine parallele Datenkommunikation zwischen einer Vielzahl von Bänken und den Ports ausführt.

Claims

Halbleiter-Speichervorrichtung, welche aufweist: eine Vielzahl von ersten Pads (TXi, RXi), wobei die Vielzahl von ersten Pads (TXi, RXi) Übertragungspads (TXi) und Empfangspads (RCi) umfasst ; eine Vielzahl Ports (PORT) zur Ausführung einer seriellen Datenkommunikation mit externen Vorrichtungen durch die ersten Pads (TXi, RXi); eine Vielzahl von Bänken (BANK) zur Ausführung einer parallelen Datenkommunikation mit der Vielzahl von Ports (PORT); eine Vielzahl von globalen Datenbussen (GIO_OUT, GIO_IN) zur Unterstützung der parallelen Datenkommunikation zwischen der Vielzahl von Ports (PORT) und der Vielzahl von Bänken (BANK); und eine Testmodussteuereinrichtung zur Ausführung eines Core-Tests während eines ausgewählten Core-Testmodus, wobei während des Core-Tests Testsignale durch die Übertragungspads (TXi) und die Empfangspads (RXi) der Vielzahl von ersten Pads (TXi, RXi) in paralleler Weise empfangen werden, und wobei in einem normalen Betrieb durch die Übertragungspads (TXi) und die Empfangspads (RXi) der Vielzahl von ersten Pads (TXi, RXi) Daten seriell eingebegen/ausgegeben werden.
Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die Testmodussteuereinrichtung aufweist: eine Moduseinstelleinheit (91) zum Empfang eines durch die globalen Datenbusse (GIO_IN, GIO_OUT) eingegebenen Datenübertragungsmodussignals und zur Erzeugung eines während des Core-Testmodus freigegebenen Moduseinstellsignals (TQDR0, TQDR1, TDDR, TSDR) ausgelöst durch ein Modusregisterfreigabesignal (MDREB); eine Taktgeneratoreinheit (92) zum Empfang eines externen Taktsignals (CLK) und zur Erzeugung von ersten und zweiten internen Taktsignalen (TCLK, DCLK) ausgelöst durch das Moduseinstellsignal (TQDR0, TQDR1, TDDR, TSDR); und eine Test-Eingabe/Ausgabe- (I/O-) Steuereinheit (93) zur Umleitung eines durch die ersten Pads (TXi, RXi) parallel eingegebenen Testsignals zu den globalen Bussen (GIO_IN, GIO_OUT)und zur Übertragung eines I/O-Datensignals zwischen einer Vielzahl von zweiten Pads (DQi) und den Bänken (BANK) durch die globalen Datenbusse (GIO_IN, GIO_OUT) ausgelöst durch das Modusregisterfreigabesignal (MDREB) in Synchronisation mit den ersten und zweiten internen Taktsignalen (TCLK, DCLK).
Halbleiter-Speichervorrichtung nach Anspruch 2, wobei das Moduseinstellsignal (TQDR0, TQDR1, TDDR, TSDR) einen Datenübertragungsmodus des I/O-Datensignals festlegt.
Halbleiter-Speichervorrichtung nach Anspruch 3, wobei die ersten und zweiten internen Taktsignale (TCLK, DCLK) Befehlssignale, Adressensignale und die I/O-Datensignale synchronisieren.
Halbleiter-Speichervorrichtung nach Anspruch 2, wobei das erste interne Taktsignal (TCLK) als ein Referenztakt der während des Core-Testmodus erzeugten und benutzten Befehlssignale und Adressensignale verwendet wird.
Halbleiter-Speichervorrichtung nach Anspruch 2, wobei das zweite interne Taktsignal (DCLK) als ein Referenztakt der während des Core-Testmodus durch die zweiten Pads (DQi) eingegebenen und ausgegebenen I/O-Datensignale verwendet wird.
Halbleiter-Speichervorrichtung nach Anspruch 3, wobei das erste interne Taktsignal (TCLK) die gleiche Wellenform ungeachtet des Datenübertragungsmodus aufweist.
Halbleiter-Speichervorrichtung nach Anspruch 7, wobei das zweite interne Taktsignal (DCLK) ein unterschiedliche Wellenform dem Datenübertragungsmodus entsprechend aufweist.
Halbleiter-Speichervorrichtung nach Anspruch 8, wobei das zweite interne Taktsignal (DCLK) eine halbe Periode des ersten internen Taktsignals (TCLK) aufweist.
Halbleiter-Speichervorrichtung nach Anspruch 9, wobei die Test-I/O-Steuereinheit das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden und abfallenden Flanke des zweiten internen Taktsignals (DCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 8, wobei das zweite interne Taktsignal (DCLK) die gleiche Periode wie der erste interne Takt (TCLK) und eine Phase aufweist, welche im Vergleich mit dem ersten internen Taktsignal (TCLK) um 90 Grad verschoben ist.
Halbleiter-Speichervorrichtung nach Anspruch 11, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden und abfallenden Flanke der ersten und zweiten internen Taktsignale(TCLK, DCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 8, wobei das zweite interne Taktsignal (DCLK) einen von einem logischen „LOW“-Pegel und einem logischen „HIGH“-Pegel ungeachtet des ersten internen Taktsignals (TCLK) beibehält.
Halbleiter-Speichervorrichtung nach Anspruch 13, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden und abfallenden Flanke des ersten internen Taktsignals (TCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 13, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden oder abfallenden Flanke des ersten internen Taktsignals (TCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 7, wobei das zweite interne Taktsignal (DCLK) die gleiche Wellenform wie diejenige des ersten internen Taktsignals (TCLK) aufweist.
Halbleiter-Speichervorrichtung nach Anspruch 16, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden und abfallenden Flanke des zweiten internen Taktsignals (DCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 16, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden oder abfallenden Flanke des zweiten internen Taktsignals (DCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 2, wobei die globalen Datenbusse (GIO_IN, GIO_OUT) aufweisen: einen ersten Bus (GIO_IN) zur Übertragung des durch die ersten Pads (TXi, RXi) eingegebenen Testsignals und des durch die zweiten Pads (DQi) eingegebenen Eingabedatensignals zu den Bänken (BANK); und einen zweiten Bus (GIO_OUT) zur Übertragung des von den Bänken (BANK) ausgegebenen Ausgabedatensignals zu den zweiten Pads (DQi).
Halbleiter-Speichervorrichtung nach Anspruch 19, wobei während des Core-Testmodus die Test-I/O-Steuereinheit (93) das Testsignal zur Erzeugung eines Schreibbefehls und eines Lesebefehls dekodiert, das Eingabedatensignal von den zweiten Pads (DQi) zu dem ersten Bus (GIO_IN) ausgelöst durch den Schreibbefehl überträgt und das Ausgabedatensignal von dem zweiten Bus (GIO_OUT) zu den zweiten Pads (DQi) ausgelöst durch den Lesebefehl überträgt.
Halbleiter-Speichervorrichtung nach Anspruch 19, wobei die Test-I/O-Steuereinheit (93) aufweist: einen Befehlsdekoder (931) zur Dekodierung des durch die ersten Pads (TXi, RXi) eingegebenen Testsignals zur Erzeugung eines Schreibbefehls und eines Lesebefehls, und zur Pufferung des durch die zweiten Pads (DQi) eingegebenen Eingabedatensignals ausgelöst durch das Modusregisterfreigabesignal (MDREB); einen Demultiplexer (DEMUX) zur Übertragung des gepufferten Eingabedatensignals zu dem ersten Bus (GIO_IN) ausgelöst durch den Schreibbefehl; und einen Multiplexer (MUX) zum Empfang des Ausgabedatensignals von dem zweiten Bus (GIO_OUT) zur Ausgabe des Ausgabedatensignals zu den zweiten Pads(DQi) ausgelöst durch den Lesebefehl.
Halbleiter-Speichervorrichtung nach Anspruch 21, wobei die Test-I/O-Steuereinheit (93) weiterhin einen Tri-State-Puffer (TB) zur selektiven Pufferung des von dem Multiplexer (MUX) ausgegebenen Ausgabedatensignals und zur Umleitung des durch die zweiten Pads (DQi) eingegebenen Eingabedatensignals ausgelöst durch ein von dem Befehlsdekoder (931) ausgegebenes Puffersteuersignal, aufweist.
Halbleiter-Speichervorrichtung, welche aufweist: eine Moduseinstelleinheit (91) zur Erzeugung eines Moduseinstellsignals (TQDR0, TQDR1, TDDR, TSDR) ausgelöst durch ein durch eine Vielzahl von ersten Pads (TXi, RXi) während eines Core-Testmodus parallel eingegebenen Modusregisterfreigabesignals (MDREB), wobei die Vielzahl von ersten Pads (TXi, RXi) Übertragungspads (TXi) und die Empfangspads (RXi) umfasst, und wobei in einem normalen Betrieb durch die Übertragungspads (TXi) und die Empfangspads (RXi) der Vielzahl von ersten Pads (TXi, RXi) Daten seriell eingebegen/ausgegeben werden; eine Taktgeneratoreinheit (92) zum Empfang eines externen Taktsignals (CLK) und zur Erzeugung von ersten und zweiten internen Taktsignalen (TCLK, DCLK) ausgelöst durch das Moduseinstellsignal (TQDR0, TQDR1, TDDR, TSDR); und eine Test-Eingabe/Ausgabe- (I/O-) Steuereinheit (93) zur Steuerung einer Eingabe und Ausgabe eines Eingabe/Ausgabe- (I/O-) Datensignals durch eine Vielzahl von zweiten Pads (DQi) während des Core-Testmodus in Synchronisation mit den ersten und zweiten internen Taktsignalen (TCLK, DCLK).
Halbleiter-Speichervorrichtung nach Anspruch 23, wobei das Moduseinstellsignal (TQDR0, TQDR1, TDDR, TSDR) einen Datenübertragungsmodus des I/O-Datensignals, welches durch die zweiten Pads (DQi) eingegeben und ausgegeben wird, festlegt.
Halbleiter-Speichervorrichtung nach Anspruch 24, wobei die ersten und zweiten internen Taktsignale (TCLK, DCLK) Befehlssignale, Adressensignale synchronisieren und das I/O-Datensignal eine Datenübertragungsrate korrespondierend zu dem Datenübertragungsmodus aufweist.
Halbleiter-Speichervorrichtung nach Anspruch 23, wobei das erste interne Taktsignal (TCLK) als ein Referenztakt für die während des Core-Testmodus erzeugten und benutzten Befehlssignale und Adressensignale verwendet wird.
Halbleiter-Speichervorrichtung nach Anspruch 23, wobei das zweite interne Taktsignal (DCLK) als ein Referenztakt des während des Core-Testmodus durch die zweiten Pads (DQi) eingegebenen und ausgegebenen I/O-Datensignals verwendet wird.
Halbleiter-Speichervorrichtung nach Anspruch 24, wobei das erste interne Taktsignal (TCKL) die gleiche Wellenform ungeachtet des Datenübertragungsmodus aufweist.
Halbleiter-Speichervorrichtung nach Anspruch 28, wobei das zweite interne Taktsignal (DCLK) ein unterschiedliche Wellenform dem Datenübertragungsmodus entsprechend aufweist.
Halbleiter-Speichervorrichtung nach Anspruch 29, wobei das zweite interne Taktsignal (DCLK) eine halbe Periode des ersten internen Taktsignals (TCLK) aufweist.
Halbleiter-Speichervorrichtung nach Anspruch 30, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden und abfallenden Flanke des zweiten internen Taktsignals (DCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 29, wobei das zweite interne Taktsignal (DCLK) die gleiche Periode wie der erste interne Takt (TCLK) und eine Phase aufweist, welche im Vergleich mit dem ersten internen Taktsignal (TCLK) um 90 Grad verschoben ist.
Halbleiter-Speichervorrichtung nach Anspruch 32, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden und abfallenden Flanke der ersten und zweiten internen Taktsignale (TCLK, DCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 29, wobei das zweite interne Taktsignal (DCLK) einen von einem logischen „LOW“-Pegel und einem logischen „HIGH“-Pegel ungeachtet des ersten internen Taktsignals (TCLK) beibehält.
Halbleiter-Speichervorrichtung nach Anspruch 34, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads(Qi) in Synchronisation mit jeder ansteigenden und abfallenden Flanke des ersten internen Taktsignals (TCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 34, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden oder abfallenden Flanke des ersten internen Taktsignals (TCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 28, wobei das zweite interne Taktsignal (DCLK) die gleiche Wellenform wie das erste interne Taktsignals (TCLK) aufweist.
Halbleiter-Speichervorrichtung nach Anspruch 37, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden und abfallenden Flanke des zweiten internen Taktsignals (DCLK) eingibt und ausgibt.
Halbleiter-Speichervorrichtung nach Anspruch 37, wobei die Test-I/O-Steuereinheit (93) das I/O-Datensignal durch die zweiten Pads (DQi) in Synchronisation mit jeder ansteigenden oder abfallenden Flanke des zweiten internen Taktsignals (DCLK) eingibt und ausgibt.