DE102008051035A1

DE102008051035A1 - Integrierte Schaltung umfassend Speichermodul mit einer Mehrzahl von Speicherbänken

Info

Publication number: DE102008051035A1
Application number: DE102008051035A
Authority: DE
Inventors: Alessandro Minzoni; Werner Obermaier
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-10-15
Filing date: 2008-10-09
Publication date: 2009-04-16
Also published as: US7990798B2; US20090097348A1

Abstract

Eine integrierte Schaltung umfassend ein Speichermodul mit einer geraden Anzahl von Speicherbänken, die mindestens vier ist. Jede Speicherbank weist eine Mehrzahl von Speicherzellen auf, wobei jeweils zwei Speicherbänke einen Speicherbankbereich bilden und wechselweise mit einem m-Bit-Datenbus verbunden sind. Die Speicherbänke sind in zwei Gruppen unterteilt, wobei jede Gruppe eine Speicherbank jedes Speicherbankbereichs umfasst. Das Speichermodul umfasst weiterhin eine Auswahleinheit, die mit den Speicherbänken verbunden ist und die auf Auswahlbits reagiert. Die Auswahleinheit wählt eine der zwei Speicherbankgruppen und eine Gruppe von i-Speicherzellen innerhalb der Speicherbank der ausgewählten Speicherbankgruppe aus, um über die zugehörigen m-Bit-Datenbusse der Speichergruppen, die die ausgewählten Speicherbänke umfassen, auf die ausgewählten i-Speicherzellen pro Takt zuzugreifen, wobei m gleich einem ganzzahligen Vielfachen von i ist.

Description

Die Erfindung betrifft ein Speichermodul, welches eine Mehrzahl von Speicherbänken mit einer entsprechenden Vielzahl von Speicherzellen umfasst.
Ein Speichermodul umfasst eine Mehrzahl von Speicherbänken mit einer entsprechenden Vielzahl von Speicherzellen. Ein bevorzugter, aber nicht exklusiver Anwendungsbereich ist ein Speichermodul mit dynamischen RAM(bekannt als „DRAM")-Chips als Speicherbänke. Das Akronym RAM (Random Access Memory) bezieht sich auf einen Lese/Schreib-Speicher mit direktem und wahlfreiem Zugriff auf die Speicherzellen. Speichermodule mit DRAM-Chips werden üblicherweise als Hauptspeicher in Computern und anderen elektronischen Geräten verwendet.
Die Speicherzellen in einer Speicherbank, vor allem auch in einem im Folgenden auch kurz als „DRAM" bezeichneten DRAM-Chip, sind normalerweise in Form einer Matrix in Zeilen und Spalten angeordnet. Ein selektiver Zugriff auf eine Speicherzelle zum Schreiben oder Auslesen eines Datenbits erfolgt durch Aktivieren einer Wortleitung, die zu einer entsprechenden Zeile gehört, auf der Grundlage einer Zeilenadresse und durch Verbinden einer zur entsprechenden Spalte gehörigen Bitleitung mit einem bidirektionalen Datenanschluss auf der Speicherbank. Diese Verbindung wird durch die Verwendung eines Datenleitungsnetzwerks mit Verstärkern und Schaltern, die selektiv auf der Grundlage einer Spaltenadresse aktiviert werden können, hergestellt.
Speicherbänke sind normalerweise so ausgebildet, dass jeder Zugriffstaktzyklus nicht nur eine einzelne Speicherzelle umfasst, sondern eine Gruppe von m Speicherzellen, die gleichzeitig ausgewählt werden, um gleichzeitig m Datenbits parallel zu schreiben oder auszulesen. Dazu sind die Adressen und das Datenleitungsnetzwerk so aufgebaut, dass als Antwort auf eine Spaltenadresse m Bitleitungen, die von Zeilenadressen bestimmt werden, gleichzeitig über das Datenleitungsnetzwerk mit m Datenverbindungen auf dem Datenanschluss der Speicherbank verbunden sind.
Die Anzahl m der ausgewählten Speicherzellen und damit die Bitbreite der durch den Datenanschluss durchlaufenden Daten kann eine Potenz von 2 sein, wobei zurzeit die m-Werte 4, 8 und 16 üblich sind.
Speicherbänke werden so ausgebildet, dass der m-Wert so ausgewählt oder festgelegt werden kann, dass der RAM optional in einem 4-Bit-Modus, einem 8-Bit-Modus oder einem 16-Bit-Modus betrieben werden kann.
Zur Herstellung eines Datenspeichers mit einer hohen Speicherkapazität und/oder mit einem hohen Datendurchfluss wird eine Mehrzahl k von Speicherbänken kombiniert, wobei die Speicherbänke dieselbe Bitbreite m aufweisen. Die Mehrzahl k von Speicherbänken wird zusammen gruppiert, um ein Speichermodul auf einer Platine zu bilden. Auf die k Speicherbänke wird gleichzeitig und parallel zugegriffen, um k Datenpakete zu schreiben oder auszulesen, wobei jedes dieser Datenpakete bei jedem Zugriffsvorgang m Datenbits umfasst. Zu diesem Zweck hat das Speichermodul einen zentralen Datenanschluss für n = m*k parallele Bits und ein zentrales n-Bit Datenregister (das Symbol * stellt hier und nachfolgend ein Multiplikationszeichen dar). Das zentrale Datenregister dient als Datenpuffer zwischen dem zentralen Datenanschluss und den Datenanschlüssen der k Speicherbänke, die über einen entsprechenden zugehörigen m-Bit Datenbus mit einem zentralen Datenregister verbunden sind.
Weiterhin werden einem zentralen Steuersignalregister Steuersignale über einen zentralen Steuersignalanschluss des Speichermoduls zugeführt. Diese Steuersignale umfassen alle notwendigen Signale für Befehls- und Zeitsteuerung für die Betriebszyklen innerhalb der k Speicherbänke und auch Auswahlsignale zum Adressieren von Speicherzellen.
Ein Beispiel für ein Layout eines Speichermoduls ist eine Donut-Architektur. Unter der Donut-Architektur wird ein Layout eines Speichermoduls verstanden, bei dem die Speicherbänke einen als „Spine" bezeichneten Zentralbereich umgeben, welcher einen zentralen Sende/-Empfangsblock mit dem zentralen Datenanschluss, dem zentralen Datenregister, dem zentralen Steuersignalanschluss und dem zentralen Steuersignalregister umfasst.
Ein weiteres Beispiel für ein Layout eines Speichermoduls ist ein Dual-Inline-Speichermodul (DIMM), wobei die Speicherbank des DIMM in Bezug auf den zentralen Sende-/Empfangsblock symmetrisch angeordnet ist. Das bedeutet, dass zwei Speicherbänke immer gleich weit vom Sende-/Empfangsblock entfernt sind.
Das Speichermodul umfasst üblicherweise eine gerade Anzahl von Speicherbänken, wobei jede Speicherbank dieselbe Speicherkapazität aufweist. Um den Energieverbrauch zu reduzieren und um das Layout des Speichermoduls zu optimieren, wird außerdem jede Speicherbank in zwei Hälften unterteilt. Daraus resultiert ein effektives Speichermodul-Layout mit einer verdoppelten Anzahl von Speicherbänken, wobei die beiden halben Speicherbänke denselben Datenanschluss teilen, welcher über den entsprechenden zugehörigen m-Bit-Datenbus mit dem zentralen Datenregister verbunden ist. Jede der halben Speicherbänke kann individuell für den Speicherzugriff ausgewählt werden. Jedoch kann aufgrund der gemeinsamen Datenanschlüsse jedes Paares halber Speicherbänke nur auf eine Hälfte der halben Speicherbank parallel zugegriffen werden. Das bedeutet, dass eine halbe Speicherbank jedes Paares halber Speicherbänke beliebig ausgewählt werden kann, aber nicht beide gleichzeitig.
Wichtig in Bezug auf die Architektur des Speichermoduls sind der Aufbau der Leistungsversorgung, die Anschlussverteilung, der Aufbau der Daten- und Steuerbusse und das Packaging. Dies trifft auch auf Speichermodule zu, bei denen zur Verbesserung der Leistungsfähigkeit des Speichermoduls die Architektur der Paare halber Speicherbänke verwendet wird.
Die Leistungsverteilung ist aufgrund des großen Abstands zwischen der im Zentralbereich des Speichermoduls angeordneten Versorgungsleitung und den Speicherbänken sehr entscheidend. Des Weiteren benötigt das Packaging der Speicherbänke auf dem Speichermodul einen Ein-Zeilenadressbus, um doppelseitige Module mit Speicherbänken auf beiden Seiten der Speicherplatine zu betreiben und/oder ein Stapelspeichersystem mit einer Mehrzahl von Speichermodulen. Als Folge des Ein-Zeilenadressbusses ist die Anzahl der Busleitungen begrenzt. Diese Begrenzung führt zu Schwierigkeiten bei der Umsetzung des 16-Bit-Modus in einem Speichermodul mit Donut-Architektur.
Jedoch ist nicht nur die durch den Ein-Zeilenadressbus verursachte Begrenzung der Anzahl von Busleitungen ein Hindernis bei der Umsetzung des 16-Bit-Modus in einer Donut-Architektur, sondern auch dichtgepackte Bereiche auf dem Speichermodul verhindern die Anwendung des 16-Bit-Modus. Der Betrieb des Speichermoduls im 16-Bit-Modus ist wesentlich, um einen Testbetrieb bei einer angemessenen Geschwindigkeit zu ermöglichen.
Außerdem sind die Datenbusleitungen sowie die Steuersignalbusleitungen auf dem Speichermodul sehr lang und asymmetrisch. Deshalb sind zusätzliche Treiber notwendig, um die Datenbits von den Speicherbänken zum zentralen Datenregister weiterzuleiten. Dies trifft auch auf die Steuersignalbusleitungen zwischen dem zentralen Steuersignalregister und den Speicherbänken zu, welche auf ihrem Pfad zusätzliche Treiber benötigen. Um bei Speichermodul-Zugriffsvorgängen Energie zu sparen, müssen weiterhin die Steuersignale ausgeblendet werden, so dass ein unnötiges, aus den langen Steuersignalbusleitungen resultiertes Hin- und Herschalten vermieden werden kann. Der Ausblendevorgang der Steuersignale führt zu einer abnehmenden Leistungsfähigkeit des Speichermoduls. Darüber hinaus braucht die Architektur des Speichermoduls, in einem Ausführungsbeispiel die Donut-Architektur, viel Platz. Das kommt daher, dass große Teile des Zentralbereichs aufgrund eines unvorteilhaften Layouts des Zentralbereichs nicht verwendet werden.
Aufgabe der Erfindung ist es die Architektur einer integrierten Schaltung und eines Speichermoduls insbesondere in Bezug auf die Leistungsversorgung, die Anschlussverteilung, der Aufbau der Daten- und Steuerbusse und das Packaging zu verbessern.
Die Aufgabe wird gelöst durch eine integrierten Schaltung gemäß Anspruch 1, ein Speichermodul gemäß Anspruch 11 und ein Speichermodul gemäß Anspruch 14. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
Gemäß einer Ausführungsform sind die halben Speicherbänke des Speichermoduls in zwei Gruppen unterteilt, wobei jede Gruppe eine Speicherbank jedes Speicherbankbereichs umfasst. Das Speichermodul umfasst weiterhin eine Auswahleinheit, die mit den Speicherbänken verbunden ist und die auf Auswahlbits reagiert, um eine der zwei Gruppen von Speicherbänken und eine Gruppe von i Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auszuwählen, um auf die ausgewählten i Speicherzellen zuzugreifen, d. h. um Daten der ausgewählten i Speicherzellen in einem als „Stroke" bezeichneten Takt über einen zugehörigen m-Bit Datenbus der Speichergruppen, die die ausgewählten Speicherbänke umfassen, zu schreiben oder auszulesen, wobei m gleich einem ganzzahligen Vielfachen von i ist.
Gemäß einer anderen Ausführungsform umfasst ein Speichermodul eine gerade Anzahl von Speicherbänken, wobei die Anzahl mindestens vier ist, wobei jede Speicherbank eine Mehrzahl von Speicherzellen aufweist, wobei jeweils zwei Speicherbänke einen Speicherbankbereich bilden und wechselweise mit einem 8-Bit-Datenbus verbunden sind. Die Speicherbänke sind in zwei Gruppen unterteilt, wobei jede Gruppe eine Speicherbank jedes Speicherbankbereichs umfasst. Das Speichermodul umfasst weiterhin eine Auswahleinheit, die mit den Speicherbänken verbunden ist und die in einem 16-Bit-Modus, einem 8-Bit-Modus oder einem 4-Bit-Modus betrieben wird, damit auf die Speicherbankbereiche zugegriffen werden kann, d. h. damit Daten aus einem zentralen Datenregister in die Speicherbankbereiche geschrieben oder gelesen werden können.
Im 16-Bit-Modus reagiert die Auswahleinheit auf Auswahlbits, um eine der zwei Speicherbankgruppen auszuwählen und in einem Stroke eine Gruppe von 16 Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auszuwählen, um über die zugehörigen 8-Bit-Datenbusse der Speicherbankbereiche, umfassend die ausgewählten Speicherbänke, Daten der ausgewählten Speicherzellen zu schreiben oder auszulesen.
Im 8-Bit-Modus reagiert die Auswahleinheit auf Auswahlbits, um eine der zwei Speicherbankgruppen auszuwählen und in einem Stroke eine Gruppe von acht Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auszuwählen, um über die zugehörigen 8-Bit-Datenbusse der Speicherbankbereiche, umfassend die ausgewählten Speicherbänke, Daten der ausgewählten Speicherzellen zu schreiben oder auszulesen.
Im 4-Bit-Modus reagiert die Auswahleinheit auf Auswahlbits, um eine der zwei Speicherbankgruppen auszuwählen und in einem Stroke eine Gruppe von vier Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auszuwählen, um über die zugehörigen 8-Bit-Datenbusse der Speicherbankbereiche, umfassend die ausgewählten Speicherbänke, Daten der ausgewählten Speicherzellen zu schreiben oder auszulesen.
Gemäß einer weiteren Ausführungsform umfasst ein Speichermodul eine 128-MBit-Speicherbank, die mit einem m-Bit Datenbus verbunden ist und die 32 4-MBit-Speicherunterbänke umfasst. Jede 4-MBit-Speicherunterbank weist eine Mehrzahl von Speicherzellen auf, wobei die Speicherzellen in Form einer Matrix mit 256 Zeilen und vier Spalten angeordnet sind. Die Speicherunterbänke sind in drei Gruppen mit einer beliebigen der folgenden Ausführungen unterteilt: eine Gruppe, die 16 4-MBit Speicherunterbänke umfasst und zwei Gruppen, die acht 4-MBit-Speicherunterbänke umfassen, eine Gruppe, die 12 4-MBit-Speicherunter-bänke umfasst und zwei Gruppen, die zehn 4-MBit-Speicherunterbänke umfassen und eine Gruppe, die acht 4-MBit-Speicherunterbänke umfasst, und zwei Gruppen, die 12 4-MBit-Speicherunterbänke umfassen.
Die Erfindung wird im Folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
1 zeigt eine schematische Darstellung einer integrierten Schaltung, umfassend ein Speichermodul mit einer Donut-Architektur.
2 zeigt ein Netzwerk zur Leistungsversorgung des Speichermoduls nach 1.
3 zeigt eine schematische Darstellung einer halben Speicherbank des Speichermoduls nach 1.
4 zeigt eine schematische Darstellung einer segmentierten halben Speicherbank des Speichermoduls nach 1.
5 zeigt im Detail eine schematische Darstellung eines Teilabschnitts der halben Speicherbank nach 4.
6 zeigt eine schematische Darstellung einer Neustrukturierung der halben Speicherbank nach 4.
7 zeigt ein erstes Layout eines Speichermoduls.
8 zeigt ein zweites Layout eines Speichermoduls.
9 zeigt ein drittes Layout eines Speichermoduls.
10 zeigt eine schematische Darstellung einer segmentierten halben Speicherbank des Speichermoduls nach 1.
11 zeigt eine schematische Darstellung einer ersten Neustrukturierung der halben Speicherbank nach 10.
12 zeigt eine schematische Darstellung einer zweiten Neustrukturierung der halben Speicherbank nach 10.
13 zeigt eine schematische Darstellung einer dritten Neustrukturierung der halben Speicherbank nach 10.
14 zeigt eine Wertetabelle zur Adressierung der ersten Neustrukturierung, der zweiten Neustrukturierung und der dritten Neustrukturierung der halben Speicherbank nach 10.
15 zeigt ein viertes Layout eines Speichermoduls.
16 zeigt ein fünftes Layout eines Speichermoduls.
17 zeigt ein sechstes Layout eines Speichermoduls.
In der Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, in welchen bestimmte Ausführungsformen dargestellt werden, mit denen die Erfindung umgesetzt werden kann. Dabei wird richtungsbezogene Terminologie, wie „oben", „unten", „vorne", „hinten", „vor", „nach" mit Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Bestandteile von Ausführungsformen unterschiedlich ausgerichtet sein können, wird die richtungsbezogene Terminologie für Darstellungszwecke verwendet und ist in keiner Weise einschränkend. Es wird darauf hingewiesen, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Es wird weiter darauf hingewiesen, dass die Merkmale der verschiedenen, hier beschriebenen beispielhaften Ausführungen miteinander kombiniert werden können, soweit nicht ausdrücklich etwas anderes erwähnt wird.
Die Ausführungsformen sind anhand des Beispiels eines Speichermoduls mit einer Donut-Architektur dargestellt. Jedoch können sie prinzipiell für alle Arten von Speichermodul-Layouts angewendet werden. Die Erfindung ist auch nicht auf Speichermodule mit DRAMs als Speicherbänken beschränkt, sondern kann für Speichermodule mit allen Arten von Speicherbänken, wie z. B. SRAMs, Flash-Speicherzellen u. a. ausgeführt werden.
Ein 2-GBit-Speichermodul mit der Donut-Architektur ist in 1 dargestellt. Jedoch ist die Erfindung nicht auf Speichermodule mit einer solchen Speicherkapazität beschränkt. Das 2-GBit-Speichermodul umfasst k = 8 Speicherbänke D[0:7] mit einer Speicherkapazität von 256 MBit. Die k = 8 Speicherbänke D[0:7] umgeben einen als „Spine" bezeichneten Zentralbereich, der einen zentralen Sende-/Empfangsblock SE mit einem zentralen Datenregister CDR, einem zentralen bidirektionalen Datenanschluss CDP, einem zentralen Steuersignalregister CSR und einem zentralen Steuersignalanschluss CSP umfasst.
Jede Speicherbank D[i] ist weiter in zwei Hälften D[i/0, i/1] unterteilt, wobei jede halbe Speicherbank D[0/0:7/1] eine Speicherkapazität von 128 MBit aufweist. Dies hat einen effektiven Speichermodulaufbau mit 16 halben Speicherbänken D[0/0:7/1] zur Folge, wobei jedes Paar zweier halber Speicherbänke denselben bidirektionalen Datenanschluss DP[0:7] teilt. Jede der halben Speicherbänke kann individuell für den Speicherzugriff ausgewählt werden. Jedoch kann aufgrund der gemeinsamen Datenanschlüsse jedes Paares halber Speicherbänke nur auf die Hälfte der halben Speicherbänke parallel zugegriffen werden. Dies bedeutet, dass eine halbe Speicherbank jedes Paares halber Speicherbänke beliebig ausgewählt werden kann, aber nicht beide gleichzeitig.
Die Daten werden in dem 2-GBit-Speichermodul als 64-Bit-Datenpaket über das zentrale Datenregister CDR zwischen dem zentralen Datenanschluss CDP des Speichermoduls und den Speicherbänken D[0:7] übertragen. Die Datenanschlüsse DP[0:7] der Speicherbänke D[0:7] sind entsprechend parallel über entsprechende zugehörige beispielsweise acht Datenbusse DB[0:7] mit dem zentralen Datenregister CDR verbunden, wobei jeder Datenbus 64 Datenleitungen mit einer Bitbreite von 64 Bits aufweist.
Weiterhin werden über den zentralen Steuersignalanschluss CSP Steuersignale an das zentrale Steuersignalregister CSR des Speichermoduls übertragen. Diese Steuersignale umfassen Befehlssignale zur Befehls- und Zeitsteuerung der Betriebszyklen innerhalb der Speicherbänke und auch Auswahlsignale zum Adressieren der Speicherzelle in den Speicherbänken D[0:7]. Gemäß 1 ist jede halbe Speicherbank D[0/0:7/1] über einen Befehlssignalbus SB[0/0:7/0] und einen Adressbus AB[0/0:7/1] mit dem Sende-/Empfangsblock SE verbunden. Statt getrennte Befehlssignalbusse SB[0/0:7/1] und Adressbusse AB[0/0:7/1] für jede halbe Speicherbank [0/0:7/1] zu verwenden, können einige oder alle Busse zusammengefasst werden.
Jede halbe Speicherbank D[0/0:7/1] hat einen Schnittstellen RIB-Eckbereich, der als RIB corner bezeichnet wird, mit dem entsprechenden Adressbus AB[0/0:7/1] und dem entsprechenden Befehlssignalbus SB[0/0:7/1]. Der RIB-Eckbereich umfasst eine Adressdecodierungsschaltung, Zwischenspeicher und Zwischentreiber. Jede halbe Speicherbank D[0/0:7/1] umfasst weiterhin einen Zeilenpfadbereich, genannt RIB-Bereich, mit einem Zeilendecoder und einen Spaltenpfadbereich, genannt JDC-Bereich, mit einem Spaltendecoder und einer Dateneingangs-/Ausgangsverbindung zum bidirektionalen Datenanschluss DP[0/7] der entsprechenden Speicherbank.
2 zeigt ein Leistungsverteilungsnetzwerk auf dem Speichermodul aus 1. Ein Energiepfadbereich, genannt gen-Bereich, jeder halben Speicherbank D[0/0:7/1] ist über einen entsprechenden Leistungsbus PB[0/0:7/1] mit mindestens einer Leistungsanschlussfläche PP, die im Zentralbereich des Speichermoduls angeordnet ist, verbunden. Die Leistungsanschlussfläche PP ist geeignet für eine Verbindung mit einer externen Spannungsquelle.
Die Speicherzellen in jeder halben Speicherbank D[0/0:7/1] sind in Form einer Matrix in Zeilen und Spalten angeordnet. Die halbe Speicherbank mit 128 MBit umfasst 2²⁷ Speicherzellen, die am Schnittpunkt von 2¹⁴ (16K) Wortleitungen und 2¹¹ (2K) Bitleitungen angeordnet sind. Jede Speicherzelle umfasst einen Speicherkondensator und einen Auswahltransistor. Im Falle eines Lese- oder Schreibvorgangs wird der Speicherkondensator der Speicherzelle über den Auswahltransistor entsprechend mit einer elektrischen Ladung, die einem Datenbit entspricht, aufgeladen oder entladen.
3 zeigt eine halbe Speicherbank des Speichermoduls aus 1, wobei wegen der Übersichtlichkeit nur eine am Schnittpunkt einer Wortleitung WL und einer Bitleitung BL angeordnete Speicherzelle MC gezeigt ist. Ein selektiver Zugriff auf eine Speicherzelle zum Schreiben oder Auslesen eines Datenbits erfolgt durch Aktivieren der Wortleitung WL, die mit der entsprechenden Zeile verbunden ist, und Verbinden der Bitleitung BL, die mit der entsprechenden Spalte verbunden ist, mit dem bidirektionalen Datenschluss DP der Speicherbank.
Zum Adressieren einer gewünschten Speicherzelle in den 16 halben Speicherbänken D[0/0:7/1] ist in dem RIB-Eckbereich jeder halben Speicherbank die Adressdecodierungsschaltung vorgesehen. Die Adressdecodierungsschaltung wie in 3 gezeigt umfasst einen Bankadressdecoder BAD. Vier Bankadressbits BA[0:3] zum Auswählen zwischen 16 halben Speicherbänken werden über den entsprechenden Adressbus AB am Bankadressdecoder BAD angelegt. Durch Decodieren dieser Bankadressbits bestimmt der Bankadressdecoder BAD die halbe Speicherbank, in welcher sich die adressierte Speicherzelle befindet, und aktiviert über ein Bankaktivierungssignal, genannt Banksel, einen entsprechenden Zeilenadresspuffer RAB der Adressdecodierungsschaltung, um eine über den Adressbus AB angelegte Zeilenadresse im RIB-Bereich zwischenzuspeichern.
Dasselbe Bankauswahlsignal, das die jeweilige halbe Speicherbank aktiviert, kann eine logische UND-Verknüpfung zwischen drei Bankadressbits BA[0:2] und einem Zeilenadressbit RA[13] sein. Dieses prozesstechnische Verfahren macht es möglich, ohne Zeitverlust 16 halbe Speicherbänke mit drei Bit Information von den Bankadressen und einer Zeilenadresse zu adressieren.
Wenn ein Zeilenaktivierungssignal RAS über den entsprechenden Steuersignalbus SB an die halbe Speicherbank angelegt wird, führt der Zeilenadresspuffer RAB die zwischengespeicherte Zeilenadresse zu einem zugehörigen Zeilenadressdecoder RAD im RIB-Bereich der halben Speicherbank. Der Zeilenadressdecoder RAD bestimmt diejenige adressierte Zeile in der Speicherzellenanordnung der halben Speicherbank, welche über die entsprechende Wortleitung WL antwortet. Zum Auswählen zwischen 2¹⁴ Zeilenadressen innerhalb einer halben Speicherbank werden 14 Zeilenadressbits RA[0:13] verwendet.
Als nächstes wird über den Steuersignalbus SB ein Spaltenaktivierungssignal CAS an den RIB-Eckbereich der halben Speicherbank angelegt. Da nur acht der 16 halben Speicherbänke D[0/0:7/1] gleichzeitig ausgewählt werden können, gibt es acht verschiedene Spaltenaktivierungssignale CAS. Das Spaltenaktivierungssignal CAS aktiviert einen Spaltenadresspuffer CAB der Adressdecodierungseinheit, damit eine über den Adressbus AB angelegte zwischengespeicherte Spaltenadresse CA an einen zugehörigen Spaltenadressdecoder CAD im JDC-Bereich der halben Speicherbank übertragen werden kann, welcher innerhalb der Speicherzellenanordnung die gesuchte Spalte, die über die entsprechende Bitleitung BL antwortet, bestimmt. Für das Auswählen zwischen 2¹¹ Spaltenadressen innerhalb einer halben Speicherbank werden elf Spaltenadressbits CA[0:10] verwendet.
Während eines Lesezugriffs wird das in der adressierten Speicherzelle gespeicherte Datenbit über die Bitleitung BL ausgegeben, dann wird es mittels eines mit der Bitleitung BL verbundenen Leseverstärkers (nicht dargestellt) verstärkt und über den zugehörigen Datenbus DB zum zentralen Datenregister CDR des Speichermoduls übertragen. Für einen Schreibzugriff wird zusätzlich ein Schreibfreigabesignal aktiviert. Das Datenbit, das geschrieben werden soll, wird über den zugehörigen Datenbus DB vom zentralen Datenregister CDR zur ausgewählten halben Speicherbank übertragen. In der ausgewählten halben Speicherbank wird das Datenbit mit Hilfe des entsprechenden Leseverstärkers über die zugehörige Bitleitung BL zur adressierten Speicherzelle weitergeleitet und wird dann in der adressierten Speicherzelle gespeichert.
Ein Speicherzugriffsvorgang der halben Speicherbank ist jedoch nicht nur mit einer einzelnen Speicherzelle verbunden, sondern mit einer Gruppe von m Speicherzellen, die gleichzeitig ausgewählt werden, damit m Datenbits gleichzeitig und parallel geschrieben oder ausgelesen werden können. Die Anzahl m von ausgewählten Speicherzellen und damit die Bitbreite der Daten, die den Datenanschluss der halben Speicherbank durchlaufen, ist 4, 8 oder 16. Die halben Speicherbänke werden so ausgebildet, dass der m-Wert so ausgewählt oder festgelegt werden kann, dass die halben Speicherbänke optional in einem 4-Bit-Modus, einem 8-Bit-Modus oder einem 16-Bit-Modus betrieben werden können.
Die Verwendung eines Speichermodullayouts mit der Architektur einer halben Speicherbank, aus der ein 2-GBit-Speichermodul mit 16 128-MBit halben Speicherbänken statt acht 256-MBit-Speicherbänken resultiert, verbessert die Leistungsfähigkeit des Moduls erheblich, viele Probleme bleiben jedoch ungelöst.
Der große Abstand zwischen der Leistungsanschlussfläche PP des Speichermoduls und den entsprechenden halben Speicherbänken [0/0:7/1] hat zur Folge, dass die Leistungsverteilung in Speichermodulen schwierig ist. Zur Herstellung von zweiseitigen Speichermodulen mit halben Speicherbänken auf beiden Seiten der Speicherplatine und/oder einem Stapelspeichersystem mit einer Mehrzahl von Speichermodulen wird ein einzelner Adressbus für alle halben Speicherbänke, bei denen die Zeilenadressen angelegt werden, bevorzugt. Jedoch führt ein Ein-Zeilenadressbus zu einer Begrenzung der Anzahl von Busleitungen, was den Betrieb des Speichermoduls im 16-Bit-Modus schwierig gestaltet. Der 16-Bit-Modus wird in einer Ausführungsform für den Testbetrieb bevorzugt.
Außerdem sind in Speichermodulen Zwischentreiber notwendig, um das Datensignal über die Datenbusse DB[0:7] von den halben Speicherbänken [0/0:7/1] zum zentralen Datenregister CDR weiterzuleiten. Ein Speichermodul mit einer Architektur halber Speicherbänke braucht sehr viel Platz. Dies trifft in einer Ausführungsform für den Fall zu, dass die Donut-Architektur verwendet wird, bei der mehr als ¾ der Fläche des Zentralbereichs ungenutzt bleiben.
Um wenigstens eines dieser Probleme anzugehen, werden gemäß einer Ausführungsform die halben Speicherbänke des Speichermoduls in zwei Gruppen unterteilt, wobei jede Gruppe eine Speicherbank jedes Speicherbankbereichs umfasst. Das Speichermodul umfasst weiterhin eine Auswahleinheit, die mit den Speicherbänken verbunden ist und die auf Auswahlbits reagiert, um eine der zwei Gruppen von Speicherbänken und eine Gruppe von i Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auszuwählen, um auf die ausgewählten i Speicherzellen zuzugreifen, d. h. um Daten der ausgewählten i Speicherzellen in einem als „Stroke" bezeichneten Takt über einen zugehörigen m-Bit Datenbus der Speichergruppen, die die ausgewählten Speicherbänke umfassen, zu schreiben oder auszulesen, wobei m gleich einem ganzzahligen Vielfachen von i ist.
Gemäß einer anderen Ausführungsform umfasst ein Speichermodul eine gerade Anzahl von Speicherbänken, wobei die Anzahl mindestens vier ist, wobei jede Speicherbank eine Mehrzahl von Speicherzellen aufweist, wobei jeweils zwei Speicherbänke einen Speicherbankbereich bilden und wechselweise mit einem 8-Bit-Datenbus verbunden sind. Die Speicherbänke sind in zwei Gruppen unterteilt, wobei jede Gruppe eine Speicherbank jedes Speicherbankbereichs umfasst. Das Speichermodul umfasst weiterhin eine Auswahleinheit, die mit den Speicherbänken verbunden ist und die in einem 16-Bit-Modus, einem 8-Bit-Modus oder einem 4-Bit-Modus betrieben wird, damit auf die Speicherbankbereiche zugegriffen werden kann, d. h. damit Daten aus einem zentralen Datenregister in die Speicherbankbereiche geschrieben oder gelesen werden können.
Im 16-Bit-Modus reagiert die Auswahleinheit auf Auswahlbits, um eine der zwei Speicherbankgruppen auszuwählen und in einem Stroke eine Gruppe von 16 Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auszuwählen, um über die zugehörigen 8-Bit-Datenbusse der Speicherbankbereiche, umfassend die ausgewählten Speicherbänke, Daten der ausgewählten Speicherzellen zu schreiben oder auszulesen.
Im 8-Bit-Modus reagiert die Auswahleinheit auf Auswahlbits, um eine der zwei Speicherbankgruppen auszuwählen und in einem Stroke eine Gruppe von acht Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auszuwählen, um über die zugehörigen 8-Bit-Datenbusse der Speicherbankbereiche, umfassend die ausgewählten Speicherbänke, Daten der ausgewählten Speicherzellen zu schreiben oder auszulesen.
Im 4-Bit-Modus reagiert die Auswahleinheit auf Auswahlbits, um eine der zwei Speicherbankgruppen auszuwählen und in einem Stroke eine Gruppe von vier Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auszuwählen, um über die zugehörigen 8-Bit-Datenbusse der Speicherbankbereiche, umfassend die ausgewählten Speicherbänke, Daten der ausgewählten Speicherzellen zu schreiben oder auszulesen.
Gemäß einer weiteren Ausführungsform umfasst ein Speichermodul eine 128-MBit-Speicherbank, die mit einem m-Bit Datenbus verbunden ist und die 32 4-MBit-Speicherunterbänke umfasst. Jede 4-MBit-Speicherunterbank weist eine Mehrzahl von Speicherzellen auf, wobei die Speicherzellen in Form einer Matrix mit 256 Zeilen und vier Spalten angeordnet sind. Die Speicherunterbänke sind in drei Gruppen mit einer beliebigen der folgenden Ausführungen unterteilt: eine Gruppe, die 16 4-MBit Speicherunterbänke umfasst und zwei Gruppen, die acht 4-MBit-Speicherunterbänke umfassen, eine Gruppe, die 12 4-MBit-Speicherunter-bänke umfasst und zwei Gruppen, die zehn 4-MBit-Speicherunterbänke umfassen und eine Gruppe, die acht 4-MBit-Speicherunterbänke umfasst, und zwei Gruppen, die 12 4-MBit-Speicherunterbänke umfassen.
Wie in 4 gemäß einer Ausführungsform dargestellt, ist jede halbe Speicherbank D mit 128-MBit in 16 Speicherbankteilabschnitte DS[1u:81] unterteilt. Jeder Speicherbankteilabschnitt DS[1u:81] umfasst 2²⁴ Speicherzellen, die angeordnet sind am Schnittpunkt von 2¹⁴ (16k) Wortleitungen und 128 aus 2⁸ (256) Bitleitungen ausgewählten Bitleitungen der halben Speicherbank mit 128-MBit. Jeweils zwei nebeneinander liegende Speicherbankteilabschnitte DS[1u, 11:8u, 81] sind mit einem Leseverstärkerblock SAB[1:8] mit 16 Leseverstärkern SSA verbunden. Acht erste Leseverstärker SSA der 16 Leseverstärker SSA bilden eine erste Leseverstärkergruppe, die mit einem der zwei Speicherbankteilabschnitte verbunden ist. Acht zweite Leseverstärker SSA der 16 Leseverstärker SSA bilden eine zweite Leseverstärkergruppe, die mit dem anderen Speicherbankteilabschnitt verbunden ist. Jede Leseverstärkergruppe überträgt maximal acht Datenbits an den und von dem entsprechenden Speicherbankteilabschnitt. Diese acht Datenbits sollen dann über einen zugehörigen Datenbus mit acht Datenleitungen mit einer Bitbreite von acht Bits zum entsprechenden Datenanschluss DP der Speicherbank übertragen werden, welcher über den entsprechenden Datenbus DB[0:7] mit dem zentralen Datenregister CDR verbunden ist.
Wie in 4 gezeigt, teilen jeweils zwei Speicherbankteilabschnitte DS[1u, 11:8u, 81] einen 8-Bit Datenbus im JDC-Bereich, welcher mit den ersten und zweiten acht Leseverstärkergruppen des entsprechenden Leseverstärkerblocks SAB[1:8] verbunden ist. Diese zwei Speicherbankteilabschnitte DS[1u:81], die einen gemeinsamen 8-Bit-Datenbus teilen, bilden eine Speicherbankgruppe DG[1:8]. Folglich umfasst jede halbe Speicherbank mit 128 MBit acht Speicherbankgruppen DG[1:8], die durch zwei Speicherbankteilabschnitte DS mit einem gemeinsamen Datenbus gebildet werden. Es ist möglich, eine defekte Bitleitung in einem Speicherbankteilabschnitt einer Speicherbankgruppe durch Verwendung einer Bitleitung im anderen Speicherbankteilabschnitt der Speicherbankgruppe zu reparieren.
Die in 4 dargestellte halbe Speicherbank mit 128 MBit ist so konfiguriert, dass sie im 4-Bit-Modus, im 8-Bit-Modus oder im 16-Bit-Modus betrieben werden kann. Im 4-Bit-Modus liest oder schreibt die halbe Speicherbank mit 128 MBit gleichzeitig vier Datenbits in einem Stroke. Im 8-Bit-Modus greift die halbe Speicherbank mit 128 MBit parallel in einem Stroke auf acht Datenbits zu. Im 16-Bit-Modus liest oder schreibt die halbe Speicherbank mit 128 MBit gleichzeitig in einem Stroke 16 Datenbits. Da jede Datenbankgruppe DG[1:8] im 16-Bit-Modus maximal acht Datenbits gleichzeitig zur Verfügung stellen kann, wird ein Stroke in zwei halbe Strokes unterteilt. Für den Fall, dass das Speichermodul mit einer doppelten Datenrate arbeitet, erfolgt die Datenübertragung jedes Strokes in einem aus zwei Schritten bestehenden Vorgang innerhalb eines Vorgangszyklus, wobei in einem ersten Schritt vier Datenbits und in einem zweiten Schritt vier weitere Datenbits abgerufen werden.
Die halbe Speicherbank mit 128 MBit wird in Bezug auf die Wortleitungen in zwei Wortleitungsteilabschnitte a, b unterteilt, wobei jeder Teilabschnitt 64 der 128 Wortleitungen umfasst. Die zwei Wortleitungsteilabschnitte a, b werden bevorzugt über das Zeilenadressbit RA[13] der 14 Zeilenadressbits RA[0:13] zur Auswahl zwischen 2¹⁴ Zeilenadressen innerhalb der halben Speicherbank ausgewählt.
Im 16-Bit-Modus sind alle acht Speicherbankgruppen DG[1:8] der halben Speicherbank mit 128 MBit aktiviert. Ein Speicherbankteilabschnitt jeder Speicherbankgruppe überträgt pro halbem Stroke 8-Bit-Daten. Wie in 4 dargestellt werden im 16-Bit-Modus vier Strokes A, B, C, D durchgeführt, was eine Bitbreite von 64 Datenbits zur Folge hat. Wie weiter in 4 dargestellt ist, sind im 16-Bit-Modus nur zwei als X16_0 und X16_1 bezeichnete Kombinationen der Speicherbankteilabschnitte erlaubt. Gemäß der ersten Kombination X16_0 arbeiten die Speicherbankteilabschnitte DS[1u:8u] parallel, um die vier Strokes A, B, C, D zur Verfügung zu stellen, die ein 64-Bit Datenwort zur Folge haben.
5 zeigt den Betrieb des halben Speichermoduls D mit 128 MBit aus 4 bei der Durchführung von Stroke D der vier Strokes A, B, C, D im Detail. Im 16-Bit-Modus werden im Stroke D acht Datenbits zur Verfügung gestellt, und zwar entweder gemäß der ersten Kombination X16_0 durch die zwei Speichermodulteilabschnitte DS[1u, 5u] der Speichermodulgruppen DG[1, 5] oder gemäß der zweiten. Kombination X16_1 durch die zwei Speicher modulteilabschnitte DS[11, 51] der Speichermodulgruppen DG[1, 5]. Wie weiter in 5 dargestellt, sind im 16-Bit-Modus zwei Wortleitungen WLx und WLy der halben Speicherbank mit 128 MBit aktiviert. Eine Wortleitung WLx ist im ersten Wortleitungsteilabschnitt a der halben Speicherbank mit 128 MBit angeordnet und die andere Wortleitung WLy ist im zweiten Wortleitungsteilabschnitt b der halben Speicherbank mit 128 MBit angeordnet.
Die halbe Speicherbank mit 128 MBit arbeitet mit der doppelten Datenrate, wobei die Datenbits in einem aus zwei Vorgängen bestehenden Betrieb abgerufen werden. Eine erste Gruppe von acht Leseverstärkern SSA wird im ersten halben Stroke von Stroke D parallel im 16-Bit-Modus betrieben. Eine zweite Gruppe von acht Leseverstärkern SSA wird im zweiten halben Stroke von Stroke D parallel im 16-Bit-Modus betrieben. Die jeweils vier Leseverstärker SSA der ersten und zweiten Gruppe von acht Leseverstärkern SSA übertragen Datenbits von und zu den Speicherzellen des ersten Wortleitungsteilabschnitts a der Speicherbankteilabschnitte und die anderen jeweils vier Leseverstärker SSA der ersten und zweiten Gruppe von acht Leseverstärkern SSA übertragen Datenbits von und zu den Speicherzellen des zweiten Wortleitungsteilabschnitts b der Speicherbankteilabschnitte. Im 16-Bit-Modus gibt es zwei Möglichkeiten für die halbe Speicherbank mit 128 MBit im Stroke D. Laut der ersten Möglichkeit werden Speicherzellen aus den Gruppen von Speichermodulteilabschnitten 1b_u, 1a_u, 5b_u und 5a_u ausgewählt. Laut der zweiten Möglichkeit werden Speicherzellen aus den Gruppen von Speichermodulteilabschnitten 1b_1, 1a_1, 5b_1, 5a_1 ausgewählt.
Im 8-Bit-Modus ist wie im 16-Bit-Modus einer der zwei Speicherbankteilabschnitte aller acht Speicherbankgruppen DG[1:8] der halben Speicherbank mit 128 MBit aktiviert. Im Gegensatz zum 16-Bit-Modus wird jedoch nur ein Wortleitungsteilabschnitt, und zwar entweder Wortleitungsteilabschnitt a oder Wortleitungsteilabschnitt b ausgewählt, was zur Folge hat, dass acht Leseverstärker SSA pro Stroke parallel betrieben werden. Daher wird in einem VierstrokeBetrieb eine Bitbreite von 32 Datenbits zwischen der halben Speicherbank mit 128 MBit und dem zentralen Bankregister CDR des Speichermoduls übertragen. Wie in 4 dargestellt, sind zwei als X8_0 und X8_1 bezeichnete Kombinationen der Speicherbankteilabschnitte innerhalb der Speicherbankgruppen erlaubt. Gemäß der ersten Kombination X8_0 werden die Speicherbankteilabschnitte DS[1u:8u] parallel betrieben, um die vier Strokes A, B, C, D zur Verfügung zu stellen, was zum 32-Bit-Datenwort führt. Laut der zweiten Kombination X8_1 werden die Speicherbankteilabschnitte[11:81] parallel betrieben, um die vier Strokes A, B, C, D zur Verfügung zu stellen, was zum 32-Bit-Datenwort führt.
Da im 8-Bit-Datenmodus nur ein Wortleitungsteilabschnitt bevorzugt über das Zeilenadressbit RA[13] ausgewählt wird, sind entweder Speicherzellen im ersten Wortleitungsteilabschnitt a der halben Speicherbank über die Wortleitung WLx aktiviert oder der zweite Wortleitungs teilabschnitt b der halben Speicherbank ist über die Wortleitung WLy aktiviert. Wie in 5 dargestellt ist, werden im 8-Bit-Modus im Stroke D vier Datenbits entweder gemäß der ersten Kombination X8_0 durch die Speichermodulteilabschnitte DS[1u, 5u] der Speichermodulgruppen DG[1, 5] oder gemäß der zweiten Kombination X8_1 durch die zwei Speichermodulteilabschnitte DS[11, 51] der Speichermodulgruppen DG[1, 5] zur Verfügung gestellt. Im 8-Bit-Modus gibt es vier Möglichkeiten für die halbe Speicherbank mit 128 MBit im Stroke D. Die erste Möglichkeit besteht darin, dass Speicherzellen der Gruppen von Speichermodulteilabschnitten 1b_u und 5b_u ausgewählt werden. Die zweite Möglichkeit besteht darin, dass Speicherzellen der Gruppen von Speichermodulteilabschnitten lau und 5a_u ausgewählt werden. Die dritte Möglichkeit besteht darin, dass Speicherzellen der Gruppen von Speichermodulteilabschnitten 1b_1 und 5b_1 ausgewählt werden. Die vierte Möglichkeit besteht darin, dass Speicherzellen der Gruppen von Speichermodulteilabschnitten 1a_1 und 5a_1 ausgewählt werden.
Im 4-Bit-Modus sind nur vier Speicherbankgruppen DG der acht Speicherbankgruppen DG[1:8] der halben Speicherbank mit 128 MBit aktiviert. Darüber hinaus wird nur ein Wortleitungsteilabschnitt, und zwar entweder Wortleitungsteilabschnitt a oder Wortleitungsteilabschnitt b ausgewählt, was zur Folge hat, dass vier Leseverstärker SSA pro Stroke parallel betrieben werden. Daher wird im Vierstroke-Betrieb eine Bitbreite von 16 Datenbits zwischen der halben Speicherbank mit 128 MBit und dem zentralen Bankregister CDR des Speichermoduls übertragen. Wie in 4 dargestellt ist, sind vier als X4_0, X4_1, X4_2 und X4_3 bezeichnete Kombinationen der Speicherbankteilabschnitte innerhalb der Speicherbankgruppen erlaubt. Gemäß der ersten Kombination X4_0 werden die Speicherbankteilabschnitte DS[2u, 4u, 6u, 8u] parallel betrieben, um die vier Strokes A, B, C, D zur Verfügung zu stellen, was ein 16-Bit-Datenwort zur Folge hat. Gemäß der zweiten Kombination X4_1 werden die Speicherbankteilabschnitte DS[11, 31, 51, 71] parallel betrieben, um die vier Strokes A, B, C, D zur Verfügung zu stellen, was ein 16-Bit-Datenwort zur Folge hat. Gemäß der dritten Kombination X4_2 werden die Speicherbankteilabschnitte DS[1u, 3u, 5u, 7u] parallel betrieben, um die vier Strokes A, B, C, D zur Verfügung zu stellen, was ein 16-Bit-Datenwort zur Folge hat. Gemäß der vierten Kombination X4_3 werden die Speicherbankteilabschnitte DS[21, 41, 61, 81] parallel betrieben, um die vier Strokes A, B, C, D zur Verfügung zu stellen, was ein 16-Bit-Datenwort zur Folge hat.
Im 4-Bit-Modus wird nur ein Wortleitungsteilabschnitt ausgewählt. Bevorzugt über das Zeilenadressbit RA[13] werden entweder Speicherzellen im ersten Wortleitungsteilabschnitt a der halben Speicherbank über die Wortleitung WLx aktiviert oder der zweite Wortleitungsabschnitt b der halben Speicherbank wird über die Wortleitung WLy aktiviert. Daher gibt es im 4-Bit-Modus acht Möglichkeiten für die halbe Speicherbank mit 128 MBit im Stroke D, wie in 5 dargestellt. Die erste Möglichkeit besteht darin, dass Speicherzellen der Speichermodulteilabschnittsgruppe 1b_u ausgewählt werden. Die zweite Möglichkeit besteht darin, dass Speicherzellen der Speichermodulteilabschnittsgruppe 5b_u ausgewählt werden. Die dritte Möglichkeit besteht darin, dass Speicherzellen der Speichermodulteilabschnittsgruppe 1a_u ausgewählt werden. Die vierte Möglichkeit besteht darin, dass Speicherzellen der Speichermodulteilabschnittsgruppe 5a_u ausgewählt werden. Die fünfte Möglichkeit besteht darin, dass Speicherzellen der Speichermodulteilabschnittsgruppe 1b_1 ausgewählt werden. Die sechste Möglichkeit besteht darin, dass Speicherzellen der Speichermodulteilabschnittsgruppe 5b_1 ausgewählt werden. Die siebte Möglichkeit besteht darin, dass Speicherzellen der Speichermodulteilabschnittsgruppe 1a_1 ausgewählt werden. Die achte Möglichkeit besteht darin, dass Speicherzellen der Speichermodulteilabschnittsgruppe 5a_1 ausgewählt werden.
6 zeigt eine schematische Darstellung einer Neustrukturierung der halben Speicherbank D aus 4. Die in 16 Speicherbankteilabschnitte DS[1u:81] unterteilte halbe Speicherbank D mit 128 MBit ist in zwei Speicherbankbereiche D0, D1 unterteilt. Jeder Speicherbankbereich D0, D1 umfasst einen der zwei Speicherbankteilabschnitte DS[1u, 11:8u, 81] der acht Speicherbankgruppen DG[1:8], wobei die zwei Speicherbankteilabschnitte DS[1u, 11:8u, 81] jeder Speicherbankgruppe DG[1:8] einen gemeinsamen 8-Bit-Datenbus im JDC-Bereich teilen. Folglich umfasst der Speicherbankbereich D0 die Speicherbankteilabschnitte DS[1u:8u] und der Speicherbankbereich D1 umfasst die Speicherbankteilabschnitte DS[11:81]. Sowohl im 4-Bit-Modus als auch im 8-Bit-Modus als auch im 16-Bit-Modus der halben Speicherbank D ist nur einer der zwei Speicherbankbereiche D0, D1 aktiviert, um Datenbits auszulesen oder zu schreiben.
Die Speicherbankbereiche D0, D1 haben jeweils einen unabhängigen RIB-Eckbereich mit einer Adressdecodierungsschaltung, Zwischenspeichern und Zwischentreibern, wobei ein unabhängiger RIB-Bereich einen Zeilendecoder und ein unabhängiger JDC-Bereich einen Spaltendecoder und eine Dateneingangs- und Ausgangsverbindung zum bidirektionalen Datenanschluss der entsprechenden Speicherbank aufweist. Damit der gewünschte Speicherbankbereich D0, D1 der halben Speicherbank adressiert werden kann, umfasst die Adressdecodierungsschaltung im RIB-Eckbereich einen Bereichsadressdecoder RAD. Ein Bereichsadressbit RBA zum Auswählen zwischen den zwei Speicherbankbereichen D0, D1 wird an den Bereichsadressdecoder RAD angelegt. Durch Decodieren dieses Bereichsadressbits bestimmt der Bereichsadressdecoder RAD den Speicherbankbereich, in dem sich die adressierten Speicherzellen befinden und aktiviert einen entsprechenden Spaltenadresspuffer CAB der Adressdecodierungsschaltung, um die zwischengespeicherten Spaltenadressen CA an einen zugehörigen Spaltenadressdecoder CAD im JDC-Bereich des Speicherbankbereichs zu übertragen. Das Zeilenadressbit RA[13], das Spaltenadressbit RA[9] oder das Spaltenadressbit RA[11] können als das Bereichsadressbit RBA zum Auswählen zwischen den beiden Speicherbankbereichen D0, D1 innerhalb der halben Speicherbank verwendet werden.
Anstatt das Zeilenadressbit RBA in jedem halben Speicherbankbereich D0, D1 der halben Speicherbank D lokal zu analysieren, kann die halbe Speicherbank beispielsweise als Teil des Bankadressdecoders eine Auswahleinheit zum Auswählen zwischen den beiden Speicherbankbereichen D0, D1 umfassen. In diesem Fall wird ein Aktivierungssignal an den gewünschten Speicherbankbereich gesendet. Der zusätzliche Auswahlvorgang zur Auswahl eines der Speicherbankbereiche D0, D1 der halben Speicherbank D hat keinen Geschwindigkeitsverlust zur Folge, da mit dem Auswahlbetrieb innerhalb eines Zeitrahmens eines standardmäßigen Speicherzugriffkreislaufs stattfinden kann.
Für einen Zugriff auf beide Speicherbankbereiche D0, D1 der halben Speicherbank D wird durch Decodieren der Zeilenadressbits RA eine ausgewählte Wortleitung aktiviert. Durch das Aufteilen der halben Speicherbank D in zwei Speicherbankbereiche D0, D1 wird die Länge der Wortleitung halbiert, was zu einer schnelleren Aktivierung der Wortleitung führt. Des Weiteren ermöglicht es die Teilung der halben Speicherbank D in zwei Speicherbankbereiche D0, D1, während eines Speicherzugriffs in einem 4-Bit-Modus oder einem 8-Bit-Modus oder einem 16-Bit-Modus nur die JDC-Spalte des ausgewählten Speicherbankbereichs zu aktivieren, wodurch der Gesamtstromverbrauch des Speichermoduls reduziert wird. Darüber hinaus kann durch das Unterteilen der halben Speicherbank D in die Speicherbankbereiche D0, D1 die Anordnung der halben Speicherbänke auf dem Speichermodul optimiert werden, um so die Länge der Datenbusleitungen und der Adressbusleitungen zu verringern und um einen viel Platz brauchenden Aufbau zu vermeiden.
7 bis 9 zeigen ein erstes, ein zweites und ein drittes verbessertes Layout eines auf der Möglichkeit der Unterteilung der halben Speicherbank D[0/0:7/1] basierenden Speichermoduls. Im ersten in 7 gezeigten Layout ist das in 1 dargestellte 2-GBit-Speichermodul mit der Donut-Architektur insofern umstrukturiert, dass die halben Speicherbänke in vier Zeilen angeordnet sind. Die erste Zeile umfasst drei Speicherbänke D[0, 2, 3] mit sechs halben Speicherbänken D[0/0, 0/1, 2/0, 2/1, 3/0, 3/1]. Die zweite Zeile umfasst eine Speicherbank D[1] mit zwei halben Speicherbänken D[1/0, 1/1]. Beide halben Speicherbänke D[1/0, 1/1] sind jeweils in zwei Speicherbankbereiche unterteilt, so dass vier Speicherbankbereiche D[1/00, 1/10, 1/01, 1/11] nebeneinander angeordnet sind. In der dritten Zeile gegenüber der Speicherbank D[1] auf der anderen Seite des als „Spine" bezeichneten Zentralbereichs befindet sich die Speicherbank D[5] mit einer Architektur, die der der Speicherbank D[1] ähnlich ist. Die Speicherbank D[5] ist in zwei halbe Speicherbänke D[5/0, 5/1] mit vier Speicherbankbereichen D[5/00, 5/10, 5/01, 5/11] unterteilt. In der vierten Zeile, die in Bezug auf den Zentralbereich zur ersten Zeile symmetrisch ist, sind drei Speicherbänke D[4, 6, 7] mit sechs halben Speicherbänken D[4/0, 4/1, 6/0, 6/1, 7/0, 7/1] angeordnet.
Im zweiten Layout eines in 8 dargestellten Speichermoduls wird ein ähnliches Layout wie in 7 gezeigt verwendet. Jedoch sind die halben Speicherbankbereiche der Speicherbank D[1, 5], welche die zweite Zeile und die dritte Zeile bilden, die auf gegenüberliegenden Seiten des als „Spine" bezeichneten Zentralbereichs angeordnet sind, abseits voneinander angeordnet, so dass jeweils eine Lücke zwischen dem Speicherbankbereich D[1/00] und dem Speicherbankbereich D[1/10], dem Speicherbankbereich D[1/01] und dem Speicherbankbereich D[1/11], dem Speicherbankbereich D[5/00] und dem Speicherbankbereich D[5/10], dem Speicherbankbereich D[5/01] und dem Speicherbankbereich D[5/11] ist.
9 zeigt ein drittes Layout eines Speichermoduls, wobei die Speicherbänke genauso wie in den in 8 und 9 dargestellten Layouts mit Zeilen beiderseits des Zentralbereichs angeordnet sind. Die erste Zeile umfasst drei Speicherbänke D[0, 4, 6] mit sechs halben Speicherbänken D[0/0, 0/1, 4/0, 4/1, 6/0, 6/1]. Die zweite Zeile und die dritte Zeile umfassen zwei Speicherbänke D[2, 5], die in vier halbe Speicherbänke D[2/0, 2/1, 5/0, 5/1] mit acht Speicherbankbereichen D[2/00, 2/10, 2/01, 2/11, 5/00, 5/10, 5/01, 5/11] aufgeteilt sind, wobei jeweils zwei Speicherbankbereiche der halben Speicherbank einander in der zweiten und der dritten Zeile gegenüberliegen. Die vierte Zeile umfasst Speicherbänke D[1, 3, 7] mit den halben Speicherbänken D[1/0, 1/1, 3/0, 3/1, 7/0, 7/1].
Das in 7 bis 9 dargestellte Layout weist nur drei Möglichkeiten zur Neuanordnung der Speicherbänke durch Unterteilung der halben Speicherbänke der Speicherbänke in Speicherbankbereiche auf. Die Neuanordnung ermöglicht eine optimierte Speicherarchitektur durch Vermeiden von unnötigem Platzverbrauch und durch eine verbesserte Busarchitektur durch Reduzieren der Busleitungslänge. Darüber hinaus führt die Möglichkeit, die halben Speicherbänke in weitere Speicherbankbereiche zu unterteilen zu einem schnelleren Betrieb und einem reduzierten Stromverbrauch.
10 zeigt eine schematische Darstellung einer halben Speicherbank D mit 128 MBit des 2-GBit-Speichermoduls aus 1, wobei die halbe Speicherbank D mit 128 MBit in 32 4-MBit-Speicherunterbänke DM[1u, 11:16u, 161] aufgeteilt ist. Jede Speicherunterbank DM umfasst 2²² Speicherzellen, die an den Schnittpunkten von 2⁹ (512) Wortleitungen und 2¹¹ (2K) Bitleitungen angeordnet sind. Zur besseren Übersichtlichkeit ist in 10 nur eine Speicherzelle MC, die am Schnittpunkt einer Wortleitung WL und einer Bitleitung BL angeordnet ist, dargestellt.
Die halbe Speicherbank mit 128 MBit kann darauf eingestellt werden, im 4-Bit-Modus, im 8-Bit-Modus oder im 16-Bit-Modus zu arbeiten. Im 4-Bit-Modus oder im 8-Bit-Modus wird eine Wortleitung der halben Speicherbank mit 128 MBit aktiviert, um einen Speicherzugriffsvorgang durchzuführen. Wie in 5 dargestellt, wird für einen Speicherzugriffsvorgang im 4-Bit-Modus oder im 8-Bit-Modus eine 4-MBit-Speicherunterbank DM (umfassend die ausgewählte Wortleitung) betrieben. Folglich werden alle 32 4-MBit-Speicherunterbänke DM [1u, 11:16u, 161] im 4-Bit-Modus und im 8-Bit-Modus unabhängig voneinander betrieben. Wie weiter in 5 dargestellt ist, werden im 16-Bit-Modus zwei Wortleitungen der halben Speicherbank mit 128 MBit ausgewählt, und zwar eine im ersten Wortleitungsteilabschnitt a, die andere im zweiten Wortleitungsteilabschnitt b. Für einen Speicherzugriffsvorgang im 16-Bit-Modus müssen zwei 4-MBit-Speicherunterbänke DM umfassend die zwei ausgewählten Wortleitungen parallel betrieben werden. Folglich werden im 16-Bit-Modus Paare aus den 32 4-MBit-Speicherunterbänken DM[1u, 11:16u, 161] gebildet.
Damit die halbe Speicherbank D mit 128 MBit im 4-Bit-Modus oder im 8-Bit-Modus oder im 16-Bit-Modus betrieben werden kann, werden die 32 4-MBit-Speicherunterbänke DM[1u, 11:16u, 161] in drei Gruppen unterteilt, nämlich Block 1, Block 2, Block 3, wobei berücksichtigt werden muss, dass im 4-Bit-Modus und im 8-Bit-Modus alle 32 4-MBit-Speicherunterbänke DM[1u, 11:16u, 161] unabhängig voneinander betrieben werden und im 16-Bit-Modus Paare der 32 4-MBit-Speicherunterbänke DM[1u, 11:16u, 161] parallel betrieben werden. 11 zeigt eine schematische Darstellung einer ersten Konfiguration, wobei die Gruppe Block 1 und die Gruppe Block 2 jeweils acht 4-MBit-Speicherunterbänke umfassen und die Gruppe Block 3 16 4-MBit-Speicherunterbänke umfasst. Gemäß einer zweiten, in 12 gezeigten Konfiguration umfassen die Gruppe Block 1 und die Gruppe Block 2 zehn 4-MBit-Speicherunterbänke und die Gruppe Block 3 umfasst 12 4-MBit-Speicherunterbänke. Gemäß einer dritten, in 13 gezeigten Konfiguration umfassen die Gruppe Block 1 und die Gruppe Block 2 jeweils 12 4-MBit-Speicherunterbänke und die Gruppe Block 3 umfasst acht 4-MBit-Speicherunterbänke.
Jede Gruppe Block 1, Block 2, Block 3 der 4-MBit-Speicherunterbänke DM[1u, 11:16u, 161] umfasst wie in 11 bis 13 dargestellt einen unabhängigen RIB-Eckbereich mit einer Adressendecodierungsschaltung, Zwischenspeichern und Zwischentreibern und einen unabhängigen RIB-Bereich mit einem Zeilendecoder und einen unabhängigen JDC-Bereich mit einem Spaltendecoder und einer Datenein- und Ausgangsverbindung zu einem bidirektionalen Datenanschluss der entsprechenden Speicherbank. In einem 4-Bit-Modus oder einem 8-Bit-Modus oder einem 16-Bit-Modus wird nur eine von drei Speicherbank-Untergruppen, die in den Konfigurationen von 11 bis 13 gezeigt sind, betrieben.
Die Auswahl der Speicherbank-Untergruppen Block 1, Block 2, Block 3 innerhalb einer halben Speicherbank D der 16 halben Speicherbänke D[0/0:7/1] des 2 GBit-Speichermoduls aus 1 wird vorzugsweise vom Bankadressdecoder durchgeführt. Vier Bankadressbits BA[0:3] zur Auswahl zwischen 16 halben Speicherbänken D werden über einen entsprechenden Adressbus an den Bankadressdecoder angelegt. Durch Decodieren dieser Bankadressbits bestimmt der Bankadressdecoder die halbe Speicherbank D, die für den Speicherzugriff betrieben werden soll. Vorzuziehende drei Bankadressbits BA[0:2] und das Zeilenadressbit RA[14] werden zum Adressieren der 16 halben Speicherbänke D[0/0:7/1] verwendet. Um zwischen den drei Gruppen Block 1, Block 2, Block 3 der 4-MBit-Speicherunterbänke innerhalb der ausgewählten halben Speicherbänke auszuwählen, werden zwei zusätzliche Adressbits, vorzugsweise die Zeilenadressbits RA[12, 13], verwendet.
Die Wertetabelle aus 15 beschreibt detailliert, wie die Auswahl einer Speicherunterbank DM in den drei in 11 bis 13 gezeigten Konfigurationen durchgeführt wird. Die Auswahl der Speicherunterbänke erfolgt basierend auf den fünf Zeilenadressbits RA[10:14], wobei die Zeilenadressbits gleichzeitig mit den Bankadressbits BA zur Verfügung stehen, so dass es zu keinem Zeitverlust kommt. Wie in der Wertetabelle aus 14 gezeigt, wird eine Speicherunterbank mit <i, x, y> bezeichnet. „i" stellt eine der acht Speicherbänke D[0:7] dar, welche über das Decodieren dreier Zeilenadressbits BA[0:2] ausgewählt wird. „x" stellt die halbe Speicherbank innerhalb der ausgewählten Speicherbank dar, welche über das Zeilenadressbit RA[14] ausgewählt wird. „y" ist die Bezeichnung zur Unterscheidung der drei Gruppen von Speicherunterbänken DM innerhalb der ausgewählten halben Speicherbank, wobei die Gruppe über zwei Zeilenadressbits RA[12, 13] ausgewählt wird.
Durch Unterteilen der halben Speicherbank mit 128 MBit in drei Gruppen von 4-MBit-Speicherunterbänken DM, wobei eine Gruppe 16 4-MBit-Speicherunterbänke umfasst und zwei Gruppen acht 4-MBit-Speicherunterbänke umfassen, eine Gruppe 12 4-MBit-Speicherunterbänke umfasst und zwei Gruppen zehn 4-MBit-Speicherunterbänke umfassen oder eine Gruppe acht 4-MBit-Speicherunterbänke umfasst und zwei Gruppen 12 4-MBit-Speicherunterbänke umfassen, ist eine verbesserte Speicherarchitektur in Bezug auf den Aufbau des Leistungsnetzwerks, die Anschlussverteilung, Daten- und Steuerbusaufbau und Packaging möglich. Die drei unabhängigen Gruppen von 4-MBit-Speicherunterbänken DM, die jeweils einen RIB-Eckbereich, einen RIB-Bereich und eine JPC-Spalte aufweisen, ermöglichen eine Umstrukturierung des Speichermodulaufbaus zur Reduzierung des Platzverbrauchs. In einer Ausführungsform kann ein unerwünschtes Layout des als „Spine" bezeichneten Zentralbereichs vermieden werden und die Länge der Datenbitleitung und der Steuerbusleitungen kann verringert werden, wodurch der Einsatz von Zwischentreibern und eines auszublendenden Steuersignals vermieden wird.
15 bis 17 zeigen als Beispiele für eine solche Umstrukturierung ein viertes Layout, ein fünftes Layout und ein zweites Layout des 2-GBit-Speicher-moduls aus 1, jeweils mit einer speziellen Anordnung der Gruppe Block 1, der Gruppe Block 2 und der Gruppe Block 3 von zwei halben Speicherbänken mit 128 MBit. Gemäß dem in 15 gezeigten vierten Layout sind die zwei halben Speicherbänke mit 128 MBit einer 256-MBit-Speicherbank auf gegenüberliegenden Seiten mit Bezug auf den als „Spine" bezeichneten Zentralbereich symmetrisch zueinander angeordnet, wobei die Speicherunterbankgruppen Block 3, Block 2 und Block 1 jeder halben Speicherbank mit 128 MBit nebeneinander angeordnet sind. Gemäß einem in 16 gezeigten fünften Layout sind die zwei halben Speicherbänke mit 128 MBit einer 256-MBit-Speicherbank punktsymmetrisch mit Bezug auf den Zentralbereich aufgebaut. Gemäß einem in 16 gezeigten sechsten Layout befinden sich die zwei halben Speicherbänke mit 128 MBit einer 256-MBit-Speicherbank auf gegenüberliegenden Außenseiten des Speichermoduls und sind punktsymmetrisch angeordnet. Die in 15 bis 17 gezeigten Architekturen sind nur Beispiele für eine Umstrukturierung der drei Speicherunterbankgruppen einer halben Speicherbank mit 128 MBit des Speichermoduls.
Die vorstehende Beschreibung beschreibt vorteilhafte beispielhafte Ausführungsformen der Erfindung. Die darin offenbarten Merkmale und die Ansprüche und Zeichnungen können daher sowohl einzeln als auch in beliebiger Kombination nützlich bei der Umsetzung der Erfindung in ihren verschiedenen Ausführungsformen sein. Während sich die vorstehende Beschreibung auf Ausführungsformen der vorliegenden Erfindung bezieht, können andere und weiterführende Ausführungsformen dieser Erfindung entwickelt werden, ohne vom grundlegenden Umfang der Erfindung abzuweichen, wobei der Umfang der vorliegenden Erfindung von den nachfolgenden Ansprüchen festgelegt wird.
Obwohl hier spezielle Ausführungsformen gezeigt und beschrieben werden, ist dem Fachmann bekannt, dass eine Vielfalt anderer und/oder gleichbedeutender Umsetzungen die speziellen gezeigten und beschriebenen Ausführungsformen ersetzen kann, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Ziel dieser Anmeldung ist es, beliebige Ausführungen oder Variationen der hier erörterten speziellen Ausführungsformen abzudecken. Daher ist vorgesehen, dass diese Erfindung nur von den Ansprüchen und deren Entsprechungen beschränkt wird.

Claims

Integrierte Schaltung, umfassend ein Speichermodul, mit einer geraden Anzahl von Speicherbänken, wobei die Anzahl mindestens vier ist, wobei jede Speicherbank eine Vielzahl von Speicherzellen aufweist, wobei jeweils zwei Speicherbänke einen Speicherbankbereich bilden und wechselweise mit einem m-Bit-Datenbus verbunden sind, wobei die Speicherbänke in zwei Gruppen unterteilt sind, wobei jede Gruppe eine Speicherbank jedes Speicherbankbereichs umfasst; und einer Auswahleinheit, wobei die Auswahleinheit eine der zwei Speicherbankgruppen und eine Gruppe von i Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auswählt, um in einem Takt über die zugeordneten m-Bit-Datenbusse der Speicherbankgruppen auf die ausgewählten i Speicherzellen zuzugreifen, wobei m gleich einem ganzzahligen Vielfachen von i ist.
Integrierte Schaltung nach Anspruch 1, welche weiterhin ein zentrales Datenregister aufweist, welches zwischen dem jeweiligen m-Bit Datenbus jeder Speichergruppe und einem n-Bit Datenanschluss geschaltet ist.
Integrierte Schaltung nach Anspruch 2, wobei n gleich einem ganzzahligen Vielfachen von m ist, und wobei das zentrale Datenregister ein n-Bit Datenpaket puffert und zwischen dem n-Bit Datenanschluss und den m-Bit Datenbussen der Speichergruppen überträgt.
Integrierte Schaltung nach einem der Ansprüche 1 bis 3, wobei die Auswahleinheit auf Auswahlbits reagiert und in einem m-Bit-Modus, einem 2m-Bit-Modus oder einem m/2-Bit-Modus betrieben wird, um auf die Speicherbankbereiche zuzugreifen.
Integrierte Schaltung nach einem der Ansprüche 1 bis 4, wobei m gleich 8 ist.
Integrierte Schaltung nach Anspruch 5, wobei die Auswahleinheit im 16-Bit-Modus eine der zwei Speicherbankgruppen und pro Takt eine Gruppe mit 16 Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auswählt, um über die zugeordneten 8-Bit-Datenbusse der Speicherbankbereiche einschließlich der ausgewählten Speicherbänke auf die ausgewählten Speicherzellen zuzugreifen.
Integrierte Schaltung nach Anspruch 5, wobei die Auswahleinheit im 8-Bit-Modus eine der zwei Speicherbankgruppen und pro Takt eine Gruppe mit acht Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auswählt, um über die zugeordneten 8-Bit-Datenbusse der Speicherbereiche einschließlich der ausgewählten Speicherbänke auf die ausgewählten Speicherzellen zuzugreifen.
Integrierte Schaltung nach Anspruch 5, wobei die Auswahleinheit im 4-Bit-Modus eine der zwei Speicherbankgruppen und pro Takt eine Gruppe mit vier Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auswählt, um über die zugeordneten 8-Bit-Datenbusse der Speicherbereiche einschließlich der ausgewählten Speicherbänke auf die ausgewählten Speicherzellen zuzugreifen.
Integrierte Schaltung nach Anspruch 5 mit 16 128-MBit-Speicherbänken, wobei jede 128-MBit-Speicherbank eine Mehrzahl von Speicherzellen aufweist, wobei die Speicherzellen in Form einer Matrix in 256 Zeilen und 128 Spalten angeordnet sind, wobei jede der zwei Speicherbänke einen Speicherbankbereich bildet und wechselweise mit dem 8-Bit-Datenbus verbunden ist und wobei die Speicherbänke in zwei Gruppen unterteilt sind, von denen jede eine Speicherbank jedes Speicherbankbereiches aufweist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 9 mit einem Speichermodul, das eine Donut-Architektur aufweist.
Speichermodul mit einer geraden Anzahl von Speicherbänken, wobei die Anzahl mindestens vier ist, wobei jede Speicherbank eine Mehrzahl von Speicherzellen aufweist, wobei jede der beiden Speicherbänke einen Speicherbankbereich bildet und wechselweise mit einem 8-Bit-Datenbus verbunden ist, wobei die Speicherbänke in zwei Gruppen unterteilt werden, wobei jede Gruppe eine Speicherbank jedes Speicherbankbereichs umfasst; und einer Auswahleinheit, welche mit den Speicherbänken verbunden ist, wobei die Auswahleinheit auf die Auswahlbits reagiert und in einem 16-Bit-Modus oder einem 8-Bit-Modus oder einem 4-Bit-Modus betrieben wird, um auf die Speicherbankbereiche zuzugreifen, wobei die Auswahleinheit im 16-Bit-Modus eine der zwei Speicherbankgruppen und pro Takt eine Gruppe von 16 Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auswählt, um über zugeordnete 8-Bit Datenbusse der Speicherbankbereiche einschließlich der ausgewählten Speicherbänke auf die ausgewählten Speicherzellen zuzugreifen, wobei die Auswahleinheit im 8-Bit-Modus eine der zwei Speicherbankgruppen und pro Takt eine Gruppe von acht Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auswählt, um über zugeordnete 8-Bit-Datenbusse der Speicherbereiche einschließlich der ausgewählten Speicherbänke auf die ausgewählten Speicherzellen zuzugreifen, und wobei die Auswahleinheit im 4-Bit-Modus eine der zwei Speicherbankgruppen und pro Takt eine Gruppe von vier Speicherzellen innerhalb der Speicherbänke der ausgewählten Speicherbankgruppe auswählt, um über zugeordnete 8-Bit-Datenbusse der Speicherbereiche einschließlich der ausgewählten Speicherbänke auf die ausgewählten Speicherzellen zuzugreifen.
Speichermodul nach Anspruch 11, welches weiterhin ein zentrales Datenregister aufweist, welches zwischen dem jeweiligen 8-Bit-Datenbus jedes Speicherbereichs und einem n-Bit-Datenanschluss geschaltet ist, wobei n gleich einem ganzzahligen Vielfachen von 8 ist, wobei das Register ein n-Bit-Datenpaket puffert und zwischen dem n-Bit-Datenanschluss und dem 8-Bit-Datenbus der Speicherbankbereiche überträgt.
Speichermodul nach einem der Ansprüche 11 oder 12 mit 16 128-MBit-Speicherbänken, wobei jede 128-MBit-Speicherbank eine Mehrzahl von Speicherzellen aufweist, wobei die Speicherzellen in Form einer Matrix in 256 Zeilen und 128 Spalten angeordnet sind, wobei jede der zwei Speicherbänke einen Speicherbankbereich bildet und wechselweise mit dem 8-Bit-Datenbus verbunden ist, wobei die Speicherbänke in zwei Gruppen unterteilt werden, wobei jede Gruppe eine Speicherbank jedes Speicherbankbereichs umfasst.
Speichermodul mit einer 128-MBit-Speicherbank, welche mit einem m-Bit-Datenbus verbunden ist und 32 4-MBit-Speicherunterbänke aufweist, wobei jede 4-MBit-Speicherunterbank eine Mehrzahl von Speicherzellen aufweist, wobei die Speicherzellen in Form einer Matrix in 256 Zeilen und vier Spalten angeordnet sind, wobei die Speicherunterbänke in drei Gruppen unterteilt sind, welche jede beliebige der folgenden Anordnungen aufweisen können: eine Gruppe mit 16 4-MBit Speicherunterbänken und zwei Gruppen mit acht 4-MBit Speicherunterbänken, eine Gruppe mit 12 4-MBit Speicherunterbänken and zwei Gruppen mit 10 4-MBit Speicherunterbänken und eine Gruppe mit 8 4-MBit Speicherunterbänken und zwei Gruppen mit 12 4-MBit Speicherunterbänken.
Speichermodul nach Anspruch 14, welches weiterhin eine Auswahleinheit aufweist, die mit der 128-MBit-Speicherbank verbunden ist und die auf Auswahlbits reagiert, wobei die Auswahleinheit eine der drei Gruppen von 4-MBit-Speicherunterbänken und eine Gruppe von i Speicherzellen innerhalb der 4-MBit-Speicherunterbänke der ausgewählten Gruppe von 4 M-Bit Speicherunterbänken auswählt, um pro Takt über zugeordnete m-Bit-Datenbusse der 128-MBit-Speicherbank einschließlich der ausge wählten 4-MBit-Speicherunterbänke auf die ausgewählten i Speicherzellen zuzugreifen, wobei m gleich einem ganzzahligen Vielfachen von i ist.
Speichermodul nach Anspruch 14 oder 15, welches weiterhin ein zentrales Datenregister aufweist, welches zwischen dem m-Bit Datenbus der 128-MBit Speicherbank und einem n-Bit-Datenanschluss geschaltet ist, wobei n gleich einem ganzzahligen Vielfachen von m ist, wobei das Register ein n-Bit-Datenpaket puffert und zwischen dem n-Bit-Datenanschluss und dem m-Bit-Datenbus der 128-MBit-Speicherbank überträgt.