TWI676986B - 記憶晶片及其控制方法 - Google Patents

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鄭吳全
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Abstract

一種記憶晶片，包括至少一記憶庫、一位址解碼電路以及一控制電路。記憶庫包括一第一次記憶庫以及一第二次記憶庫。第一次記憶庫包括一第一記憶胞。第一記憶胞耦接一第一字元線以及一存取線，並透過一第一路徑輸出資料至存取線。第二次記憶庫包括一第二記憶胞。第二記憶胞耦接一第二字元線以及存取線，並透過一第二路徑輸出資料至存取線。位址解碼電路解碼一外部位址，用以產生一列位址以及一行位址。當列位址指向第一字元線並且行位址指向存取線時，控制電路導通第一路徑並且不導通第二路徑。

Description

記憶晶片及其控制方法
本發明係有關於一種記憶晶片，特別是有關於一種在同一記憶庫中同時進行一存取操作及一再更新操作的記憶晶片。
一般而言，DRAM具有複數電容，用以儲存資料。然而，由於電容的電壓會隨著時間而流失，故每隔一段時間，就要再更新(refresh)電容的電壓，使其儲存正確的電壓。在再更新的同時，DRAM無法輸出資料或是儲存資料。
本發明提供一種記憶晶片，包括至少一記憶庫、一位址解碼電路以及一控制電路。記憶庫包括一第一次記憶庫以及一第二次記憶庫。第一次記憶庫包括一第一記憶胞。第一記憶胞耦接一第一字元線以及一第一存取線，並透過一第一路徑輸出資料至第一存取線。第二次記憶庫包括一第二記憶胞。第二記憶胞耦接一第二字元線以及第一存取線，並透過一第二路徑輸出資料至第一存取線。位址解碼電路解碼一外部位址，用以產生一列位址以及一行位址。控制電路根據列位址以及行位址控制第一及第二路徑。當列位址指向第一字元線並且行位址指向第一存取線時，控制電路導通第一路徑並且不導通第二路徑。
本發明另提供一種控制方法，本發明之控制方法係解碼一外部位址，用以產生一列位址以及一行位址；當列位址指向第一字元線並且行位址指向存取線時：提供一存取信號予第一字元線並提供一再更新信號予第二字元線；導通一第一路徑，使得第一記憶胞透過第一路徑輸出資料至存取線；以及不導通一第二路徑，使得第二記憶胞不透過第二路徑輸出資料至存取線。
第1圖係為本發明之存取系統之示意圖。如圖所示，存取系統100包括一外部裝置110以及一記憶晶片(chip)120。外部裝置110獨立於記憶晶片120之外。本發明並不限定外部裝置110的種類。在一可能實施例中，外部裝置110係為一記憶體控制器(memory controller)。外部裝置110發出一外部指令CD E以及一外部位址AR E。
記憶晶片120解碼外部指令CD E，用以判斷外部指令CD E的種類。舉例而言，當外部指令CD E係為一寫入指令時，記憶晶片120操作於一寫入模式。在寫入模式下，記憶晶片120根據外部位址AR E，接收並儲存外部裝置110所提供的一外部資料DA E。當外部指令CD E係為一讀取指令時，記憶晶片120操作於一讀取模式。在讀取模式下，記憶晶片120根據外部位址AR E，輸出一資料DA O予外部裝置110。
在本實施例中，記憶晶片120具有一命令位址匯流排121以及一資料匯流排122。命令位址匯流排121用以接收外部指令CD E以及外部位址AR E。在一可能實施例中，命令位址匯流排121係以一並列傳輸方式(parallel transmission)或是一串列傳輸方式(serial transmission)接收外部指令CD E以及外部位址AR E。資料匯流排122用以傳送外部資料DA E及資料DA O。在一可能實施例中，資料匯流排122係以一並列傳輸方式或是一串列傳輸方式接收外部裝置110所提供的外部資料DA E，或是輸出資料DA O予外部裝置110。
第2圖為本發明之記憶晶片的示意圖。如圖所示，記憶晶片120包括一命令位址匯流排121、一資料匯流排122、一位址緩衝電路210、一命令解碼電路220、一位址解碼電路230、一儲存電路240以及一暫存電路250。
在本實施例中，命令位址匯流排121透過接腳P1~P8提供外部位址AR E予位址緩衝電路210，並透過接腳P1~P8提供外部指令CD E予命令解碼電路220。在其它實施例中，命令位址匯流排121具有更多或更少的接腳。
位址緩衝電路210耦接命令位址匯流排121，用以暫存外部位址AR E。在本實施例中，位址緩衝電路210傳送外部位址AR E予位址解碼電路230。本發明並不限定位址緩衝電路210的電路架構。在一可能實施例中，位址緩衝電路210具有複數暫存器(未顯示)，用以儲存外部位址AR E。
位址解碼電路230耦接位址緩衝電路210，用以接收外部位址AR E。在本實施例中，位址解碼電路230解碼外部位址AR E，用以產生一列位址AR R以及一行位址AR C。本發明並不限定位址解碼電路230的架構。在一可能實施例中，位址解碼電路230包括一列解碼器(row decoder)231以及一行解碼器(column decoder)232。列解碼器231解碼外部位址AR E，用以產生列位址AR R。行解碼器232解碼外部位址AR E，用以產生行位址AR C。
儲存電路240耦接位址解碼電路230，用以接收列位址AR R及行位址AR C。在本實施例中，儲存電路240包括一控制電路241以及記憶庫(Bank)BK 1~BK K。在一可能實施例中，控制電路241的一部分獨立於記憶庫BK 1~BK K之外，並且控制電路241的另一部分整合於記憶庫BK 1~BK K之中。在另一可能實施例中，控制電路241完全整合於記憶庫BK 1~BK K之中。
控制電路241根據列位址AR R及行位址AR C，控制記憶庫BK 1~BK K的操作。在本實施例中，記憶庫BK 1~BK K之每一者被切分成兩次記憶庫。以記憶庫BK 1為例，記憶庫BK 1被切分成次記憶庫SB 1及SB 2，但並非用以限制本發明。在其它實施例中，記憶庫BK 1~BK K之每一者被切分成更多的次記憶庫。在一些實施例中，記憶庫BK 1~BK K之至少一者並未被切分成複數次記憶庫。
由於記憶庫BK 1~BK K的特性均相同，故以下係以記憶庫BK 1為例。當列位址AR R指向次記憶庫SB 1時，控制電路241根據行位址AR C，命令次記憶庫SB 1輸出資料至存取線AL 1~AL M之至少一者。因此，次記憶庫SB 1操作於一存取模式。在存取模式下，次記憶庫SB 1進行一存取操作。舉例而言，次記憶庫SB 1可能透過存取線AL 1~AL M，接收來自暫存電路250的外部資料DA E或是透過存取線AL 1~AL M，提供資料DA O予暫存電路250。
在次記憶庫SB 1操作於存取模式的同時，由於列位址AR R並未指向次記憶庫SB 2，故控制電路241切斷次記憶庫SB 2與存取線AL 1~AL M之間的路徑。因此，次記憶庫SB 2不會輸出資料予存取線AL 1~AL M或是接收來自存取線AL 1~AL M的資料。在一可能實施例中，控制電路241命令次記憶庫SB 2進行一再更新操作(refresh)，用以對次記憶庫SB 2裡的電容進行充電。
在其它實施例中，當列位址AR R指向次記憶庫SB 2時，控制電路241根據行位址AR C，導通次記憶庫SB 2與存取線AL 1~AL M之間的路徑。因此，次記憶庫SB 2操作於存取模式。在存取模式下，次記憶庫SB 2進行存取操作。舉例而言，次記憶庫SB 2透過被導通的路徑，接收來自暫存電路250的資料，或是輸出資料予暫存電路250。此時，由於列位址AR R並未指向次記憶庫SB 1，故控制電路241不導通次記憶庫SB 1與存取線AL 1~AL M之間的路徑。因此，次記憶庫SB 1並不會透過存取線AL 1~AL M接收來自暫存電路250的資料，也不會透過存取線AL 1~AL M輸出資料予暫存電路250。在一可能實施例中，控制電路241可能命令次記憶庫SB 1進行再更新操作。
在本實施例中，對於同一記憶庫(如BK 1)而言，當一次記憶庫(如SB 1)進行一存取操作的同時，另一次記憶庫(如SB 2)進行一再更新操作，故可提高儲存電路240的資料準確性。再者，由於次記憶庫SB 1與存取線AL 1~AL M之間的路徑被導通，而次記憶庫SB 2與存取線AL 1~AL M之間的路徑被切斷，故記憶庫BK 1可立即輸出資料，因而提高儲存電路240的效能。
在其它實施例中，記憶庫BK 1~BK K之至少一者並不會同時進行存取操作及再更新操作。以記憶庫BK 2為例，記憶庫BK 2並沒有被切分成兩次記憶庫。在此例中，當記憶庫BK 2的一記憶胞進行存取操作時，記憶庫BK 2的其餘記憶胞並不會進行再更新操作。同樣地，當記憶庫BK 2的一記憶胞進行再更新操作時，記憶庫BK 2的其餘記憶胞並不會進行存取操作。
命令解碼電路220解碼外部指令CD E，用以判斷外部指令CD E的種類，如一讀取指令、一寫入指令或是一設定指令。命令解碼電路220根據外部指令CD E的種類，產生一控制信號SC。
暫存電路250用以儲存來自資料匯流排122的外部資料DA E以及來自儲存電路240的資料DA O。在一可能實施例中，當外部指令CD E係為一讀取指令時，命令解碼電路220透過控制信號SC，命令暫存電路250透過存取線AL 1~AL M，接收來自儲存電路240的資料DA O，並透過資料匯流排122輸出資料DA O。然而，當外部指令CD E係為一寫入指令時，命令解碼電路220透過控制信號SC，命令暫存電路250接收來自資料匯流排122的外部資料DA E，並透過存取線AL 1~AL M傳送外部資料DA E予儲存電路240。
第3圖為本發明之儲存電路240的示意圖。為方便說明，第3圖僅顯示單一記憶庫，但並非用以限制本發明。在其它實施例中，儲存電路240具有更多的記憶庫。如圖所示，儲存電路240包括一選擇電路310以及一記憶庫320。在本實施例中，記憶庫320被分割成次記憶庫321及322。如圖所示，次記憶庫321具有記憶胞CE 1及CE 2。次記憶庫322具有記憶胞CE 3及CE 4。在其它實施例中，次記憶庫321及322具有更多的記憶胞。
記憶胞CE 1耦接字元線WL 1及存取線AL 1，並接收列位址AR R及行位址AR C。在本實施例中，記憶胞CE 1包括一儲存電路350、一存取電路330以及一邏輯電路340。儲存電路350用以儲存資料。本發明並不限定儲存電路350的架構。在一可能實施例中，儲存電路350包括一電容。在此例中，電容的電荷表示記憶胞CE 1所存的資料。
存取電路330耦接儲存電路350及存取線AL 1，用以寫入存取線AL 1的資料至儲存電路350或是讀取儲存電路350的資料予存取線AL 1。在本實施例中，存取電路330包括一路徑PA 1。當路徑PA 1被導通時，存取電路330提供資料予存取線AL 1或是接收來自存取線AL 1的資料。當路徑PA 1不導通時，存取電路330不提供資料予存取線AL 1。本發明並不限定存取電路330的架構。稍後將透過第4A圖說明存取電路330。
邏輯電路340根據列位址AR R及行位址AR C，導通或不導通路徑PA 1。舉例而言，當列位址AR R指向字元線WL 1並且行位址AR C指向存取線AL 1時，邏輯電路340導通路徑PA 1。然而，當列位址AR R並非指向字元線WL 1或是行位址AR C並未指向存取線AL 1時，邏輯電路340不導通路徑PA 1。在一可能實施例中，邏輯電路340與選擇電路310作為第2圖的控制電路241。本發明並不限定邏輯電路340的架構。稍後將透過第4A圖說明邏輯電路340的架構。
在第3圖中，記憶胞CE 2耦接字元線WL 1及存取線AL 2。記憶胞CE 3耦接字元線WL 2及存取線AL 1。記憶胞CE 4耦接字元線WL 2及存取線AL 2。由於記憶胞CE 2~CE 4的電路架構相似於記憶胞CE 1，故不再贅述。
在一可能實施例中，當列位址AR R指向字元線WL 1並且行位址AR C指向存取線AL 1時，只有次記憶庫321裡的記憶胞CE 1操作於一存取模式，而次記憶庫322裡的所有記憶胞(如CE 3及CE 4)都操作於一再更新模式。在一可能實施例中，次記憶庫321裡的記憶胞CE 2也操作於再更新模式。
選擇電路310接收一存取信號S AS以及一再更新信號S RS，並根據列位址AR R，輸出存取信號S AS或再更新信號S RS，用以控制記憶胞CE 1~CE 4的操作模式。舉例而言，當列位址AR R指向字元線WL 1時，選擇電路310輸出存取信號S AS予字元線WL 1，並輸出再更新信號S RS予字元線WL 2。此時，如果記憶胞CE 1的路徑PA 1被導通，則記憶胞CE 1進入一存取模式，用以儲存或輸出資料。在此例中，記憶胞CE 3及CE 4進入一再更新模式，用以維持本身所儲存的資料。在一可能實施例中，記憶胞CE 2也操作於再更新模式。
然而，當列位址AR R指向字元線WL 2時，選擇電路310輸出存取信號S AS予字元線WL 2，並輸出再更新信號S RS予字元線WL 1。此時，如果記憶胞CE 3的路徑PA 3被導通，則記憶胞CE 3進入一存取模式，用以儲存或輸出資料。在此例中，記憶胞CE 1及CE 2進入一再更新模式，用以維持本身所儲存的資料。在一可能實施例中，記憶胞CE 4也操作於再更新模式。
本發明並不限定選擇電路310如何根據列位址AR R，得知列位址AR R係指向哪個次記憶庫。在一可能實施例中，列位址AR R具有複數位元。選擇電路310係根據列位址AR R的至少一第一特定位元(如最高有效位元(Most Significant Bit；MSB)及其相鄰位元)的邏輯值，得知列位址AR R指向記憶庫321或322。此外，選擇電路310根據列位址AR R的至少一第二特定位元(如最低有效位元(Least Significant Bit；LSB)及其相鄰位元)的邏輯值，得知列位址AR R指向字元線WL 1或WL 2。在其它實施例中，邏輯電路340係根據行位址AR C的特定位元的邏輯值，得知行位址AR C指向存取線AL 1或AL 2。
在本實施例中，選擇電路310包括選擇器311及312。選擇器311根據列位址AR R，輸出存取信號S AS或再更新信號S RS予字元線WL 1。舉例而言，當列位址AR R指向字元線WL 1時，選擇器311輸出存取信號S AS予字元線WL 1。當列位址AR R並未指向字元線WL 1時，選擇器311輸出再更新信號S RS予字元線WL 1。本發明並不限定選擇器311的架構。在一可能實施例中，選擇器311包括一多工器(multiplexer；MUX)。選擇器312根據列位址AR R，輸出存取信號S AS或再更新信號S RS予字元線WL 2。由於選擇器312的特性與選擇器311相似，故不再贅述。
在其它實施例中，儲存電路240更包括一再更新計數器360，用以產生再更新信號S RS。在此例中，再更新計數器360每隔一固定時間，發出再更新信號S RS。另外，本發明並不限定存取信號S AS的來源。在一些實施例中，存取信號S AS係由第2圖的位址解碼電路230所產生。
在一些實施例中，當次記憶庫321在一預設期間內沒有執行過再更新操作時，選擇電路310提供再更新信號S RS予次記憶庫321的字元線(如WL 1)，用以命令次記憶庫321的記憶胞(如CE 1及CE 2)執行再更新操作。在一可能實施例中，次記憶庫321具有一計數器FL。計數器FL具有一計數值。當計數值達一預設值時(表示在一預設期間內，次記憶庫321沒有執行過再更新操作)，因此，選擇電路310提供再更新信號S RS予字元線WL 1。在次記憶庫321執行再更新操作後，計數器FL的計數值被重置為一初始值，如0。
第4A圖為本發明之記憶胞的示意圖。由於每一次記憶庫裡的記憶胞的電路架構均相同，故第4A圖僅顯示單一記憶胞(如第3圖的CE 1)。在本實施例中，記憶胞CE 1包括一儲存電路350、一控制開關410、一放大電路420、一等化器(equalizer)430、一開關電路440、一緩衝電路450、一放大電路460、一讀取電路470以及一邏輯電路340。在其它實施例中，等化器430及緩衝電路450之至少一者可省略。
儲存電路350包括一電容C。電容C接收一參考電壓Vref。在一可能實施例中，參考電壓Vref係為記憶晶片120的操作電壓(未顯示)的一半。
控制開關410耦接字元線WL 1及位元線BL。在一可能實施例中，控制開關410用以傳送位元線BL的電壓予電容C或是讀取電容C的電壓。在本實施例中，控制開關410係為一電晶體M0。電晶體M0的閘極耦接字元線WL 1，其第一源/汲極耦接位元線BL，其第二源/汲極耦接電容C。在其它實施例中，電晶體M0係為一P型電晶體。
放大電路420放大位元線BL與/BL之間的電壓差，用以產生一放大資料。在一可能實施例中，耦接同一存取線的記憶胞，係耦接相同的位元線。以第3圖為例，記憶胞CE 1及CE 3係耦接同一位元線BL以及同一位元線/BL。在此例中，記憶胞CE 1的位元線BL與/BL不同於記憶胞CE 2的位元線BL與/BL。
本發明並不限定放大電路420的架構。在一可能實施例中，放大電路420係為一感測放大器(sense amplifier；SA)或是一差動放大器(differential amplifier)。在本實施例中，放大電路420包括電晶體M1~M4。電晶體M1的閘極耦接位元線/BL，其第一源/汲極耦接位元線BL，其第二源/汲極接收控制信號SAE_N。電晶體M2的閘極耦接位元線BL，其第一源/汲極接收控制信號SAE_N，其第二源/汲極耦接位元線/BL。電晶體M3的閘極耦接位元線/BL，其第一源/汲極耦接位元線BL，其第二源/汲極接收控制信號SAE_P。電晶體M4的閘極耦接位元線BL，其第一源/汲極接收控制信號SAE_P，其第二源/汲極耦接位元線/BL。在本實施例中，電晶體M1及M2係為N型電晶體，電晶體M3及M4係為P型電晶體。
等化器430用以減少位元線BL及/BL上的信號失真。當同位化信號EQ被致能時，等化器430將位元線BL與/BL耦接在一起。因此，位元線BL及/BL的位準相同。當同位化信號EQ不被致能時，等化器430停止動作。因此，位元線BL與/BL具有不同的電位。
在本實施例中，等化器430包括電晶體M5~M7。電晶體M5的閘極接收同位化信號EQ，其第一源/汲極耦接位元線BL，其第二源/汲極接收參考電壓Vref。電晶體M6的閘極接收同位化信號EQ，其第一源/汲極接收參考電壓Vref，其第二源/汲極耦接位元線/BL。電晶體M7的閘極接收同位化信號EQ，其第一源/汲極耦接位元線BL，其第二源/汲極耦接位元線/BL。電晶體M5~M7均為N型電晶體，但並非用以限制本發明。在其它實施例中，電晶體M5~M7均為P型電晶體。在一些實施例中，可省略等化器430。
開關電路440耦接位元線BL與/BL，並根據一列選擇信號CSL，決定是否導通路徑PA 1。舉例而言，當列選擇信號CSL被致能時，開關電路440導通路徑PA 1，用以傳送位元線BL與位元線/BL的信號予放大電路460。然而，當列選擇信號CSL不被致能時，開關電路440不導通路徑PA 1。因此，記憶胞CE 1的資料不會被傳送至存取線AL 1。
在本實施例中，開關電路440包括開關441及442。開關441耦接於位元線BL與放大電路460之間。關開442耦接於位元線/BL與放大電路460之間。本發明並不限定開關441及442的種類。在本實施例中，開關441係為一電晶體M8，開關442係為一電晶體M9。電晶體M8的閘極接收列選擇信號CSL，其第一源/汲極耦接位元線BL，其第二源/汲極耦接放大電路460。電晶體M9的閘極接收列選擇信號CSL，其第一源/汲極耦接位元線/BL，其第二源/汲極耦接放大電路460。如圖所示，電晶體M8及M9均為N型電晶體。在其它實施例中，電晶體M8及M9係為P型電晶體。
在本實施例中，列選擇信號CSL係由邏輯電路340所產生。邏輯電路340根據列位址AR R及行位址AR C產生列選擇信號CSL。舉例而言，當列位址AR R指向字元線WL 1並且行位址AR C指向存取線AL 1時，邏輯電路340致能列選擇信號CSL。然而，當列位址AR R未指向字元線WL 1或是行位址AR C未指向存取線AL 1時，邏輯電路340不致能列選擇信號CSL。
本發明並不限定邏輯電路340的架構。在本實施例中， 邏輯電路340具有邏輯閘451~453。邏輯閘451根據位準L1，產生位準L2。在本實施例中，位準L1相反於位準L2。舉例而言，當位準L1為一高位準時，位準L2為一低位準。當位準L1為一低位準時，位準L2為一高位準。在一可能實施例中，邏輯閘451係為一反相器(inverter)。
邏輯閘452具有輸入端IN1及IN2、一選擇端SEL以及一輸出端OT。輸入端IN1接收位準L1。輸入端IN2耦接邏輯閘451，用以接收位準L2。選擇端SEL用以接收列位址AR R。當列位址AR R指向字元線WL 1時，輸出端OT輸出位準L1。當列位址AR R並非指向字元線WL 1時，輸出端OT輸出位準L2。在一可能實施例中，邏輯閘452係為一選擇器，如多工器。
邏輯閘453耦接輸出端OT，並接收行位址AR C。當邏輯閘452的輸出為位準L1(即列位址AR R指向字元線WL 1)並且行位址AR C指向存取線AL 1時，邏輯閘453致能列選擇信號CSL，用以導通開關441及442。然而，當邏輯閘452的輸出為位準L2(即列位址AR R未指向字元線WL 1)或是行位址AR C未指向存取線AL 1時，邏輯閘453不致能列選擇信號CSL。在一可能實施例中，邏輯閘453係為一及閘(AND gate)。
緩衝電路450用以增強路徑PA 1上的資料。在本實施例中，緩衝電路450包括電晶體M10及M11。電晶體M10的閘極接收一控制信號MDQE，其第一源/汲極耦接開關441，其第二源/汲極耦接放大電路460。電晶體M11的閘極接收控制信號MDQE，其第一源/汲極耦接開關442，其第二源/汲極耦接放大電路460。在其它實施例中，緩衝電路450可省略。在此例中，開關電路440直接耦接放大電路460。
放大電路460耦接於緩衝電路450與讀取電路470之間。當緩衝電路450被省略時，放大電路460耦接於開關電路440與讀取電路470之間。在本實施例中，當路徑PA 1被導通時，放大電路460放大位元線BL及/BL上的信號，並提供放大後的結果予讀取電路470。本發明並不限定放大電路460的架構。在一可能實施例中，放大電路460係為一感測放大器(SA)或是一差動放大器。
讀取電路470根據位元線BL與/BL的電壓差異，產生一資料DQ 1予存取線AL 1。在一可能實施例中，資料DQ 1暫存於一暫存電路(如250)。在其它實施例中，讀取電路470根據存取線AL 1上的資料，產生一差動信號對予位元線BL與/BL。
第4B圖為本發明之記憶胞的另一示意圖。第4B圖相似第4A圖，不同之處在於，第4B圖的控制信號MDQE係由邏輯電路340所產生。換句話說，在第4A圖中，邏輯電路340決定是否致能開關電路440，而在第4B圖中，邏輯電路340決定是否致能緩衝電路450。在本實施例中，邏輯電路340根據列位址AR R及行位址AR C產生控制信號MDQE。舉例而言，當列位址AR R指向字元線WL 1並且行位址AR C指向存取線AL 1時，邏輯電路340致能控制信號MDQE，用以導通電晶體M10及M11。因此，路徑PA 1被導通。當列位址AR R未指向字元線WL 1或是行位址AR C未指向存取線AL 1時，邏輯電路340不致能控制信號MDQE。因此，電晶體M10及M11不導通。
開關電路440所接收的列選擇信號CSL可能係由第2圖的行解碼器232所產生。在此例中，行解碼器232根據外部位址AR E，致能或不致能列選擇信號CSL。舉例而言，當外部位址AR E指向記憶胞CE 1時，行解碼器232致能列選擇信號CSL。因此，開關電路440傳送位元線BL與/BL的信號予緩衝電路450。當外部位址AR E未指向記憶胞CE 1時，行解碼器232不致能列選擇信號CSL。因此，開關電路440停止傳送位元線BL與/BL的信號予緩衝電路450。
第5圖為本發明之控制方法的一可能流程示意圖。本發明的控制方法適用於一記憶晶片。
首先，解碼一外部位址，用以產生一列位址以及一行位址(步驟S511)。
判斷列位址是否指向第一字元線以及行位址是否指向一存取線(步驟S512)。在一可能實施例中，步驟S512係根據列位址的至少一特定位元的邏輯值，得知列位址是否指向第一字元線。在另一可能實施例中，步驟S512係根據行位址的至少一特定位元的邏輯值，得知行位址是否指向存取線。
當列位址指向第一字元線並且行位址指向存取線時，導通第一記憶胞與存取線之間的一第一路徑，使得第一記憶胞透過第一路徑輸出資料予存取線(步驟S513)。在一可能實施例中，步驟S513不導通第二記憶胞與存取線之間的一第二路徑。因此，第二記憶胞不會輸出資料予存取線。在其它實施例中，步驟S513可能提供一存取信號予第一字元線並提供一再更新信號予第二字元線。因此，耦接第一字元線的第一記憶胞進行一存取操作，並且耦接第二字元線的第二記憶胞進行一再更新操作。
當列位址未指向第一字元線或是行位址未指向存取線時，不導通第一路徑(步驟S514)。因此，第一記憶胞不透過第一路徑傳送資料至存取線。在一可能實施例中，步驟S514更提供一再更新信號予第一字元線。因此，第一記憶胞進行再更新操作。
接著，斷列位址是否指向第二字元線以及行位址是否指向存取線(步驟S515)。當列位址指向第二字元線並且行位址指向存取線時，導通第二記憶胞與存取線之間的一第二路徑，使得第二記憶胞透過第二路徑輸出資料予存取線(步驟S516)。在一可能實施例中，步驟S516不導通第一記憶胞與存取線之間的第一路徑。因此，第一記憶胞不會輸出資料予存取線。在其它實施例中，步驟S516更提供存取信號予第二字元線並提供再更新信號予第一字元線。因此，耦接第一字元線的第一記憶胞進行再更新操作，並且耦接第二字元線的第二記憶胞進行存取操作。
當列位址未指向第二字元線或是行位址未指向存取線時，不導通第二路徑(步驟S517)。因此，第二記憶胞不透過第二路徑傳送資料至存取線。在一可能實施例中，步驟S517更提供一再更新信號予第二字元線。因此，第二記憶胞進行再更新操作。
在其它實施例中，當第一或第二記憶胞在一預設期間內都沒有執行再更新操作時，提供再更新信號予第一或第二字元線，使得第一或第二記憶胞執行一再更新操作。
100‧‧‧存取系統
110‧‧‧外部裝置
120‧‧‧記憶晶片
CDE‧‧‧外部指令
ARE‧‧‧外部位址
DAE‧‧‧外部資料
DAO‧‧‧資料
121‧‧‧命令位址匯流排
122‧‧‧資料匯流排
210‧‧‧位址緩衝電路
220‧‧‧命令解碼電路
230‧‧‧位址解碼電路
240‧‧‧儲存電路
250‧‧‧暫存電路
P1~P8‧‧‧接腳
ARR‧‧‧列位址
ARC‧‧‧行位址
231‧‧‧列解碼器
232‧‧‧行解碼器
241‧‧‧控制電路
BK1~BKK‧‧‧記憶庫
SB1、SB2‧‧‧次記憶庫
AL1、AL2~ALM‧‧‧存取線
310‧‧‧選擇電路
320‧‧‧記憶庫
321、322‧‧‧次記憶庫
CE1~CE4‧‧‧記憶胞
WL1、WL2‧‧‧字元線
350‧‧‧儲存電路
330‧‧‧存取電路
340‧‧‧邏輯電路
PA1~PA4‧‧‧路徑
360‧‧‧再更新計數器
SRS‧‧‧再更新信號
SAS‧‧‧存取信號
FL‧‧‧計數器
410‧‧‧控制開關
420、460‧‧‧放大電路
430‧‧‧等化器
440‧‧‧開關電路
450‧‧‧緩衝電路
470‧‧‧讀取電路
C‧‧‧電容
Vref‧‧‧參考電壓
M0~M11‧‧‧電晶體
BL、/BL‧‧‧位元線
EQ‧‧‧同位化信號
CSL‧‧‧列選擇信號
441、442‧‧‧開關
451~453‧‧‧邏輯閘
L1、L2‧‧‧位準
IN1、IN2‧‧‧輸入端
SEL‧‧‧選擇端
OT‧‧‧輸出端
DQ1‧‧‧資料
S511~S517‧‧‧步驟
311、312‧‧‧選擇器
SC、SAE_N、SAE_P、MDQE‧‧‧控制信號
第1圖係為本發明之存取系統之示意圖。
第2圖為本發明之記憶晶片的示意圖。
第3圖為本發明之儲存電路的示意圖。
第4A圖為本發明之記憶胞的示意圖。
第4B圖為本發明之記憶胞的示意圖。
第5圖為本發明之控制方法的一可能流程示意圖。

Claims (10)

  1. 一種記憶晶片，包括：至少一記憶庫，包括：一第一次記憶庫，包括一第一記憶胞，該第一記憶胞具有一第一儲存電路，並耦接一第一字元線以及一第一存取線，並透過一第一路徑輸出資料至該第一存取線；以及一第二次記憶庫，包括一第二記憶胞，該第二記憶胞具有一第二儲存電路，並耦接一第二字元線以及該第一存取線，並透過一第二路徑輸出資料至該第一存取線；一位址解碼電路，解碼一外部位址，用以產生一列位址以及一行位址；以及一控制電路，根據該列位址以及該行位址控制該第一及第二路徑；其中，當該列位址指向該第一字元線並且該行位址指向該第一存取線時，該控制電路導通該第一路徑並且不導通該第二路徑，其中該第一路徑耦接於該第一儲存電路與該第一存取線之間，該第二路徑耦接於該第二儲存電路與該第一存取線之間。
  2. 如申請專利範圍第1項所述之記憶晶片，其中當該列位址未指向該第一字元線或是該行位址未指向該第一存取線時，該控制電路不導通該第一路徑，其中當該列位址指向該第二字元線並且該行位址指向該第一存取線時，該控制電路不導通該第一路徑並且導通該第二路徑。
  3. 如申請專利範圍第1項所述之記憶晶片，其中該控制電路包括：一選擇電路，當該列位址指向該第一字元線時，提供一存取信號予該第一字元線，並提供一再更新信號予該第二字元線；以及一邏輯電路，當該第一字元線接收該存取信號並且該行位址指向該第一存取線時，導通該第一路徑，並且不導通該第二路徑，使得該第二記憶胞執行一再更新操作。
  4. 如申請專利範圍第3項所述之記憶晶片，其中該邏輯電路包括：一第一多工器，具有一第一輸出端，當該選擇電路提供該存取信號予該第一字元線時，該第一輸出端輸出一第一位準，當該選擇電路提供該再更新信號予該第一字元線時，該第一輸出端輸出一第二位準，該第一位準相反於該第二位準；一第二多工器，具有一第二輸出端，當該選擇電路提供該再更新信號予該第二字元線時，該第二輸出端輸出該第二位準，當該選擇電路提供該存取信號予該第二字元線時，該第二輸出端輸出該第一位準；一第一邏輯閘，耦接該第一輸出端，並接收該行位址，用以導通或不導通該第一路徑；以及一第二邏輯閘，耦接該第二輸出端，並接收該行位址，用以導通或不導通該第二路徑。
  5. 如申請專利範圍第3項所述之記憶晶片，更包括：一第一放大電路，放大一第一位元線以及一第二位元線的電壓差異，用以產生一第一放大資料，其中該第一及第二位元線耦接該第一記憶胞；一開關電路，耦接該第一放大電路，並根據一列選擇信號，決定是否傳送該第一放大資料，其中當該列選擇信號被致能時，該開關電路傳送該第一放大資料，當該列選擇信號不被致能時，該開關電路不傳送該第一放大資料；以及一第二放大電路，用以放大該開關電路所傳送的該第一放大資料，其中該邏輯電路根據該列位址及該行位址產生該列選擇信號，當該列位址指向該第一字元線並且該行位址指向該第一存取線時，該邏輯電路致能該列選擇信號，當該列位址未指向該第一字元線或是該行位址未指向該第一存取線時，該邏輯電路不致能該列選擇信號。
  6. 如申請專利範圍第3項所述之記憶晶片，更包括：一第一放大電路，放大一第一位元線以及一第二位元線的電壓差異，用以產生一第一放大資料，其中該第一及第二位元線耦接該第一記憶胞；一開關電路，耦接該第一放大電路，並根據一列選擇信號，決定是否傳送該第一放大資料，其中當該列選擇信號被致能時，該開關電路傳送該第一放大資料，當該列選擇信號不被致能時，該開關電路不傳送該第一放大資料；一第二放大電路，用以放大該開關電路所傳送的該第一放大資料；以及一緩衝電路，耦接於該開關電路與該第二放大電路之間，並根據一控制信號決定是否傳送該開關電路所傳送的該第一放大資料予該第二放大電路；其中該邏輯電路根據該列位址及該行位址產生該控制信號，當該列位址指向該第一字元線並且該行位址指向該第一存取線時，該邏輯電路致能該控制信號，用以命令該緩衝電路傳送該開關電路所傳送的該第一放大資料予該第二放大電路，當該列位址未指向該第一字元線或是該行位址未指向該第一存取線時，該邏輯電路不致能該控制信號，用以命令該緩衝電路停止傳送該開關電路所傳送的該第一放大資料予該第二放大電路。
  7. 如申請專利範圍第3項所述之記憶晶片，更包括：一再更新計數器，用以產生該再更新信號，其中該位址解碼電路解碼該外部位址，用以產生該存取信號；其中該位址解碼電路包括：一列解碼器，解碼該外部位址，用以產生該列位址；以及一行解碼器，解碼該外部位址，用以產生該行位址。
  8. 如申請專利範圍第3項所述之記憶晶片，更包括：一命令解碼電路，用以解碼一命令；以及一命令位址匯流排，用以提供該命令予該命令解碼電路，並提供該外部位址予該位址解碼電路；其中在一預設期間內，當該第一記憶胞未執行該再更新操作時，該選擇電路提供該再更新信號予該第一字元線，使得該第一記憶胞執行該再更新操作。
  9. 一種控制方法，適用於一記憶晶片，該記憶晶片具有一記憶庫，該記憶庫具有一第一次記憶庫以及一第二次記憶庫，該第一次記憶庫具有一第一記憶胞，該第二次記憶庫具有一第二記憶胞，該第一記憶胞具有一第一儲存電路並耦接一第一字元線以及一存取線，該第二記憶胞具有一第二儲存電路並耦接一第二字元線以及該存取線，該控制方法包括：解碼一外部位址，用以產生一列位址以及一行位址；當該列位址指向該第一字元線並且該行位址指向該存取線時：提供一存取信號予該第一字元線並提供一再更新信號予該第二字元線；導通一第一路徑，使得該第一記憶胞透過該第一路徑輸出資料至該存取線；以及不導通一第二路徑，使得該第二記憶胞不透過該第二路徑輸出資料至該存取線，其中該第一路徑耦接於該第一儲存電路與該第一存取線之間，該第二路徑耦接於該第二儲存電路與該第一存取線之間。
  10. 如申請專利範圍第9項所述之控制方法，其中當該列位址指向該第二記憶胞並且該行位址指向該存取線時：提供該存取信號予該第二字元線；提供該再更新信號予該第一字元線；導通該第二路徑，並不導通該第一路徑，其中該第二記憶胞透過該第二路徑輸出資料至該存取線，該第一記憶胞不透過該第一路徑輸出資料至該存取線；以及在一預設期間內，當該第一記憶胞未執行一再更新操作時，提供該再更新信號予該第一字元線，使得該第一記憶胞執行該再更新操作。
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