JP2005190585A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、ビット線ツイスト方式の半導体メモリ装置において、リダンダンシ置き換えを行うワード線のアドレスによらず、リダンダンシ置き換えを行ったワード線に接続されているセルのデータ方向を外部からの制御により保証できるようにすることを最も主要な特徴としている。
【解決手段】たとえば、データスクランブル回路５１より、Ｒｏｗアドレス、リダンダンシアドレスおよびリダンダンシヒット信号を入力とする、データ反転制御信号Ｄｉｎｖ（“Ｈ”が出力されたとする。すると、そのデータ反転制御信号Ｄｉｎｖ（“Ｈ”）を受け取ったＤＱバッファ２５ａ，２５ｂは、たとえばリード動作時に、リダンダンシ置き換えを行ったセル（ＲＭＣ）から読み出されたデータを反転させる。そして、その反転データをＤＱパッド１１より外部に出力するように構成されている。
【選択図】 図３

Description

本発明は、半導体記憶装置に関するもので、特に、ビット線ツイスト方式の半導体メモリ装置において、レギュラーアレイの不良セルをリダンダンシセルにより救済する場合の、メモリテスト（特性評価）のためのオンチップスクランブル回路に関する。

周知のように、ビット線の少なくとも一部をツイストさせたビット線ツイスト方式を採用する半導体メモリ装置が提案されている（たとえば、特許文献１参照）。ビット線ツイスト方式は、メモリセルに対するデータの読み出しおよび書き込みを行うビット線の動作時において、隣接するビット線からのカップリングノイズを軽減するのに非常に有効である。

ところで、ビット線ツイスト方式を採用する際の問題点として、リダンダンシセルデータの整合性があげられる。つまり、ビット線ツイスト方式を採用した場合、リダンダンシ置き換えを行ったワード線に接続されているセルのデータ方向（相）が、置き換えを行うワード線のアドレスにより変化することになる。なぜならば、ワード線に接続されるセルには、相補のいずれかのビット線が接続されるようになっている。そのため、ワード線のアドレスによっては、セルのデータ方向が逆になる場合がある。このように、リダンダンシ置き換えを行うワード線のアドレスに制限を設けない限り、リダンダンシセルのデータ方向を、リダンダンシ置き換えが行われたワード線に接続されているセル（レギュラーセル）のデータ方向に合致させることができない。

上記したように、隣接するビット線同士の干渉によるノイズ対策として、たくさんの種類のビット線ツイスト方式が提案されている。しかしながら、ビット線ツイスト方式を採用する半導体メモリ装置の場合、リダンダンシ置き換えを行うワード線のアドレスに制限を設けない限り、置き換えを行ったリダンダンシセルのデータ方向をレギュラーセルのデータ方向に合致させるのが困難であった。そのため、たとえばリダンダンシ置き換えを行った後のメモリテストにおいて、置き換えを行ったワード線に接続されているセルを正当に評価することができないという問題があった。
特開昭６２−５１０９６号

本発明は、リダンダンシ置き換えを行うワード線のアドレスによらず、リダンダンシ置き換えを行ったワード線に接続されているセルのデータ方向を外部からの制御により保証でき、リダンダンシ置き換えを行ったセルを正当に評価することが可能となる半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、少なくとも一部のビット線をツイストさせたビット線ツイスト方式の半導体記憶装置であって、データを格納するための、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイにおける不良セルを救済するための、複数のリダンダンシセルを有するリダンダンシセルアレイと、前記リダンダンシセルのデータを反転させるように制御する制御回路と、前記制御回路の制御にしたがって、前記リダンダンシセルのデータを反転させる反転回路とを具備したことを特徴とする半導体記憶装置が提供される。

この発明によれば、リダンダンシ置き換えを行うワード線のアドレスによらず、リダンダンシ置き換えを行ったワード線に接続されているセルのデータ方向を外部からの制御により保証でき、リダンダンシ置き換えを行ったセルを正当に評価することが可能となる半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ビット線ツイスト方式を採用する半導体メモリ装置（メモリチップ）の基本構成を示すものである。すなわち、メモリチップ１０には、複数のＤＱパッド（ＤＱ Ｐａｄ）１１が設けられている。各ＤＱパッド１１には、入力レシーバ（Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ）１３をそれぞれ介して、書き込みデータ（Ｗｒｉｔｅ Ｄａｔａ）線１５が接続されている。また、各ＤＱパッド１１には、出力ドライバ（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ）１７をそれぞれ介して、読み出しデータ（Ｒｅａｄ Ｄａｔａ）線１９が接続されている。上記書き込みデータ線１５および上記読み出しデータ線１９は、それぞれ、マルチプレクサ２１に接続されている。このマルチプレクサ２１は、データ読み出し用のＲｅａｄ Ｍｕｌｔｉｐｌｅｘｅｒ（Ｒｅａｄ ＭＵＸ回路）２１Ａ、および、データ書き込み用のＷｒｉｔｅ Ｍｕｌｔｉｐｌｅｘｅｒ（Ｗｒｉｔｅ ＭＵＸ回路）２１Ｂを有して構成されている。

上記マルチプレクサ２１には、ＲＷＤ線２３をそれぞれ介して、ＤＱバッファ（Ｂｕｆｆｅｒ）２５ａ，２５ｂが接続されている。ＤＱバッファ２５ａ，２５ｂには、それぞれ、複数のメインＤＱ線対ＭＤＱ，／ＭＤＱが接続されている。また、上記ＤＱバッファ２５ａ，２５ｂには、後述するデータスクランブル回路（制御回路）５１の出力信号線が接続されている。メインＤＱ線対ＭＤＱ，／ＭＤＱには、ＭＤＱスイッチ（ｓｗｉｔｃｈ）２９をそれぞれ介して、ローカルＤＱ線対ＬＤＱ，／ＬＤＱが接続されている。ローカルＤＱ線対ＬＤＱ，／ＬＤＱは、上記メインＤＱ線対ＭＤＱ，／ＭＤＱと直交する方向に配設されている。上記ローカルＤＱ線対ＬＤＱ，／ＬＤＱには、ＤＱゲート（Ｇａｔｅ）３３がそれぞれ接続されている。上記メインＤＱ線対ＭＤＱ，／ＭＤＱおよび上記ローカルＤＱ線対ＬＤＱ，／ＬＤＱのそれぞれは、セルアレイ（Ｃｅｌｌ Ａｒｒａｙ）領域４１の上層に配設されている。

上記セルアレイ領域４１は、第１および第２のメモリセルアレイ部４１ａ，４１ｂを備えて構成されている。第１および第２のメモリセルアレイ部４１ａ，４１ｂは、それぞれ、複数のセルアレイ（レギュラーアレイ）部４３と少なくとも１つのリダンダンシアレイ部４５とを有して構成されている。上記複数のセルアレイ部４３および上記少なくとも１つのリダンダンシアレイ部４５のサイドには、それぞれ、複数のセンスアンプ（Ｓ／Ａ）４７が配設されている。複数のセンスアンプ４７には、上記ＤＱゲート３３およびビット線対ＢＬ，／ＢＬがそれぞれ接続されている。これにより、上記複数のセルアレイ部４３における不良セル（レギュラーセルＭＣ）が、たとえばロウ（Ｒｏｗ）単位で、少なくとも１つのリダンダンシアレイ部４５のリダンダンシセル（ＲＭＣ）によって置き換えられる。

ここで、上記複数のセルアレイ部４３は、たとえば図２に示すように、複数のメモリセルアレイ４３ａを有している。メモリセルアレイ４３ａのそれぞれは、“３回ツイスト方式”のビット線対ＢＬ，／ＢＬとワード線ＷＬとの各交点に、メモリセルＭＣが配置されている。メモリセルＭＣのそれぞれは、セルトランジスタ（Ｔ）とセルキャパシタ（Ｃ）とから構成されている。

なお、上記した“３回ツイスト方式”の場合、たとえば、メモリセルアレイ４３ａの左右のほぼ１／２の位置で１回ツイストされたビット線対ＢＬ，／ＢＬと、メモリセルアレイ４３ａの左右のほぼ１／３および２／３の位置で２回ツイストされたビット線対ＢＬ，／ＢＬとが交互に配置されている。また、上記セルアレイ部４３とほぼ同様の構成を有して、上記リダンダンシアレイ部４５が構成されている。

図３は、上記した半導体メモリ装置の構成を示すブロック図である。たとえば、ＤＱパッド１１より入力されたデータは、ロウ，カラム（Ｃｏｌｕｍｎ）アドレスで指定されたメモリセルＭＣに書き込まれ、ロウ，カラムアドレスで指定されたメモリセルＭＣから読み出されたデータは、ＤＱパッド１１より出力される。すなわち、このような構成の半導体メモリ装置において、ライト動作とは、ＤＱパッド１１から入力されたデータを、ロウ，カラムアドレスで指定されたメモリセルＭＣに書き込むための一連の動作であり、リード動作とは、ロウ，カラムアドレスで指定されたメモリセルＭＣのセルデータを読み出して、ＤＱパッド１１より出力させるための一連の動作である。

ライト動作時およびリード動作時においては、ロウアドレスに応じて、１つのワード線ＷＬが活性化される。これにより、所望のメモリセルＭＣが、ビット線対ＢＬ，／ＢＬの一方のビット線と電気的に接続される。つまり、上記メモリセルＭＣには、ワード線ＷＬのアドレスによって、ビット線ＢＬにつながるメモリセルＭＣａ（ＷＬ０）と、ビット線／ＢＬにつながるメモリセルＭＣｂ（ＷＬ１）とが存在する。ライト動作時、ビット線ＢＬと接続されるメモリセルＭＣａには、ＤＱパッド１１から入力されたデータと同じ方向（相）のデータが書き込まれる。これに対し、ビット線／ＢＬと接続されるメモリセルＭＣｂには、ＤＱパッド１１から入力されたデータとは逆方向のデータが書き込まれる。

一方、上記データスクランブル回路５１は、Ｒｏｗアドレス、リダンダンシアドレスおよびリダンダンシヒット信号を入力とし、たとえばリダンダンシセル（ＲＭＣ）に書き込まれているデータの方向を反転制御するためのデータ反転制御信号Ｄｉｎｖを出力（活性化）するように構成されている。なお、リダンダンシアドレスとは、上記リダンダンシアレイ部４５のどのセル（ＲＭＣ）で不良セルを置き換えたかを示すアドレス情報であり、リダンダンシヒット信号とは、リダンダンシ置き換えを行ったセル（ＲＭＣ）へのアクセスを内部的に検知して活性化する信号である。

本実施形態の場合、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖは、上記ＤＱバッファ（反転回路）２５ａ，２５ｂに供給されるようになっている。すなわち、データ反転制御信号Ｄｉｎｖを受け取った上記ＤＱバッファ２５ａ，２５ｂは、たとえばリード動作時に、リダンダンシ置き換えを行ったセル（ＲＭＣ）に書き込まれているデータの方向を反転させることが可能である。これにより、リダンダンシ置き換えを行ったセル（ＲＭＣ）から、実際に書き込まれているデータとは方向が異なるデータを読み出せるようになる。したがって、たとえばメモリテストの際には、リダンダンシセル（ＲＭＣ）に書き込まれているデータの方向にかかわらず、常に、置き換えが行われたメモリセルアレイ４３ａのセル（レギュラーセルＭＣ）のデータと同じ方向のデータを読み出すことが可能となる。

図４は、上記したＤＱバッファ２５ａ，２５ｂの回路構成例を示すものである。ここでは、ＤＱバッファ２５ａ，２５ｂにおけるリード用回路についてのみ示している。すなわち、ＤＱバッファ２５ａ，２５ｂのリード用回路は、たとえば、トランスファゲート２５_-1，２５_-2，２５_-3，２５_-4、増幅器２５_-5、インバータ回路２５_-6、ナンド（ｎａｎｄ）回路２５_-7、ノア（ｎｏｒ）回路２５_-8、ＰＭＯＳトランジスタ２５_-9、および、ＮＭＯＳトランジスタ２５_-10 を有して構成されている。

通常のリード動作時（データ反転しない場合）は、上記ナンド回路２５_-7の一方の入力端に供給される信号Ｒｅａｄが“Ｈ（Ｈｉｇｈ）”、上記ノア回路２５_-8の一方の入力端に供給される信号／Ｒｅａｄが“Ｌ（Ｌｏｗ）”となる。また、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｌ”となって（／Ｄｉｎｖ＝“Ｈ”）、上記トランスファゲート２５_-1，２５_-3がオン状態、上記トランスファゲート２５_-2，２５_-4がオフ状態となる。これにより、上記トランスファゲート２５_-1，２５_-3を介して、上記メインＤＱ線対ＭＤＱ，／ＭＤＱの各データが、それぞれ、データＭＤＱ２，／ＭＤＱ２として、上記増幅器２５_-5に送られる。

増幅器２５_-5の一方の出力（データＭＤＱ２の増幅信号ＲＤ）は、上記ノア回路２５_-8の他方の入力端に供給される。また、増幅器２５_-5の他方の出力（データ／ＭＤＱ２の増幅信号／ＲＤ）は、上記インバータ回路２５_-6を介して、上記ナンド回路２５_-7の他方の入力端に供給される。これにより、上記ＰＭＯＳトランジスタ２５_-9のゲートが上記ナンド回路２５_-7の出力によって、上記ＮＭＯＳトランジスタ２５_-10 のゲートが上記ノア回路２５_-8の出力によって、それぞれ制御される。その結果、上記ＰＭＯＳトランジスタ２５_-9と上記ＮＭＯＳトランジスタ２５_-10 とを直列に接続した中間ノードにつながるＲＷＤ線２３には、上記メインＤＱ線ＭＤＱのデータが伝えられる。

一方、リード動作時にデータ反転を行う場合には、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｈ”となって（／Ｄｉｎｖ＝“Ｌ”）、上記トランスファゲート２５_-1，２５_-3がオフ状態、上記トランスファゲート２５_-2，２５_-4がオン状態となる。これにより、上記メインＤＱ線ＭＤＱのデータがデータ／ＭＤＱ２として、また、上記メインＤＱ線／ＭＤＱのデータがデータＭＤＱ２として、上記増幅器２５_-5に送られる。その結果、上記メインＤＱ線／ＭＤＱのデータが、上記ＲＷＤ線２３に伝えられることになる。

図５は、上記したＤＱバッファ２５ａ，２５ｂの他の回路構成例を示すものである。ここでは、ＤＱバッファ２５ａ，２５ｂにおけるリード用回路についてのみ示している。すなわち、このリード用回路は、たとえば、増幅器２５_-11 、インバータ回路２５_-12 、イクスクルーシブＯＲ回路２５_-13 ，２５_-14 、ナンド回路２５_-15 、ノア回路２５_-16 、ＰＭＯＳトランジスタ２５_-17 、および、ＮＭＯＳトランジスタ２５_-18 を有して構成されている。

この回路の場合、通常のリード動作時（データ反転しない場合）には、上記ナンド回路２５_-15 の一方の入力端に供給される信号Ｒｅａｄが“Ｈ（Ｈｉｇｈ）”、上記ノア回路２５_-16 の一方の入力端に供給される信号／Ｒｅａｄが“Ｌ（Ｌｏｗ）”となる。また、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｌ”となって、上記イクスクルーシブＯＲ回路２５_-13 ，２５_-14 の一方の入力端にそれぞれ供給される。また、上記イクスクルーシブＯＲ回路２５_-13 の他方の入力端には、上記増幅器２５_-11 の一方の出力（データＭＤＱの増幅信号ＲＤ）が供給される。上記イクスクルーシブＯＲ回路２５_-14 の他方の入力端には、上記増幅器２５_-11 の他方の出力（データ／ＭＤＱの増幅信号／ＲＤ）が、上記インバータ回路２５_-12 を介して供給される。これにより、上記イクスクルーシブＯＲ回路２５_-13 ，２５_-14 からは、増幅信号ＲＤと同相のデータＲＤ２，／ＲＤ２がそれぞれ出力される。

上記イクスクルーシブＯＲ回路２５_-13 の出力ＲＤ２は、上記ＮＭＯＳトランジスタ２５_-18 のゲートを制御するための、上記ノア回路２５_-16 の他方の入力端に供給される。また、上記イクスクルーシブＯＲ回路２５_-14 の出力／ＲＤ２は、上記ＰＭＯＳトランジスタ２５_-17 のゲートを制御するための、上記ナンド回路２５_-15 の他方の入力端に供給される。その結果、上記ＰＭＯＳトランジスタ２５_-17 と上記ＮＭＯＳトランジスタ２５_-18 との中間ノード（接続点）につながるＲＷＤ線２３には、上記メインＤＱ線ＭＤＱのデータが伝えられる。

一方、リード動作時にデータ反転を行う場合には、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｈ”となる。これにより、上記イクスクルーシブＯＲ回路２５_-13 ，２５_-14 の出力ＲＤ２，／ＲＤ２が、上記増幅器２５_-11 の他方の出力（データ／ＭＤＱの増幅信号／ＲＤ）と同相になる。すなわち、上記イクスクルーシブＯＲ回路２５_-13 ，２５_-14 からは、増幅信号ＲＤと逆相のデータ（ＲＤ２，／ＲＤ２）がそれぞれ出力される。その結果、増幅信号ＲＤとは逆相の、上記メインＤＱ線／ＭＤＱのデータが上記ＲＷＤ線２３に伝えられる。

図６は、上記したＤＱバッファ２５ａ，２５ｂのさらに別の回路構成例を示すものである。ここでは、ＤＱバッファ２５ａ，２５ｂにおけるリード用回路についてのみ示している。すなわち、このリード用回路は、たとえば、増幅器２５_-21 、トランスファゲート２５_-22 ，２５_-23 、クロックトインバータ回路２５_-24 ，２５_-25 、ナンド回路２５_-26 、ノア回路２５_-27 、ＰＭＯＳトランジスタ２５_-28 、および、ＮＭＯＳトランジスタ２５_-29 を有して構成されている。

この回路の場合、通常のリード動作時（データ反転しない場合）には、上記ナンド回路２５_-26 の一方の入力端に供給される信号Ｒｅａｄが“Ｈ（Ｈｉｇｈ）”、上記ノア回路２５_-27 の一方の入力端に供給される信号／Ｒｅａｄが“Ｌ（Ｌｏｗ）”となる。また、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｌ”となって（／Ｄｉｎｖ＝“Ｈ”）、上記トランスファゲート２５_-22 および上記クロックトインバータ回路２５_-25 がオン状態、上記トランスファゲート２５_-23 および上記クロックトインバータ回路２５_-24 がオフ状態となる。これにより、上記ＮＭＯＳトランジスタ２５_-29 のゲートを制御するための、上記ノア回路２５_-27 の他方の入力端に供給される信号ＲＤ２、および、上記ＰＭＯＳトランジスタ２５_-28 のゲートを制御するための、上記ナンド回路２５_-26 の他方の入力端に供給される信号／ＲＤ２が、ともに、上記増幅器２５_-21 の他方の出力（データ／ＭＤＱの増幅信号／ＲＤ）と同相になる。その結果、上記ＰＭＯＳトランジスタ２５_-28 と上記ＮＭＯＳトランジスタ２５_-29 との中間ノード（接続点）につながるＲＷＤ線２３には、上記メインＤＱ線ＭＤＱのデータが伝えられる。

一方、リード動作時にデータ反転を行う場合には、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｈ”となる（／Ｄｉｎｖ＝“Ｌ”）。これにより、上記トランスファゲート２５_-23 および上記クロックトインバータ回路２５_-24 がオン状態、上記トランスファゲート２５_-22 および上記クロックトインバータ回路２５_-25 がオフ状態となる。すなわち、上記ＮＭＯＳトランジスタ２５_-29 のゲートを制御するための、上記ノア回路２５_-27 の他方の入力端に供給される信号ＲＤ２、および、上記ＰＭＯＳトランジスタ２５_-28 のゲートを制御するための、上記ナンド回路２５_-26 の他方の入力端に供給される信号／ＲＤ２が、ともに、上記増幅器２５_-21 の他方の出力（データ／ＭＤＱの増幅信号／ＲＤ）と同相になる。その結果、上記ＰＭＯＳトランジスタ２５_-28 と上記ＮＭＯＳトランジスタ２５_-29 との中間ノード（接続点）につながるＲＷＤ線２３には、上記メインＤＱ線／ＭＤＱのデータが伝えられる。

図７は、上記したＤＱバッファ２５ａ，２５ｂのまた別の回路構成例を示すものである。ここでは、ＤＱバッファ２５ａ，２５ｂにおけるリード用回路についてのみ示している。すなわち、このリード用回路は、たとえば、増幅器２５_-30 と第１の回路２５_-40 と第２の回路２５_-50 と信号変換回路２５_-59 を有して構成されている。第１の回路２５_-40 は、通常のリード動作時に動作するもので、たとえば、インバータ回路２５_-41 、ナンド回路２５_-42 、ノア回路２５_-43 、ＰＭＯＳトランジスタ２５_-44 、および、ＮＭＯＳトランジスタ２５_-45 を有して構成されている。第２の回路２５_-50 は、データ反転を行う場合に動作するもので、たとえば、インバータ回路２５_-51 、ナンド回路２５_-52 、ノア回路２５_-53 、ＰＭＯＳトランジスタ２５_-54 、および、ＮＭＯＳトランジスタ２５_-55 を有して構成されている。

上記信号変換回路２５_-59 は、入力信号Ｒｅａｄが“Ｌ（Ｌｏｗ）”（／Ｒｅａｄ＝“Ｈ（Ｈｉｇｈ）”）の場合、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖの“Ｌ”，“Ｈ”に関わらず、出力信号Ｒｅａｄ＿ｎｏｒｍ，Ｒｅａｄ＿ｉｎｖをともに“Ｌ”、出力信号／Ｒｅａｄ＿ｎｏｒｍ，／Ｒｅａｄ＿ｉｎｖをともに“Ｈ”にする。リード動作時は、入力信号Ｒｅａｄが“Ｈ”（／Ｒｅａｄ＝“Ｌ”）となるが、この場合、上記データ反転制御信号Ｄｉｎｖの信号状態によって出力信号の状態が変化する。つまり、通常のリード動作時（データ反転しない場合）には、上記入力信号Ｒｅａｄが“Ｈ”、上記データ反転制御信号Ｄｉｎｖが“Ｌ”となることにより、出力信号Ｒｅａｄ＿ｎｏｒｍが“Ｈ”、出力信号／Ｒｅａｄ＿ｎｏｒｍが“Ｌ”となって、第１の回路２５_-40 がオン状態となる。また、出力信号Ｒｅａｄ＿ｉｎｖが“Ｌ”、出力信号／Ｒｅａｄ＿ｉｎｖが“Ｈ”となって、第２の回路２５_-50 はオフ状態となる。一方、リード動作時にデータ反転を行う場合には、上記データ反転制御信号Ｄｉｎｖが“Ｈ”となることにより、出力信号Ｒｅａｄ＿ｎｏｒｍが“Ｌ”、出力信号／Ｒｅａｄ＿ｎｏｒｍが“Ｈ”となって、第１の回路２５_-40 がオフ状態となる。また、出力信号Ｒｅａｄ＿ｉｎｖが“Ｈ”、出力信号／Ｒｅａｄ＿ｉｎｖが“Ｌ”となって、第２の回路２５_-50 がオン状態となる。以上のような信号変換動作を、上記信号変換回路２５_-59 は実行する。

この回路の場合、通常のリード動作時（データ反転しない場合）には、上記信号変換回路２５_-59 に入力される、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｌ”になることにより、上記第１の回路２５_-40 における、上記ナンド回路２５_-42 の一方の入力端に供給される信号Ｒｅａｄ＿ｎｏｒｍが“Ｈ（Ｈｉｇｈ）”、上記ノア回路２５_-43 の一方の入力端に供給される信号／Ｒｅａｄ＿ｎｏｒｍが“Ｌ（Ｌｏｗ）”となる。また、上記第２の回路２５_-50 における、上記ナンド回路２５_-52 の一方の入力端に供給される信号Ｒｅａｄ＿ｉｎｖが“Ｌ”となり、上記ノア回路２５_-53 の一方の入力端に供給される信号／Ｒｅａｄ＿ｉｎｖが“Ｈ”となる。これにより、上記第１の回路２５_-40 がオン状態、上記第２の回路２５_-50 がオフ状態となる。

上記第１の回路２５_-40 においては、上記ＮＭＯＳトランジスタ２５_-45 のゲートを制御するための、上記ノア回路２５_-43 の他方の入力端に、上記増幅器２５_-30 の一方の出力（データＭＤＱの増幅信号ＲＤ）が供給される。また、上記ＰＭＯＳトランジスタ２５_-44 のゲートを制御するための、上記ナンド回路２５_-42 の他方の入力端には、上記増幅器２５_-30 の他方の出力（データ／ＭＤＱの増幅信号／ＲＤ）を上記インバータ回路２５_-41 によって反転させた信号が供給される。その結果、上記ＰＭＯＳトランジスタ２５_-44 と上記ＮＭＯＳトランジスタ２５_-45 との中間ノード（接続点）につながるＲＷＤ線２３には、上記メインＤＱ線ＭＤＱのデータが伝えられる。この場合、上記メインＤＱ線ＭＤＱのデータと上記増幅器２５_-30 の一方の出力（ＲＤ）および上記ＲＷＤ線２３に現われるデータは、同相のデータとなる。

一方、リード動作時にデータ反転を行う場合には、上記信号変換回路２５_-59 に入力される、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｈ”になることにより、上記第１の回路２５_-40 における、上記ナンド回路２５_-42 の一方の入力端に供給される信号Ｒｅａｄ＿ｎｏｒｍが“Ｌ”、上記ノア回路２５_-43 の一方の入力端に供給される信号／Ｒｅａｄ＿ｎｏｒｍが“Ｈ”となる。また、上記第２の回路２５_-50 における、上記ナンド回路２５_-52 の一方の入力端に供給される信号Ｒｅａｄ＿ｉｎｖが“Ｈ”となり、上記ノア回路２５_-53 の一方の入力端に供給される信号／Ｒｅａｄ＿ｉｎｖが“Ｌ”となる。これにより、上記第１の回路２５_-40 がオフ状態、上記第２の回路２５_-50 がオン状態となる。

上記第２の回路２５_-50 においては、上記ＮＭＯＳトランジスタ２５_-55 のゲートを制御するための、上記ノア回路２５_-53 の他方の入力端に、上記増幅器２５_-30 の一方の出力（ＲＤ）が上記インバータ回路２５_-51 を介して供給される。また、上記ＰＭＯＳトランジスタ２５_-54 のゲートを制御するための、上記ナンド回路２５_-52 の他方の入力端には、上記増幅器２５_-30 の他方の出力（／ＲＤ）が供給される。その結果、上記ＰＭＯＳトランジスタ２５_-54 と上記ＮＭＯＳトランジスタ２５_-55 との中間ノード（接続点）につながるＲＷＤ線２３には、上記メインＤＱ線／ＭＤＱのデータが伝えられる。この場合、上記ＲＷＤ線２３に現われるデータは、上記メインＤＱ線ＭＤＱのデータおよび上記増幅器２５_-30 の一方の出力（ＲＤ）の反転信号となる。

上記したように、ＤＱバッファ２５ａ，２５ｂのリード用回路によって、リード動作時のデータ反転制御、つまり、リード動作時にセルから読み出したデータの方向（相）を反転させて出力することが可能となる。

また、上記したＤＱバッファ２５ａ，２５ｂにおいては、ライト動作時のデータ反転制御、つまり、ライト動作時にＤＱパッドから入力されたデータの方向を反転させてセルに書き込むように制御することも可能である。

［第２の実施形態］
図８は、この発明の第２の実施形態にしたがった、ＤＱバッファ（反転回路）の回路構成例を示すものである。ここでは、上記ＤＱバッファ２５ａ，２５ｂにおけるライト用回路についてのみ示している。なお、本実施形態において、半導体メモリ装置（メモリチップ）としての基本的な構成は図３に示した通りである。ただし、上記データスクランブル回路５１のデータ反転制御信号Ｄｉｎｖは、セルに書き込まれるデータの方向を反転制御するための信号となっている。

すなわち、ＤＱバッファ２５ａ，２５ｂのライト用回路は、たとえば、ナンド回路２５_-60 ，２５_-61 、ノア回路２５_-62 ，２５_-63 、インバータ回路２５_-64 ，２５_-65 、ＰＭＯＳトランジスタ２５_-66 ，２５_-67 、ＮＭＯＳトランジスタ２５_-68 ，２５_-69 、および、イクスクルーシブＯＲ回路２５_-70 を有して構成されている。なお、図中に示す信号ＶＢＬＨは、メインＤＱ線対ＭＤＱ，／ＭＤＱのハイ電位である。

通常のライト動作時（データ反転しない場合）には、上記ナンド回路２５_-60 ，２５_-61 の一方の入力端にそれぞれ供給される信号Ｗｒｉｔｅが“Ｈ（Ｈｉｇｈ）”、上記ノア回路２５_-62 ，２５_-63 の一方の入力端にそれぞれ供給される信号／Ｗｒｉｔｅが“Ｌ（Ｌｏｗ）”となる。また、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｌ”となって、上記イクスクルーシブＯＲ回路２５_-70 の一方の入力端に供給される。また、上記イクスクルーシブＯＲ回路２５_-70 の他方の入力端には、上記ＲＷＤ線２３のデータが供給される。これにより、上記イクスクルーシブＯＲ回路２５_-70 からは、上記ＲＷＤ線２３のデータと同相のデータＲＷＤ＿Ｉが出力される。

上記イクスクルーシブＯＲ回路２５_-70 の出力（ＲＷＤ＿Ｉ）は上記インバータ回路２５_-65 によって反転され、信号／ＷＤに変換された後、上記インバータ回路２５_-64 に供給される。上記インバータ回路２５_-65 から出力される上記信号／ＷＤは、上記インバータ回路２５_-64 によってさらに反転されて、信号ＷＤに変換された後、上記ＰＭＯＳトランジスタ２５_-67 のゲートを制御するための上記ナンド回路２５_-61 の他方の入力端、および、上記ＮＭＯＳトランジスタ２５_-69 のゲートを制御するための上記ノア回路２５_-63 の他方の入力端に、それぞれ供給される。また、上記信号／ＷＤは、上記ＰＭＯＳトランジスタ２５_-66 のゲートを制御するための上記ナンド回路２５_-60 の他方の入力端、および、上記ＮＭＯＳトランジスタ２５_-68 のゲートを制御するための上記ノア回路２５_-62 の他方の入力端に、それぞれ供給される。この場合、上記ＲＷＤ線２３のデータは、上記イクスクルーシブＯＲ回路２５_-70 の出力（ＲＷＤ＿Ｉ）と同相のデータとなる。その結果、上記ＲＷＤ線２３のデータは、上記ＰＭＯＳトランジスタ２５_-67 と上記ＮＭＯＳトランジスタ２５_-69 との中間ノード（接続点）につながる上記メインＤＱ線ＭＤＱに伝えられる。また、上記ＰＭＯＳトランジスタ２５_-66 と上記ＮＭＯＳトランジスタ２５_-68 との中間ノード（接続点）につながる上記メインＤＱ線／ＭＤＱには、上記ＲＷＤ線２３のデータの逆相のデータ（反転データ）が伝えられる。

一方、ライト動作時にデータ反転を行う場合には、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｈ”となる。これにより、上記イクスクルーシブＯＲ回路２５_-70 の出力ＲＷＤ＿Ｉは、上記ＲＷＤ線２３のデータの逆相のデータ（反転データ）となる。その結果、上記メインＤＱ線ＭＤＱには上記ＲＷＤ線２３のデータの逆相のデータが伝えられ、上記メインＤＱ線／ＭＤＱには上記ＲＷＤ線２３のデータと同相のデータが伝えられる。

図９は、上記したＤＱバッファ２５ａ，２５ｂの他の回路構成例を示すものである。ここでは、ＤＱバッファ２５ａ，２５ｂにおけるライト用回路についてのみ示している。すなわち、このライト用回路は、たとえば、ナンド回路２５_-60 ，２５_-61 、ノア回路２５_-62 ，２５_-63 、インバータ回路２５_-64 、ＰＭＯＳトランジスタ２５_-66 ，２５_-67 、ＮＭＯＳトランジスタ２５_-68 ，２５_-69 、クロックトインバータ回路２５_-71 、および、トランスファゲート２５_-72 を有して構成されている。なお、図中に示す信号ＶＢＬＨは、メインＤＱ線対ＭＤＱ，／ＭＤＱのハイ電位である。

この回路の場合、通常のライト動作時（データ反転しない場合）には、上記ナンド回路２５_-60 ，２５_-61 の一方の入力端にそれぞれ供給される信号Ｗｒｉｔｅが“Ｈ（Ｈｉｇｈ）”に、上記ノア回路２５_-62 ，２５_-63 の一方の入力端にそれぞれ供給される信号／Ｗｒｉｔｅが“Ｌ（Ｌｏｗ）”となる。また、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｌ”となって（／Ｄｉｎｖ＝“Ｈ”）、上記クロックトインバータ回路２５_-71 がオン状態、上記トランスファゲート２５_-72 がオフ状態となる。そして、上記クロックトインバータ回路２５_-71 の入力端には、上記ＲＷＤ線２３のデータが供給される。これにより、上記クロックトインバータ回路２５_-71 からは、上記ＲＷＤ線２３のデータと逆相の信号／ＷＤが出力される。

上記クロックトインバータ回路２５_-71 の出力（／ＷＤ）は、上記インバータ回路２５_-64 によってさらに反転されて、信号ＷＤに変換された後、上記ＰＭＯＳトランジスタ２５_-67 のゲートを制御するための上記ナンド回路２５_-61 の他方の入力端、および、上記ＮＭＯＳトランジスタ２５_-69 のゲートを制御するための上記ノア回路２５_-63 の他方の入力端に、それぞれ供給される。また、上記信号／ＷＤは、上記ＰＭＯＳトランジスタ２５_-66 のゲートを制御するための上記ナンド回路２５_-60 の他方の入力端、および、上記ＮＭＯＳトランジスタ２５_-68 のゲートを制御するための上記ノア回路２５_-62 の他方の入力端に、それぞれ供給される。この場合、上記ＲＷＤ線２３のデータは、上記クロックトインバータ回路２５_-71 の出力（／ＷＤ）と逆相のデータとなる。その結果、上記ＲＷＤ線２３のデータは、上記ＰＭＯＳトランジスタ２５_-67 と上記ＮＭＯＳトランジスタ２５_-69 との中間ノード（接続点）につながる上記メインＤＱ線ＭＤＱに伝えられる。また、上記ＰＭＯＳトランジスタ２５_-66 と上記ＮＭＯＳトランジスタ２５_-68 との中間ノード（接続点）につながる上記メインＤＱ線／ＭＤＱには、上記ＲＷＤ線２３のデータの逆相のデータ（反転データ）が伝えられる。

一方、ライト動作時にデータ反転を行う場合には、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｈ”となる（／Ｄｉｎｖ＝“Ｌ”）。これにより、上記クロックトインバータ回路２５_-71 はオフ状態、上記トランスファゲート２５_-72 がオン状態となる。その結果、上記メインＤＱ線ＭＤＱには上記ＲＷＤ線２３のデータの逆相のデータが伝えられ、上記メインＤＱ線／ＭＤＱには上記ＲＷＤ線２３のデータと同相のデータが伝えられる。

上記したように、ＤＱバッファ２５ａ，２５ｂのライト用回路によって、ライト動作時のデータ反転制御、つまり、ライト動作時にセルに書き込まれるデータの方向（相）を反転させることが可能となる。

［第３の実施形態］
図１０は、この発明の第３の実施形態にしたがった、ビット線ツイスト方式を採用する半導体メモリ装置（メモリチップ）の構成を示すブロック図である。ここでは、データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが、ＭＤＱスイッチ制御回路５２に供給されるように構成した場合について説明する。すなわち、メインＤＱ線対ＭＤＱ，／ＭＤＱとローカルＤＱ線対ＬＤＱ，／ＬＤＱとを電気的に接続するＭＤＱスイッチ２９によって、一連のデータ反転制御を可能にした場合の例である。

図１１は、上記したＭＤＱスイッチ２９の回路構成例を示すものである。本実施形態の場合、上記ＭＤＱスイッチ２９は、たとえば、４つのＮＭＯＳトランジスタ２９ａ，２９ｂ，２９ｃ，２９ｄを有して構成されている。すなわち、メインＤＱ線ＭＤＱには、ＮＭＯＳトランジスタ２９ａを介してローカルＤＱ線ＬＤＱ、および、ＮＭＯＳトランジスタ２９ｃを介してローカルＤＱ線／ＬＤＱが接続されている。また、メインＤＱ線／ＭＤＱには、ＮＭＯＳトランジスタ２９ｂを介して上記ローカルＤＱ線ＬＤＱ、および、ＮＭＯＳトランジスタ２９ｄを介して上記ローカルＤＱ線／ＬＤＱが接続されている。このような構成のＭＤＱスイッチ２９が、Ｒｏｗアドレスごとに設けられている。

上記ＮＭＯＳトランジスタ２９ａ，２９ｂ，２９ｃ，２９ｄの各ゲートは、上記データスクランブル回路５１からのデータ反転制御信号ＤｉｎｖとＭＤＱスイッチ制御用信号ＭＤＱＳＷとを入力とした、上記ＭＤＱスイッチ制御回路５２内の信号変換回路５２ａの出力信号ＭＤＱＳＷ１，ＭＤＱＳＷ＿ＩＮＶにより制御される。上記ＭＤＱスイッチ制御用信号ＭＤＱＳＷが“Ｌ”の場合、データ反転制御信号Ｄｉｎｖの信号状態に関わらず、上記信号変換回路５２ａからの出力信号ＭＤＱＳＷ１，ＭＤＱＳＷ＿ＩＮＶはともに“Ｌ”となる。上記ＭＤＱスイッチ制御用信号ＭＤＱＳＷが“Ｈ”となった場合、データ反転制御信号Ｄｉｎｖが“Ｌ”であれば、上記信号変換回路５２ａからの出力信号ＭＤＱＳＷ１が“Ｈ”、出力信号ＭＤＱＳＷ＿ＩＮＶが“Ｌ”となる。また、データ反転制御信号Ｄｉｎｖが“Ｈ”ならば、上記信号変換回路５２ａからの出力信号ＭＤＱＳＷ１が“Ｌ”、出力信号ＭＤＱＳＷ＿ＩＮＶが“Ｈ”となる。

たとえば、通常のリード動作時および通常のライト動作時には、Ｒｏｗアドレスが選択され、それに対応するセンスアンプ４７が活性化される際、上記ＭＤＱスイッチ制御信号ＭＤＱＳＷが“Ｈ”、上記データ反転制御信号Ｄｉｎｖが“Ｌ”となる。この場合、上記信号変換回路５２ａの出力信号ＭＤＱＳＷ１が“Ｈ”となり、出力信号ＭＤＱＳＷ＿ＩＮＶが“Ｌ”となる。これにより、Ｒｏｗアドレスに対応する、メインＤＱ線ＭＤＱとローカルＤＱ線ＬＤＱとがＮＭＯＳトランジスタ２９ａを介して、また、メインＤＱ線／ＭＤＱとローカルＤＱ線／ＬＤＱとがＮＭＯＳトランジスタ２９ｄを介して、それぞれ電気的に接続される。続いて、カラム選択線ＣＳＬが選択される（ＣＳＬ＝“Ｈ”）と、ＤＱゲート３３のＮＭＯＳトランジスタ３３ａ，３３ｂがオンする。これにより、ローカルＤＱ線対ＬＤＱ，／ＬＤＱとビット線対ＢＬ，／ＢＬとが、電気的に接続される。つまり、ローカルＤＱ線対ＬＤＱ，／ＬＤＱを介して、メインＤＱ線対ＭＤＱ，／ＭＤＱとビット線対ＢＬ，／ＢＬとが電気的に接続される。

これに対し、通常のリード動作時および通常のライト動作時を除く、たとえばデータ反転を行う場合には、上記ＭＤＱスイッチ制御信号ＭＤＱＳＷが“Ｈ”、上記データ反転制御信号Ｄｉｎｖが“Ｈ”となる。この場合、上記信号変換回路５２ａの出力信号ＭＤＱＳＷ１は“Ｌ”となり、出力信号ＭＤＱＳＷ＿ＩＮＶは“Ｈ”となる。これにより、Ｒｏｗアドレスに対応する、メインＤＱ線／ＭＤＱとローカルＤＱ線ＬＤＱとがＮＭＯＳトランジスタ２９ｂを介して、また、メインＤＱ線ＭＤＱとローカルＤＱ線／ＬＤＱとがＮＭＯＳトランジスタ２９ｃを介して、それぞれ電気的に接続される。つまり、カラム選択線ＣＳＬの選択によって、ローカルＤＱ線ＬＤＱを介して、メインＤＱ線／ＭＤＱとビット線ＢＬとが電気的に接続され、ローカルＤＱ線／ＬＤＱを介して、メインＤＱ線ＭＤＱとビット線／ＢＬとが電気的に接続されることになる。

上記したように、リード動作時およびライト動作時において、それぞれ、データ反転を行う場合には、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｈ”となる。これにより、上記メインＤＱ線ＭＤＱに対して、ビット線／ＢＬにつながるメモリセルＭＣｂを電気的に接続することが可能な状態となる。また、上記メインＤＱ線／ＭＤＱに対して、ビット線ＢＬにつながるメモリセルＭＣａを電気的に接続することが可能な状態となる。その結果、ワード線ＷＬ１の活性化に応じて、ライト動作時のデータ反転制御、つまり、ライト動作時にはセルＭＣｂに書き込まれるデータの方向（相）を反転させることが可能となるとともに、リード動作時のデータ反転制御、つまり、リード動作時にはセルＭＣｂから読み出されるデータの方向（相）を反転させることが可能となる。

［第４の実施形態］
図１２は、この発明の第４の実施形態にしたがった、ビット線ツイスト方式を採用する半導体メモリ装置（メモリチップ）の構成を示すブロック図である。ここでは、データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが、マルチプレクサ（多バンクデータ多重化回路）２１に供給されるように構成した場合について説明する。すなわち、データ読み出し用のＲｅａｄ Ｍｕｌｔｉｐｌｅｘｅｒ（Ｒｅａｄ ＭＵＸ回路）２１Ａ、および、データ書き込み用のＷｒｉｔｅ Ｍｕｌｔｉｐｌｅｘｅｒ（Ｗｒｉｔｅ ＭＵＸ回路）２１Ｂによって、一連のデータ反転制御を可能にした場合の例である。

図１３は、上記したＲｅａｄ Ｍｕｌｔｉｐｌｅｘｅｒ２１Ａ、および、Ｗｒｉｔｅ Ｍｕｌｔｉｐｌｅｘｅｒ２１Ｂの回路構成例を示すものである。本実施形態の場合、上記Ｒｅａｄ Ｍｕｌｔｉｐｌｅｘｅｒ２１Ａは、たとえば、イクスクルーシブＯＲ回路２１_-1、ナンド回路２１_-2、ノア回路２１_-3、ＰＭＯＳトランジスタ２１_-4、および、ＮＭＯＳトランジスタ２１_-5を有して構成されている。また、上記Ｗｒｉｔｅ Ｍｕｌｔｉｐｌｅｘｅｒ２１Ｂは、たとえば、イクスクルーシブＯＲ回路２１_-6、ナンド回路２１_-7、ノア回路２１_-8、ＰＭＯＳトランジスタ２１_-9、および、ＮＭＯＳトランジスタ２１_-10 を有して構成されている。

通常のリード動作時（データ反転しない場合）には、上記ナンド回路２１_-2の一方の入力端に供給される信号Ｒｅａｄが“Ｈ（Ｈｉｇｈ）”、上記ノア回路２１_-3の一方の入力端に供給される信号／Ｒｅａｄが“Ｌ（Ｌｏｗ）”となる。また、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｌ”となって、上記イクスクルーシブＯＲ回路２１_-1の一方の入力端に供給される。また、上記イクスクルーシブＯＲ回路２１_-1の他方の入力端には、上記ＤＱバッファ２５ａ，２５ｂの出力（ＲＷＤ線２３のデータ）が供給される。これにより、上記イクスクルーシブＯＲ回路２１_-1からは、上記ＲＷＤ線２３のデータと同相のデータが、それぞれ、上記ナンド回路２１_-2の他方の入力端および上記ノア回路２１_-3の他方の入力端に供給される。

すなわち、上記イクスクルーシブＯＲ回路２１_-1の出力は、上記ＰＭＯＳトランジスタ２１_-4のゲートを制御するための、上記アンド回路２１_-2の他方の入力端に供給される。また、上記イクスクルーシブＯＲ回路２１_-1の出力は、上記ＮＭＯＳトランジスタ２１_-5のゲートを制御するための、上記ノア回路２１_-3の他方の入力端に供給される。その結果、電源ノードＶＩＮＴと接地ノードＶＳＳとの間に直列に接続された、上記ＰＭＯＳトランジスタ２１_-4と上記ＮＭＯＳトランジスタ２１_-5との中間ノード（接続点）から、上記ＲＷＤ線２３のデータと同相のデータ（ＲＤＯＵＴ）が、上記読み出しデータ（Ｒｅａｄ Ｄａｔａ）線１９上に出力される。

一方、リード動作時にデータ反転を行う場合には、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｈ”となる。これにより、上記イクスクルーシブＯＲ回路２１_-1の出力が、上記ＤＱバッファ２５ａ，２５ｂの出力（ＲＷＤ線２３のデータ）と逆相になる。すなわち、上記イクスクルーシブＯＲ回路２１_-1からは、ＲＷＤ線２３のデータと逆相のデータがそれぞれ出力される。その結果、ＲＷＤ線２３のデータとは逆相のデータ（ＲＤＯＵＴ）が、上記読み出しデータ（Ｒｅａｄ Ｄａｔａ）線１９上に出力される。

また、通常のライト動作時（データ反転しない場合）には、上記ナンド回路２１_-7の一方の入力端に供給される信号Ｗｒｉｔｅが“Ｈ（Ｈｉｇｈ）”、上記ノア回路２１_-8の一方の入力端に供給される信号／Ｗｒｉｔｅが“Ｌ（Ｌｏｗ）”となる。また、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｌ”となって、上記イクスクルーシブＯＲ回路２１_-6の一方の入力端に供給される。また、上記イクスクルーシブＯＲ回路２１_-6の他方の入力端には、上記入力レシーバ（Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ）１３の出力ＷＤＩＮが供給される。これにより、上記イクスクルーシブＯＲ回路２１_-6からは、上記出力ＷＤＩＮと同相のデータが、それぞれ、上記ナンド回路２１_-7の他方の入力端および上記ノア回路２１_-8の他方の入力端に供給される。

すなわち、上記イクスクルーシブＯＲ回路２１_-6の出力は、上記ＰＭＯＳトランジスタ２１_-9のゲートを制御するための、上記アンド回路２１_-7の他方の入力端に供給される。また、上記イクスクルーシブＯＲ回路２１_-6の出力は、上記ＮＭＯＳトランジスタ２１_-10 のゲートを制御するための、上記ノア回路２１_-8の他方の入力端に供給される。その結果、電源ノードＶＩＮＴと接地ノードＶＳＳとの間に直列に接続された、上記ＰＭＯＳトランジスタ２１_-9と上記ＮＭＯＳトランジスタ２１_-10 との中間ノード（接続点）から、上記出力ＷＤＩＮと同相のデータ（ＲＷＤ線２３のデータ）が出力される。

一方、ライト動作時にデータ反転を行う場合には、上記データスクランブル回路５１からのデータ反転制御信号Ｄｉｎｖが“Ｈ”となる。これにより、上記イクスクルーシブＯＲ回路２１_-6の出力が、上記入力レシーバ１３の出力ＷＤＩＮと逆相になる。すなわち、上記イクスクルーシブＯＲ回路２１_-6からは、出力ＷＤＩＮと逆相のデータがそれぞれ出力される。その結果、上記ＰＭＯＳトランジスタ２１_-9と上記ＮＭＯＳトランジスタ２１_-10 との中間ノード（接続点）から、出力ＷＤＩＮのデータとは逆相のデータ（ＲＷＤ線２３のデータ）が出力される。

上記したように、マルチプレクサ（Ｒｅａｄ Ｍｕｌｔｉｐｌｅｘｅｒ２１ＡおよびＷｒｉｔｅ Ｍｕｌｔｉｐｌｅｘｅｒ２１Ｂ）２１によって、ライト動作時のデータ反転制御、つまり、ライト動作時にセルに書き込まれるデータの方向（相）を反転させることが可能になるとともに、リード動作時のデータ反転制御、つまり、リード動作時にセルから読み出されたデータの方向（相）を反転させることが可能となる。

次に、上述したデータ反転制御を行った場合の効果について説明する。ここでは、たとえば図１４に示すように、ビット線ツイスト方式のメモリ（レギュラー）セルアレイのワード線ＷＬ０，１，２，３を、リダンダンシセルアレイのワード線ＲＷＬ４，５，６，７によって置き換えた場合について考える。

図１５は、テスターを用いて、全セルに対して“１”を書き込むようにした場合の動作例を示すものである。なお、同図（ａ）は本実施形態にしたがった動作例を、同図（ｂ）は従来例の動作を、それぞれ示している。

同図（ｂ）に示すように、従来、レギュラーセルアレイのワード線ＷＬに接続されるメモリセルに対しては、外部のテスター６０により、正しく“１”を書き込むことができる。また、レギュラーセルアレイのワード線ＷＬ０，１，２，３を、たとえば、リダンダンシセルアレイのワード線ＲＷＬ０，１，２，３によって置き換えた場合にも、ワード線ＲＷＬ０，１，２，３につながるセルに対しては、正しく“１”を書き込むことができる。しかし、置き換えられたワード線ＲＷＬにつながるセルには、“１”ではなく、“０”が書き込まれてしまうものが存在する。このように、リダンダンシ置き換え後は、置き換え先のリダンダンシセルのデータを外部から制御することができなくなる。そのため、後のメモリテストにおいて、狙い通りのテストが実行できなくなり、場合によっては、不良セルをチェックできなくなるなど、正当な評価が行えなくなる可能性がある。

これに対し、たとえば同図（ａ）に示すように、上述したデータスクランブル回路５１によるデータ反転制御によって、全セルに対して、外部のテスター６０から“１”を書き込むことができるようにした場合、リダンダンシセルに置き換える前のレギュラーセルと同相のデータを書き込むことが可能となる。したがって、後のメモリテストにおいて、狙い通りのテストが実行できるようになるとともに、結果について正当に評価することが可能となる。

図１６は、テスターを用いて、全セルに対して“１”を書き込むようにした場合の他の動作例を示すものである。ここでは、メモリテストの際に、ビット線ストレート方式を採用する半導体メモリ装置（メモリチップ）で既に用いられているデータスクランブルプログラムが準備されているテスター６１を使用するようにした場合について説明する。

上述したように、データスクランブル回路５１によるデータ反転制御を可能にした場合、たとえばメモリテストの際に、ストレート方式のビット線のためのデータスクランブルプログラムを備えたテスター６１を使用することが可能となる。この場合、単に、リダンダンシセルに置き換え前のレギュラーセルと同相のデータを書き込むことが可能となるだけでなく、従来のデータスクランブルプログラムを変更することなく共有化できるようになる。

図１７は、テスターを用いて、全セルに対して“１”を書き込むようにした場合のさらに別の動作例を示すものである。ここでは、テスター側のデータスクランブル回路を省略できるようにした場合について説明する。

上述したように、データスクランブル回路５１によるデータ反転制御を可能にした場合、テスター６２のピンデータが絶えずセルデータと同じになるように、メモリチップ１０の内部でデータスクランブル（データ反転制御）をかけることにより、データスクランブル回路を用いることなく、外部のテスター６２から、全セルに対して、“１”を書き込むことが可能となる。

いずれの場合においても、リダンダンシ置き換え後も、外部のテスターから全セルのデータを保証することが可能である。

なお、ここでの説明には、便宜上、１つのビット線対だけをツイストさせた“１回ツイスト方式”を例に示したが、これに限らず、たとえば特開昭６２−５１０９６号公報に開示されているようなツイスト方式など、各種のタイプのビット線ツイスト方式を採用する半導体メモリ装置に適用できる。

また、上記各実施形態の場合、ｔｃｃｔ型やｔｔｃｃ型といったセルの配置に関係なく、適用が可能である。

さらに、上記各実施形態は、複数のリダンダンシアレイを一か所に集中的に配置した集中配置型のリダンダンシアレイに限らず、複数のリダンダンシアレイを分散配置した分散配置型のリダンダンシアレイにも適用することが可能である。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、ビット線ツイスト方式を採用する半導体メモリ装置の基本構成を示す平面図。 半導体メモリ装置の、セルアレイ部の構成を示す平面図。 半導体メモリ装置の構成を示すブロック図。 半導体メモリ装置の、ＤＱバッファの構成例を示す回路図。 半導体メモリ装置の、ＤＱバッファの他の構成例を示す回路図。 半導体メモリ装置の、ＤＱバッファのさらに別の構成例を示す回路図。 半導体メモリ装置の、ＤＱバッファのまた別の構成例を示す回路図。 本発明の第２の実施形態にしたがった、ＤＱバッファの構成例を示す回路図。 第２の実施形態にしたがった、ＤＱバッファの他の構成例を示す回路図。 本発明の第３の実施形態にしたがった、ビット線ツイスト方式を採用する半導体メモリ装置の構成を示すブロック図。 第３の実施形態にしたがった、ＭＤＱスイッチの構成例を示す回路図。 本発明の第４の実施形態にしたがった、ビット線ツイスト方式を採用する半導体メモリ装置の構成を示すブロック図。 第４の実施形態にしたがった、マルチプレクサの構成例を示す回路図。 データ反転制御を行った場合の効果について説明するために示す図。 全セルに対して“１”を書き込むようにした場合の動作例を、従来例と対比して示す図。 全セルに対して“１”を書き込むようにした場合の他の動作例を示す図。 全セルに対して“１”を書き込むようにした場合のさらに別の動作例を示す図。

符号の説明

１１…ＤＱ Ｐａｄ、１３…Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ、１５…Ｗｒｉｔｅ Ｄａｔａ線、１７…Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ、１９…Ｒｅａｄ Ｄａｔａ線、２１…マルチプレクサ、２１Ａ…Ｒｅａｄ Ｍｕｌｔｉｐｌｅｘｅｒ（Ｒｅａｄ ＭＵＸ回路）、２１Ｂ…Ｗｒｉｔｅ Ｍｕｌｔｉｐｌｅｘｅｒ（Ｗｒｉｔｅ ＭＵＸ回路）、２３…ＲＷＤ線、２５ａ，２５ｂ…ＤＱバッファ、２９…ＭＤＱ ｓｗｉｔｃｈ、３３…ＤＱ Ｇａｔｅ、４３…セルアレイ（レギュラーアレイ）部、４５…リダンダンシアレイ部、４７…センスアンプ（Ｓ／Ａ）、５１…データスクランブル回路、ＭＤＱ，／ＭＤＱ…メインＤＱ線対、ＬＤＱ，／ＬＤＱ…ローカルＤＱ線対、ＢＬ，／ＢＬ…ビット線対、ＷＬ…ワード線、ＭＣ，ＭＣａ，ＭＣｂ…メモリセル、Ｔ…セルトランジスタ、Ｃ…セルキャパシタ、Ｄｉｎｖ（／Ｄｉｎｖ）…データ反転制御信号。

Claims (5)

1. 少なくとも一部のビット線をツイストさせたビット線ツイスト方式の半導体記憶装置であって、
   データを格納するための、複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイにおける不良セルを救済するための、複数のリダンダンシセルを有するリダンダンシセルアレイと、
   前記リダンダンシセルのデータを反転させるように制御する制御回路と、
   前記制御回路の制御にしたがって、前記リダンダンシセルのデータを反転させる反転回路と
   を具備したことを特徴とする半導体記憶装置。
2. 前記制御回路は、前記不良セルとの置き換えを行った前記リダンダンシセルへのアクセスに応じて、前記反転回路を制御するものであることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記反転回路は、前記不良セルとの置き換えを行った前記リダンダンシセルのデータを、実際に書き込もうとしたデータに一致させるものであることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記反転回路は、読み出し時に、前記不良セルとの置き換えを行った前記リダンダンシセルに書き込まれたデータを反転させるものであることを特徴とする請求項１に記載の半導体記憶装置。
5. 前記反転回路は、書き込み時に、前記不良セルとの置き換えを行った前記リダンダンシセルに書き込もうとするデータを反転させるものであることを特徴とする請求項１に記載の半導体記憶装置。

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