CN1145171C - 字线控制电路 - Google Patents
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Abstract
字线控制电路(100)包括连接到存储单元的一个存储体(BANK0)的子阵列字线(SWL-00至SWL-03)和连接到存储单元的另一个存储体(BANK1)的另一子阵列字线(SWL-10至SWL-13)。提供了互补主字线(MWL和/MWL)，当激活时可选择两个存储体中的子阵列字线组。提供锁存器电路(104-A0至104-B1)以锁存主字线值。这样的安排允许锁存第一存储体(BANK0)的互补主字线值，从而在第一存储体(BANK0)中选择一组子阵列字线(SWL-00至SWL-03)。
Description
技术领域
本发明涉及字线控制电路，更具体地说，涉及随机存取存储器(RAM)，(如动态RAM(DRAMs)或静态RAM(SRAM))的字线控制电路。
背景技术
最近，存储器件已经发展为包括存储体结构。存储体结构可逻辑地将存储器件分成不同的部分，这些部分在被选择时可进行访问。存储体典型地包括可由行译码器沿行方向访问的一个或多个存储单元阵列。具有存储体结构的存储器件的缺点是：为了单独访问存储体，每个存储体都附带一个行译码器。行译码器，特别是用于大容量存储器件的行译码器，占用相当大的面积。器件面积的增加导致更加昂贵的制造成本。
为了更好地了解传统的存储体结构的缺点，图5中提出了传统的存储器件的例子。图5示出了具有多个存储体的同步动态随机存取存储器(SDRAM)，其中每个存储体由一相应的行译码器控制。图5中提出的方法公开于未公开的日本专利申请No.Hei 9-231755。图5的SDRAM使用已知的半导体集成电路制造技术可形成于半导体基底如单晶硅基底上。
现在参考图5，传统的SDRAM由参考标号500指定，其包括存储器阵列502-A，它包括存储体0(示为“BANK0”)；和存储器阵列502-B，它包括存储体1(示为“BANK1”)。每个存储器阵列(502-A和502-B)包括按矩阵排列的DRAM存储单元。每个存储单元包括一个选择端和一个数据输入/输出(I/O)端。同一行中的存储单元具有与公共字线(未显示)耦合的选择端。同一列中的存储单元具有与互补数据线(也未显示)耦合的数据I/O端。
存储器阵列502-A的字线可由一网(mat)控制电路504-A和行译码器506-A驱动为选择电平。网控制电路504-A和行译码器506-A可将一行地址译码，并与一行定时信号一起，驱动被选择的字线为选择电平。
存储器阵列502-A的互补数据线耦连到读出放大器和列选择电路508-A。读出放大器和列选择电路508-A中的读出放大器可通过将电势差放大而检测各互补数据线上的微小电势差。这样，可从选择的存储单元读数据。读出放大器和列选择电路508-A包括开关电路，用于选择预定的互补数据线，并将它们耦连到互补公共数据线I/O总线512。开关电路根据译码的列地址选择预定的互补数据线。存储器阵列502-A的列地址是由列译码器510-A译码的。
在存储器阵列502-A的类似的布置中，存储器阵列502-B提供有网控制电路504-B、行译码器506-B、读出放大器和列选择电路508-B，以及列译码器510-B。
互补公共数据I/O总线512与读出放大器和列选择电路(508-A和508-B)耦连。互补公共数据I/O总线512还连接到输入缓冲器514的输出和输出缓冲器516的输入。输入缓冲器514从数据I/O端I/00--I/07接收输入数据。类似的，输出缓冲器516可将输出值置于数据I/O端I/00-I/07上。
图5的SDRAM 500以多路传输方式接收地址。最初行地址可通过地址输入端A0至A11施加。行地址锁存在行地址缓冲器518。接着，列地址可通过地址输入端A0至A11施加并锁存在列地址缓冲器520中。在图5的布置中，行地址缓冲器518保持锁存的行地址主时钟CLK的一个时钟周期。这是与其它传统方法中行地址锁存整个存储周期相反。与之相反，图5的列地址缓冲器520在整个存储周期锁存列地址。
如图5所示，行地址缓冲器518也可在刷新操作模式中从刷新计数器522接收刷新地址。列地址缓冲器520向列地址计数器524提供列地址值。列地址计数器524向列译码器(510-A和510-B)提供选择数据。
SDRAM 500还提供有控制器526。控制器提供有外部控制信号，如主时钟信号CLK，时钟允许信号CKE，片选信号/CS，列地址选通信号/CAS，行地址选通信号/RAS，写允许信号/WE，和数据I/O屏蔽控制信号DQM。控制器526也通过地址端A11接收控制数据。那些前面有符号“/”的信号在逻辑低电平时是有效的。
响应于各输入值(CLK，CKE，/CS，/CAS，/RAS，/WE，DQM，和A11)，控制器526产生许多内部时钟信号，示为XDGL0，XDGL1，XDP0，XDPO1等。内部时钟信号控制SDRAM 500的操作模式和图5中的各电路块的操作。相应地，控制器526包括用于产生适当的内部时钟信号的控制逻辑和模式寄存器。
注意CLK信号是SDRAM 500的主时钟。结果，其它外部输入信号在CLK信号的上升沿有效。还要注意片选信号/CS通过转变为低逻辑电平启动指令输入周期的开始。
如上所述，在图5的传统例子中，每个存储体(BANK0和BANK1)提供有一行译码器(506-A和506-B)和一列译码器(510-A和510-B)，以允许每个存储体(BANK0和BANK1)在读或写操作中被独立访问。
现在参考图6描述包括子阵列板的具有多存储体结构的传统DRAM。参考图6，一部分具有子阵列板的DRAM结构由参考字符600指示。DRAM结构600包括子阵列板602-A和602-B，它们具有可通过互补主字线MWL和/MWL访问的存储单元。互补主字线(MWL和/MWL)沿行方向穿过多个子阵列字线(SWL-00至SWL-13)耦连到子阵列板(602-A和602-B)内的存储单元。这一布置导致分级结构，其中八行子阵列字线由一对互补主字线(MWL和/MWL)控制。
子阵列字线驱动器示为604-00至604-13，分别驱动子阵列字线SWL-00至SWL-13。每个子阵列字线驱动器(604-00至604-13)接收互补主字线信号(WL和/WL)，以及八个字线提供信号RX00至RX13。另外，每个子阵列字线驱动器(604-00至604-13)也接收旁路电压VDH。
图6这样的安排包括一行译码器和主字线驱动器，以产生八个存储单元的互补主字线信号(MWL和/MWL)。另外，可根据特定地址信号提供驱动器产生字线提供信号(RX00至RX13)。
在图6的结构中，要访问一行存储单元，先选择互补主字线对和一个字线提供信号。在这一布置中，被选的互补主字线对将选择的字线提供信号耦连到子阵列字线上。
现在结合图7中的时序图描述图6的结构的操作。该时序图说明了图6中提出的信号的各种波形。波形“MWL，/MWL”示出了互补主字线(MWL和/MWL)的响应。波形RXmn示出了RX00至RX13信号的响应。波形SWLmn示出了子阵列字线SWL-00至SWL-13的响应。图7示出了子阵列字线SWL-10选择之后的子阵列字线SWL-00的选择。在图7中也包括各种逻辑电平值，其中包括低电源值GND，高电源值VDD和更高的电源值VDH。
在时刻t0，MWL信号转变为VDH电平，同时互补/MWL信号转变为低电平。之后，RX00信号转变为VDH电平。结果，子阵列字线SWL-00被选择并被驱动为高VDH电平。在时刻t1，MWL信号转变为低，同时/MWL升为VDD电平。大约同时，RX00信号回到GND电平。结果，子阵列字线SWL-00不再被选择，并返回到GND电平。
在时刻t2，MWL信号又转变为VDH电平，同时互补/MWL信号又转变为低电平。之后，RX10信号转变为VDH电平。结果，子阵列字线SWL-10被选择并被驱动为高VDH电平。在时刻t3，MWL信号变为低，同时/MWL升为VDD电平。大约同时，RX10信号回到GND电平。结果，子阵列字线SWL-00不再被选择，并返回到GND电平。
这样，由于每个存储体选择一个子阵列板，每个存储体需要一个控制各子阵列字线驱动器(604-00至604-13)的电路。子阵列字线的这种相同的电路公开于“Advanced Electronics I-9”，“Super LSI memory”，P160，由Baifukan发行。
传统的多存储体存储器件方法的一个缺点是给每个存储体提供一个行译码器会占用一定量的面积。存储体大小或整个存储体数量的增加会导致相应的行译码器的电路面积的增加。
如图6提出的具有子阵列板的传统方法的另一缺点是子阵列字线的有限控制。由于互补主字线(MWL和/MWL)是子阵列板(602-A和602-B)公用的，不同子阵列板中的子阵列字线不能单独控制。因此，如果想有分别可控制的子阵列板，对每个子阵列板需要附加的互补主字线对。由于允许的导线间距的限制和/或可能需要附加的导电层，这种方法可能不行。这会使器件的布置更复杂和/或器件的制造更为昂贵。
集成电路的另一方面是向器件的各部分提供必要信号所需的导线的数量。更具体的说，是要特殊考虑的存储器件的导线所需的间距(或最小空间)。存储器件典型地包括很小尺寸的存储单元。相应的，连接到该存储单元的字线和/或位线通常具有可实现的尽可能小的间距。最小间距的要求也要求求助于高水平的金属喷镀。例如，在图6的电路中，不仅子阵列字线具有小间距很重要，主字线具有较小间距也很重要。
降低存储器件中的导线数目的目的在于它会导致更为有效的信号发送。
发明内容
为了解决现有技术中出现的问题，本发明提供了一种字线控制电路，包括：第一存储体和第二存储体内的多个单位单元；耦连到第一存储体的单位单元上的至少一个第一子字线；耦连到第二存储体的单位单元上的至少一个第二子字线；至少一个提供主字线值的主字线；至少一个子阵列字线驱动器；和至少一个第一锁存器，其中，主字线沿行方向设置，锁存器锁存主字线值，并为子阵列字线驱动器提供选择信号，由此选择至少一个第一子字线。
本发明另外还提供了一种字线控制电路，包括：主字线；耦连到第一存储体的第一子阵列字线；耦连到第二存储体的第二子阵列字线；用于激活第一子阵列字线的第一存储体子字线驱动器，第一存储体子字线驱动器包含：转换器件，选择器件，非选器件和驱动器反相器，选择器件和非选器件包括第一存储体绝缘栅驱动器晶体管，并将激活电压和去激活电压施加于各子阵列字线，转换器件将主字线信号施加于选择器件，并接收存储体选择信号，驱动器反相器将选择器件接收的主字线信号取反，施加到非选器件，由第一子字线驱动器中的栅极电容作为存储器件的第一存储体动态锁存器，通过与第一存储体相应的存储体选择信号的激活，第一存储体动态锁存器锁存主字线值。
本发明还提供了一种半导体器件，包括：逻辑排列在至少第一存储体和第二存储体中的多个单元；在多个存储体选择信号中，第一存储体接收相应的第一存储体选择信号，第二存储体接收相应的第二存储体选择信号；连接到被选择的第一存储体的单位单元上的第一存储体导线；连接到被选择的第二存储体的单位单元上的第二存储体导线；至少一个多存储体导线；至少第一子阵列字线驱动器和第二子阵列字线驱动器；置于多存储体导线和第一存储体导线之间的第一锁存器，该第一锁存器在第一存储体选择信号为有效时锁存多存储体导线值并将第一存储体选择信号提供给第一子阵列字线驱动器；和置于多存储体导线和第二存储体导线之间的第二锁存器，该第二锁存器在第二存储体选择信号为有效时锁存多存储体导线值并将第二存储体选择信号提供给第二子阵列字线驱动器。
附图说明
图1a是电路图，示出了一个实施例的字线选择电路。图1b和1c是根据一个实施例的锁存器简图。
图2是时序图，示出了图1的实施例的操作。
图3是电路图，示出了另一个实施例的字线选择电路。
图4是时序图，示出了图3的实施例的操作。
图5是传统的同步DRAM的方块图。
图6是方块图，示出了具有主字线和子阵列板的DRAM结构。
图7是时序图，示出了图6的DRAM结构的操作。
具体实施方式
现在结合附图和时序图描述各实施例。这些实施例示有字线驱动器电路，它可用于具有多个存储体和/或多个子阵列板的随机存取存储器。
参考图1a，RAM的分级字线控制电路由参考标号100指定。两个特殊的子阵列板示为102-A和102-B。在图1a的具体布置中，子阵列板102-A和102-B可形成不同的存储体部分。仅作为一例，子阵列板102-A可属于BANK0，而子阵列板102-B可属于BANK1。
子阵列板102-A可包括四个子阵列字线SWL-00至SWL-03。四个子阵列字线(SWL-00至SWL-03)可由主字线对MWL和/MWL选择。四个子阵列字线(SWL-00至SWL-03)之一可通过激活提供信号RX00至RX03的四个字线之一来选择。
字线选择电路100可构想为包括一个“子字结构”，因为主字线(MWL或/MWL)可选择一组子阵列字线(SWL-00至SWL-03)。被选择的组的子阵列字线之一可被选择并从而被启动。
在传统的方法中，如图6中提出的方法，互补主字线对(MWL和/MWL)直接施加于所有的子阵列驱动器(604-00至604-13)。相反，在图1a的实施例中，提供了锁存器电路104-A0，104-A1，104-B0和104-B1，它们可锁存主字线(MWL和/MWL)的状态。
如上所述，子阵列板102-A和102-B与BANK0和BANK1相对应。在图1a的特殊布置中，存储体(BANK0和BANK1)通过相应的存储体选择信号BX0或BX1被选择来访问。在第一实施例100中，可用于选择BANK0的BX0信号，也可用于将主字线值锁存到锁存器104-A0和104-A1。锁存器104-A0和104-A1可为BANK0的子阵列驱动器106-00至106-03提供选择信号。在类似的方式中，可选择BANK1的BX1信号也可用于将主字线值锁存到锁存器104-B0和104-B1。锁存器104-B0和104-B1可为BANK1的子阵列驱动器106-10至106-13提供选择信号。
锁存器电路，如104-A0至104-B1，可有多种形式。在图1b和1c中提出了两种不同的形式。图1b示出了“动态”锁存器。动态锁存器可包括存储特定逻辑电平的电荷存储单元。正是由于是动态的，一定的逻辑值可随时间而衰减，最终失去它们存储的逻辑值。
图1b的特殊的动态锁存器电路包括可存储电荷的电容C100。另外，提供了开关器件Q100，用于将存储器件C100耦连到主字线。图1b的开关器件是n型沟道绝缘栅场效应晶体管Q100。随着制造工序已能够形成可靠地电容器结构，这样的锁存器可便利地完成于动态RAM中。图1b的动态锁存器包括可接收输入主字线值的锁存器输入108和可向其它字线驱动电路(如子阵列驱动器106-00至106-03和106-10至106-13)提供锁存值的锁存器输出110。晶体管Q100包括可接收块选择信号(如BX0或BX1)的栅极。当块信号为有效时，字线值可向电容器C100充电或放电，从而存储逻辑值。当块信号无效时，逻辑值将由电容器C100动态地存储。注意在n沟道晶体管Q100的情况下，BX0信号可能是大于高逻辑电压的电源电压。如果锁存的值是一高逻辑值，这样的安排可减少或消除可引入的电压阈值。动态锁存器也提供紧密结构。
与动态锁存器相反，图1c的静态锁存器不会随时间而丢失存储的逻辑值。图1c的特殊的静态锁存器包括一互补金属氧化物半导体(CMOS)转换栅T100，它包括与P沟道IGFET平行的n沟道IGFET。栅极T100的输入可接收主字线值。栅极T100的输出可施加到交叉耦连的反相器I100和I102。栅极T100的n沟道IGFET可接收存储体选择信号(如BX0或BX1)。栅极T100的P沟道IGFET可通过反相器I104接收相同的存储体选择信号。图1c的静态锁存器也包括耦连到栅极T100的输入的锁存器输入108和耦连到交叉连接的反相器(I100和I102)的锁存器输出110。在这种安排中，当施加的存储体选择信号为有效时(在特定的布置中为高)，主字线值穿过栅极T100并锁存在反相器I100和I102中。一旦存储体选择信号返回为无效状态时，主字线值可保持由反相器I100和I102锁存。通过包括一个CMOS转换栅，图1c的静态锁存器可提供主字线值的可靠锁存，不需要高电源电压(象VH)来消除阈电压降。
应该理解的是图1b的动态锁存器可认为是一“非反相”锁存器，因为它的输出逻辑值一般跟随它的输入逻辑值。类似地，图1c的静态锁存器也可认为是一“反相”锁存器，因为锁存器提供的输出是输入值的反相值。当然，应该明白反相器件(如反相器)可耦连到所公开的锁存器的输入或输出，从而将一反相锁存器变为非反相锁存器，反之亦然。
还要注意，锁存器对一个锁存器(如锁存器104-A0或104-B0)是非反相锁存器，锁存器对另一个锁存器(如锁存器104-A1或104-B1)是反相锁存器，仅需一个主字线。
从上面的讨论中可得出，两个反相锁存器或两个非反相锁存器可包括在具有单个主字线布置的器件中，而一个反相锁存器或一个非反相锁存器可包括在具有互补字线对的器件中。
子阵列字线驱动器106-00和106-10包括：转换器件Q102；驱动器器件Q104；和非选器件Q106。转换器件Q102将从锁存器(如104-A0或104-B0)来的锁存的值施加于驱动器器件Q104的栅极。非选器件Q106可接收另一锁存器(如104-A1或104-B1)的锁存的值作为它的栅极。驱动器器件Q104可将激活电压施加于子阵列字线，非选器件Q106可将非激活电压施加于子阵列字线。转换器件Q102，驱动器器件Q104，和非选器件Q106可包括绝缘栅场效应晶体管(IGFET)，在图1a的特殊布置中是n沟道IGFET。
已经描述了实施例100的组成，现在结合图2的时序图描述实施例100的操作。图2中有多个波形，包括当特殊的存储体选择信号为有效时的“BXi”波形，“MWL，/MWL”波形示出了互补主字线对的响应。“RXmn”波形示出字线提供信号的响应。值“m”可相应于特定存储体，而值“n”相应于从一组字线选择一个字线。“SWLmn”波形是被选的子阵列字线的响应。在RXmn波形的情况下，“m”指示特定存储体，而“n”可指定一组字线的一个字线。
现在结合图1参考图2，在时刻t0，存储体选择信号BX0从低电压GND转变为较高电压VDH。这个由低往高的转变使主字线被耦连到锁存器存储器件。例如，在使用图1b的动态锁存器时，高BX0值会打开锁存器104-A0和104-A1中的晶体管Q100。锁存器104-A0中的晶体管Q100将在主字线MWL和它的存储器件Q100之间提供低阻抗通路。类似地，锁存器104-A1中的晶体管Q100将在主字线/MWL和它的存储器件Q100之间提供低阻抗通路。在使用图1c的静态锁存器时，高BX0值会打开锁存器104-A0和104-A1内的栅极T100。锁存器104-A0内的栅极T100将在主字线MWL(由于它的反相输出)和它的存储器件(交叉连接的反相器I100和I102)之间提供低阻抗通路。锁存器104-A1内的栅极T100将在主字线/MWL和它的交叉连接的反相器I100和I102之间提供低阻抗通路。这样，激活的存储体选择信号可将主字线值耦连到锁存器存储元件上。
时刻t0后，主字线MWL也被驱动为VDH电平，而它的互补/MWL被驱动为GND电平。由于BX0信号保持高，高MWL值被存储在锁存器104-A0，低/MWL值被存储在锁存器104-A1。高和低主字线值分别向锁存器104-A0和104-A1的应用导致了一组子阵列字线的选择。
当选择四个选择的子阵列字线SWL-00至SWL-03之一，RX00信号被驱动为高，而RX01至RX03信号为低。结果，子阵列字线SWL-00被驱动为选择电平(在图1和图2的例子中为高)。这样子阵列板102-A中的一行存储单元被选择。
在时刻t1，BX0信号返回GND电平。使用图1b的动态锁存器时，晶体管Q100被关闭，将存储器件C100从MWL线(锁存器104-A0)或从/MWL线(锁存器104-A1)上分离。使用图1b的静态锁存器时，晶体管T100被关闭，将存储器件(交叉连接的I100和I102)从/MWL线(锁存器104-A0)或MWL线(锁存器104-A1)上分离。
t1时刻后，MWL信号返回低，而/MWL信号转变为高电平VDD。VDD电平可低于VH电平。然而，因为前面激活的互补主字线信号保持锁存，通过连续提供激活的RX00信号，尽管SWL-00互补主字线信号为非激活态，子阵列字线SWL-00连续被选择。
在t2时刻，不同的存储体选择信号BX1从GND电平转变为VDH电平。高BX1信号导致MWL和/MWL电平被分别耦连到锁存器104-B0和104-B1。如果锁存器(104-B0和104-B1)具有图1b或1c的形式，它们可如结合上面的锁存器104-A0和104-A1描述的那样操作。这样，通过锁存特定存储体的选择值，相同的互补主字线对可选择不同的存储体。
激活的MWL和/MWL值锁存在104-B0和104-B1中，可选择一组子阵列字线(SWL-10至SWL-13)。为激活四个选择的子阵列字线(SWL-10至SWL-13)之一，RX10信号驱动为高，而RX11至RX13信号为低。结果，子阵列字线SWL-10被驱动为高电平。这样，通过使用与用于在另外的子阵列板102-A中选择一行存储单元相同的互补字线对(MWL和/MWL)，子阵列板102-B中的一行存储单元可被选择。
在时刻t3，BX1信号返回GND电平。锁存器(104-B0和104-B1)如上述操作，将它们各锁存的值与互补字线对(MWL和/MWL)分离。这组子阵列字线(SWL-10至SWL-13)保持为被选择。
t3时刻后，MWL信号返回为低，而/MWL信号转变为高电平VDD。然而，由于BX1信号为低，通过连续提供有效的RX10信号，即使互补主字线处于非激活态时，子阵列字线SWL-10可连续被选择。
在t4时刻，向子阵列板102-A进行第三访问。BX0信号上升使栅极能输入104-A0和104-A1。之后，RX00信号降为GND电平，使子阵列字线SWL-00被选择。这又允许另一互补主字线被选择，导致一组子阵列字线被选择。通过驱动RX00至RX03信号之一为高，一个子阵列字线可被激活。
这样，公开了第一实施例，它包括可向多个存储体提供选择值的主字线(或互补主字线对)。完成这种便利的选择能力的一种方法是使用用于选择一个或多个子阵列字线的锁存器。这样的锁存器可为一个存储体存一个主字线值。该主字线可再次被驱动为激活电平，选择第二存储体中的一个或多个子阵列字线。
现在结合图3中的电路图和图4中的时序图描述第二实施例。第二实施例可使用字线驱动节点中的固有电容形成动态锁存器。这种方法减少锁存器所需的电路面积。
第二实施例是图3提出的字线控制电路，由参考标号300指示。图3的特殊布置包括许多与第一实施例相同的组成。包括两个不同的子阵列板302-A和302-B，它们都有许多存储单元。子阵列板302-A和302-B可相应于存储体BANK0和BANK1。
存储体行的存储单元可通过启动子阵列字线来访问。在图3中，子阵列字线SWL-00至SWL-03可访问BANK0中的行，子阵列字线SWL-10至SWL-13可访问BANK1中的行。每个子阵列字线(SWL-10至SWL-13)由相应的子阵列字线驱动器(304-00至304-13)驱动。子阵列字线驱动器304-00至304-13的每个连接到主字线MWL。从组304-00至304-03的一个子阵列字线驱动器可根据四个驱动器信号RX00-RX03之一被激活。以类似的方式，组304-10至304-13的一个子阵列字线驱动器可根据四个其它驱动器信号RX10-RX13之一被激活。
子阵列字线驱动器的一种结构由子阵列字线驱动器304-00和304-10示出。子阵列字线驱动器304-00和304-10详细示于图3。在一个特定的布置中，子阵列字线驱动器304-00和304-10可代表所有子阵列字线驱动器的基本结构。
子阵列字线驱动器304-00和304-10包括驱动器器件Q300，非选器件Q302，转换器件Q304，和驱动器反相器I300。驱动器器件Q300可将激活电压施加于各子阵列字线，非选器件Q302可将去激活电压施加于各子阵列字线。驱动器和非选器件(Q300和Q302)可包括绝缘栅场效应管(IGFET)，在图3中的普及安排中是n沟道IGFET。转换器件Q304将主字线信号施加于选择器件Q300。在图3的布置中，选择器件是n沟道IGFET，它在主字线MWL和器件Q300的栅极之间置有源极-漏极通路。器件Q304的栅极接收存储体选择信号。驱动器反相器I300将在Q300的栅极接收的MWL信号取反，并将它施加于非选器件Q302的栅极。
在由子阵列字线驱动器304-00和304-10示出的特殊子阵列驱动器的布置中，器件Q300的栅极形成了存储节点308的一部分。每个存储节点308与相应的转换栅极Q304一起，用于锁存主字线值。相应地，子阵列字线驱动器304-00和304-10也能用作动态锁存器310-A和310-B。
在第二实施例300中，没包括互补主字线/MWL。这种特殊方法可减少半导体存储器件中所需接线的数量。
已经描述了第二实施例的布置，现在结合图4描述第二实施例的操作。图4包括“BXi”波形，指出了两个存储体选择信号BX0和BX1的响应，“MWL”波形指出了主字线的响应，“RXmn”波形指出了被选的电源信号RX00-RX13的响应，“SWLmn”波形指出了被选的子阵列字线(SWL-00至SWL-13)的响应。
现在结合图3参考图4，在时刻t0，存储体选择信号BX0从低电压GND转变为较高电压VDH。由低往高的转变使动态锁存器310-A的转换器件Q304被打开。结果，在动态锁存器310-A/子阵列字线驱动器304-00内的MWL线和存储节点308之间形成低阻抗通路。这样，激活的存储体选择信号可将主字线值耦连到锁存器存储元件(如节点308-A或308-B)上。
时刻t0后，主字线MWL也被驱动为VDH电平，由于BX0信号保持高，高MWL值向动态锁存器310-A/驱动器304-00的存储节点308-A充电。这导致了一组子阵列字线SWL-00至SWL-03的选择。
为选择四个选择的子阵列字线SWL-00至SWL-03之一，RX00信号被驱动为高，而RX01至RX03信号为低。结果，子阵列字线SWL-00被驱动为选择电平(在图3和图4的特例中为高)。这样可选择子阵列板302-A中的一行存储单元。
在时刻t1，BX0信号返回GND电平。动态锁存器310-A/驱动器304-00内的选择器件Q300被关闭，将存储节点303-A与MWL线分离。这样激活的子阵列字线SWL-00保持被选择。
在时刻t2，不同的存储体选择信号BX1从GND电平转变为VDH电平。高BX1信号值使MWL线被耦连到动态锁存器301-B中的存储节点308。这样，主字线值可施加于第一存储体(如BANK0)和第二存储体(如BANK1)。
施加到存储节点308-B的高值选择第二存储体(BANK1)中的一组子阵列字线(SWL-10至SWL-13)。为激活四个被选择的子阵列字线(SWL-10至SWL-13)之一，RX10信号被驱动为高，而RX11至RX13信号为低。结果，子阵列字线SWL-10被驱动为高电平。这样，通过使用与用于选择另一子阵列板302-A中的一行存储单元相同的主字线/MWL可选择子阵列板302-B中的一行存储单元。
在时刻t3，BX1信号返回GND电平。动态锁存器310-B/驱动器304-10内的各转换器件Q304关闭，将存储的MWL值与主字线MWL分隔。这组子阵列字线(SWL-10至SWL-13)会保持被选择。
时刻t3后，MWL信号回到低。由于BX1信号为低，通过连续施加有效的RX10信号，尽管主字线MWL为非激活态，子阵列字线SWL-10可继续被激活。
在时刻t4，通过不同主字线(图3中未示出)的激活，向子阵列板302-A进行第三访问。BX0信号又升起来，使各种子阵列字线驱动器内的转换器件耦连到子阵列板302-A(包括子阵列字线驱动器304-00至304-03)。之后RX00信号降到GND电平，使子阵列字线SWL-00被选择。接着驱动其它主字线，选择不同组的子阵列字线(图3中未示出)。通过将RX00至RX03信号之一驱动为高，一个子阵列字线可被激活。
这样，多存储体存储器件可使用单个主字线(或单个互补字线对)来访问多个存储体。由于可用仅使用单个主字线的方法，可使用一个行译码器访问多个存储体。
各种实施例提出了可在具有一个以上存储体的半导体器件中使用的字线控制电路，由于提供了动态和/或静态锁存器，可存储主字线值。这就允许不同存储体中的子阵列字线被单独控制。这是与图6中子阵列字线不能被单独控制的传统例子完全相反的。这样，不能从这里给出的教导中受益的传统方法不得不为每个不同的存储体提供不同的主字线。
相反，在各种公开的实施例中，由于可用单个主字线访问不同存储体中的不同的子阵列字线，可用单个行译码器访问多个存储体中的不同位置。在使用用于多存储体的单个行译码器时，可为半导体存储体器件节省面积。
注意当在图1a的布置中使用互补主字线时，可使用单个主字线。这种情况下，/MWL值可在锁存器(如104-A1和104-B1)之前被取反。另外，该锁存器也可为如图1c中所示的反相锁存器。
参考一般的RAM结构已描述了各种实施例。公开的实施例的字线控制电路可便利地用于动态随机存储器(DRAM)。DRAM的制造工序能够形成用于锁存器结构中的可靠的电容器。而且，由于DRAM存储单元很紧密，使用单个主字线的在间距方面的优点极为有利。
同步DRAM也能从实施例的教导中受益。在许多SDRAM中使用的“流水式”访问可引导到所述结构，可实现不同存储体的相对快的连续存取。
然而，通过在一般的DRAM中和特殊的SDRAMs中使用本发明，可实现一定的优点，本发明不局限于这种特殊的应用中。具有耦连到“子阵列字线”的“主字线”的其它器件也能从这里指出的教导中受益。仅作为几个例子，静态RAM(SDRAM)，或非易失性存储器件，如只读存储器(ROM)，包括电可编程ROM(EPROM)，电可擦可编程ROM(EEPROM和“闪速”EEPROM)，和铁电RAM(FRAM)都能够从本发明的教导中受益。
本发明也不应构造为仅限制于存储器件。其它的具有由层状导线访问的紧凑、重复性逻辑单元结构的集成电路可采用所描述的锁存方法。例如，可编程电路，如可编程逻辑器件(PLD)和可编程逻辑阵列(PLA)通常包括可由多于一级的导线访问的多个栅极，因此可从这里指出的教导中受益。
应该理解的是，虽然这里详细描述了提出的各种特殊实施例，在不脱离本发明精神和范畴的情况下本发明可进行各种改变、替换。本发明仅受所附权利要求书的限定。
Claims (20)
1.字线控制电路，包括：
第一存储体和第二存储体内的多个单位单元；
耦连到第一存储体的单位单元上的至少一个第一子字线；
耦连到第二存储体的单位单元上的至少一个第二子字线；
至少一个提供主字线值的主字线；
至少一个子阵列字线驱动器；和
至少一个第一锁存器，
其中，所述主字线沿行方向设置，所述锁存器锁存主字线值，并为所述子阵列字线驱动器提供选择信号，由此选择至少一个第一子字线。
2.如权利要求1所述的字线控制电路，其中：
所述每个存储体接收相关的存储体选择信号，所述存储体选择信号为一个电压值；和
第一子字线可通过相关的存储体选择信号的激活和主字线的激活而被选择。
3.如权利要求1所述的字线控制电路，其中：
所述至少一个第一子字线为一组第一子字线；
所述至少一个子阵列字线驱动器为一组子阵列字线驱动器，用于选择所述子字线组的第一子字线；和
所述的至少一个第一锁存器提供公共耦连到所述子阵列字线驱动器组的输出。
4.如权利要求1所述的字线控制电路，其中
至少一个第一锁存器包括电荷存储器件和耦连到第一锁存器输出的开关器件。
5.如权利要求4所述的字线控制电路，其中
所述电荷存储器件是电容器。
6.如权利要求4所述的字线控制电路，其中
所述开关器件是绝缘栅场效应晶体管。
7.如权利要求1所述的字线控制电路，其中
至少一个第一锁存器包括开关器件和耦连到第一锁存器输出的交叉连接的反相器。
8.如权利要求1所述的字线控制电路，其中
至少一个第二锁存器，能够锁存主字线值并选择至少一个第二子字线。
9.字线控制电路，包括：
主字线；
耦连到第一存储体的第一子阵列字线；
耦连到第二存储体的第二子阵列字线；
用于激活所述第一子阵列字线的第一存储体子字线驱动器，所述第一存储体子字线驱动器包含：
转换器件，选择器件，非选器件和驱动器反相器，选择器件和非选器件包括第一存储体绝缘栅驱动器晶体管，并将激活电压和去激活电压施加于各子阵列字线，转换器件将主字线信号施加于选择器件，并接收存储体选择信号，驱动器反相器将选择器件接收的主字线信号取反，施加到非选器件，
由第一子字线驱动器中的栅极电容作为存储器件的第一存储体动态锁存器，
通过与第一存储体相应的存储体选择信号的激活，所述第一存储体动态锁存器锁存主字线值。
10.如权利要求9所述的字线控制电路，其中：
所述第一子字线可通过激活相应于第一存储体的存储体选择信号并激活主字线而被选择。
11.如权利要求9所述的字线控制电路，其中：
所述第一子字线驱动器还包括转换器件，当相应于第一存储体的存储体选择信号被激活时，该转换器件在主字线和驱动器晶体管的栅极之间提供低阻抗通路。
12.如权利要求9所述的字线控制电路，其中还包括：
可接收驱动电势的多个驱动器线路；
一组第一子阵列字线，该组的每个第一子阵列字线至少与一个驱动线路相应；和
该组第一子阵列字线可通过激活与第一存储体相应的存储体选择信号和激活主字线而被选择，通过相应的接收驱动电势的驱动器线路，可从选择的组的子阵列字线中选择一个子阵列字线。
13.如权利要求12所述的字线控制电路，其中：
该组第一子阵列字线中的每个子阵列字线由相应的子字线驱动器驱动；和
每个子字线驱动器的驱动晶体管的源极-漏极通路连接到至少一个驱动器线路上。
14.如权利要求9所述的字线控制电路，进一步包括：
用于激活第二子阵列字线的第二子字线驱动器，所述第二子字线驱动器包含：
转换器件，选择器件，非选器件和驱动器反相器，选择器件和非选器件包括第二存储体绝缘栅驱动器晶体管，并将激活电压和去激活电压施加于各子阵列字线，转换器件将主字线信号施加于选择器件，并接收存储体选择信号，驱动器反相器将选择器件接收的主字线信号取反，施加到非选器件，
由第二存储体绝缘栅驱动器晶体管的栅极电容作为存储器件的第二存储体动态锁存器；和
通过与第二存储体相应的存储体选择信号的激活，所述第二存储体动态锁存器锁存主字线值。
15.半导体器件，包括：
逻辑排列在至少第一存储体和第二存储体中的多个单元；
在多个存储体选择信号中，所述第一存储体接收相应的第一存储体选择信号，所述第二存储体接收相应的第二存储体选择信号；
连接到被选择的第一存储体的单位单元上的第一存储体导线；
连接到被选择的第二存储体的单位单元上的第二存储体导线；
至少一个多存储体导线；
至少第一子阵列字线驱动器和第二子阵列字线驱动器；
置于所述多存储体导线和所述第一存储体导线之间的第一锁存器，该第一锁存器在第一存储体选择信号为有效时锁存多存储体导线值并将第一存储体选择信号提供给第一子阵列字线驱动器；和
置于多存储体导线和所述第二存储体导线之间的第二锁存器，该第二锁存器在所述第二存储体选择信号为有效时锁存多存储体导线值并将第二存储体选择信号提供给第二子阵列字线驱动器。
16.如权利要求15所述的半导体器件，其中：
所述第一锁存器是动态锁存器。
17.如权利要求15所述的半导体器件，其中：
所述第一锁存器是静态锁存器。
18.如权利要求15所述的半导体器件，其中：
所述第一存储体导线由相应的第一存储体绝缘栅场效应晶体管驱动为有效电平，所述第一存储体驱动器绝缘栅场效应晶体管在各自的栅极接收锁存的所述多存储体导线值；和
第二存储体导线由相应的第二存储体绝缘栅场效应晶体管驱动为有效电平，所述第二存储体驱动器绝缘栅场效应晶体管在各自的栅极接收锁存的多存储体导线值。
19.如权利要求15所述的半导体器件，其中：
所述单位单元是动态随机存取存储单元。
20.如权利要求19所述的半导体器件，其中：
所述半导体器件是同步动态随机存取存储器件；
所述第一存储体导线是第一子阵列字线；
所述第二存储体导线是第二子阵列字线；
至少一个多存储体导线是主字线。
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