KR19990083615A

KR19990083615A - 워드라인제어회로

Info

Publication number: KR19990083615A
Application number: KR1019990015476A
Authority: KR
Inventors: 이시카와토루
Original assignee: 가네코 히사시; 닛폰 덴키(주)
Priority date: 1998-04-30
Filing date: 1999-04-29
Publication date: 1999-11-25
Also published as: JPH11317074A; CN1145171C; US6125076A; CN1233837A; TW440840B; KR100341381B1

Abstract

본 발명의 실시예에 따라, 워드 라인 제어 회로(100)는 메모리 셀들의 하나의 뱅크(BANK0)에 결합된 임의 서브-어레이 워드 라인들(SWL-00 내지 SWL-03)과 메모리 셀들의 다른 뱅크(BANK1)에 결합된 다른 서브-어레이 워드 라인들(SWL-10 내지 SWL-13)을 포함한다. 제공되는 상보 메인 워드 라인(MWL 및 /M지)은 활성화될 때 두 개의 뱅크들내의 서브-어레이 워드 라인들의 그룹들을 선택할 수 있다. 래치 회로(104-A0 내지 104-B1)는 메인 워드 라인들의 값들을 래치하기 위해 제공된다. 이와 같은 장치는 상보 메인 워드 라인 값들을 제 1 뱅크(BANK0)에 래치시킬 수 있고, 그로 인해, 제 1 뱅크(BANK0)에서 서브-어레이 워드 라인들(SWL-00 내지 SWL-03)의 그룹을 선택한다. 그후, 제 2 상보 메인 워드 라인 값들은 제 2 뱅크(BANK1)에 래치할 수 있고, 그로 인해, 제 2 뱅크(BANK1)에서 서브-어레이 워드 라인들(SWL-10 내지 SWL-13)의 그룹을 선택한다. 이와 같은 장치는 메인 워드 라인을 두 뱅크에 공통시킬 수 있고, 서로 다른 뱅크들에서 상이한 서브-어레이 워드 라인들의 개별 선택을 허용한다.

Description

워드 라인 제어 회로{Word line control circuit}

본 발명은 워드 라인 제어 회로에 관한 것으로, 특히 다이나믹 RAMs(DRAMs) 또는 스테틱 RAMs(SRAMs)와 같은 랜덤 액세스 메모리(RAMs)를 위한 워드 라인 제어 회로에 관한 것이다.

최근에, 뱅크 구조(bank structures)를 포함하는 메모리 장치가 개발되고 있다. 뱅크 구조는 선택될 때 메모리 장치를 액세스될 수 있는 상이한 부분으로 논리적 분할할 수 있다. 전형적으로, 뱅크는 로우 디코더에 의해 로우 방향(row-wise direction)으로 액세스될 수 있는 하나 이상의 메모리 셀 어레이를 포함한다. 뱅크 구조를 갖는 메모리 장치에 관련된 한 결점은, 뱅크들을 개별적으로 액세스하기 위하여, 로우 디코더가 각각의 뱅크에 결합되어 있는 것이다. 특히, 큰 용량의 메모리 장치들을 위한 로우 디코더는 큰 면적을 차지할 수 있다. 장치 면적의 증가는 보다 비싼 제조 비용을 초래한다.

종래의 뱅크 구조 메모리에 관련된 결함을 보다 쉽게 이해하기 위하여, 종래의 메모리 장치의 예가 도5에 설명되어 있다. 도5는 다중 뱅크를 갖는 동기식 다이나믹 랜덤 엑세스 메모리(SDRAM)를 설명하는데, 여기서, 각각의 뱅크는 대응하는 로우 디코더에 의해 제어된다. 도5에 설명된 방법은 일본 특허 공개 공보 제 Hei-9-231755 호에 기재되어 있다. 도5의 SDRAM은, 공지된 반도체 집적 회로 제조 기술을 이용하여, 단결정 실리콘 기판과 같은 반도체 기판 상에 형성될 수 있다.

도5를 참조하면, 참조 부호(500)로 표시된 종래의 SDRAM이 도시되어 있는데, 그 SDRAM은 메모리 뱅크(0)("BANK 0"으로 도시됨)를 포함하는 메모리 어레이(502-A)와, 메모리 뱅크(1)("BANK 1"로 도시됨)를 포함하는 메모리 어레이(502-B)를 포함한다. 각각의 메모리 어레이(502-A 및 502-B)는 매트릭스로 배열된 DRAM 메모리 셀을 포함한다. 각각의 메모리 셀은 선택 단자와 데이터 입/출력(I/O) 단자를 포함한다. 동일한 로우(row)내의 메모리 셀들은 공통 워드 라인(도시하지 않음)에 결합된 선택 단자를 갖는다. 동일한 컬럼(column)내의 메모리 셀들은 상보 데이터 라인(도시하지 않음)에 결합된 데이터 I/O 단자를 갖는다.

메모리 어레이(502-A)의 워드 라인은 매트 제어 회로(504-A) 및 로우 디코더(506-A)에 의한 선택 레벨로 구동될 수 있다. 매트 제어 회로(504-A) 및 로우 디코더(506-A)는 로우 어드레스를 디코드할 수 있고, 로우 타이밍 신호와 함께, 선택된 워드 라인을 선택 레벨로 구동할 수 있다.

메모리 어레이(502-A)의 상보 데이터 라인은 감지 증폭기 및 컬럼 선택 회로(508-A)에 결합되어 있다. 감지 증폭기내의 감지 증폭기들과 컬럼 선택 회로(508-A)는 예를 들어 전위차를 증폭함으로써 각각의 상보 데이터 라인의 미세한 전위차를 검출할 수 있다. 이러한 방법으로, 데이터는 선택된 메모리 셀로부터 판독될 수 있다. 감지 증폭기 및 컬럼 선택 회로(508-A)는 선정된 상보 데이터 라인들을 선택하고, 선택된 라인들을 상보 공통 데이터 I/O 버스(512)에 연결하는 스위치 회로를 포함한다. 스위치 회로는 디코드된 컬럼 어드레스에 따라 선정된 상보 데이터 라인을 선택한다. 메모리 어레이(502-A)에 대한 컬럼 어드레스는 컬럼 디코더(510-A)에 의해 디코드된다.

메모리 어레이(502-A)와 유사한 배열에 있어서, 메모리 어레이(502-A)에는 매트 제어 회로(504-B), 로우 디코더(506-B), 감지 증폭기 및 컬럼 선택 회로(508-B)와, 컬럼 디코더(510-B)가 제공된다.

상보 공통 데이터 I/O 버스(512)는 증폭기 및 컬럼 선택 회로(508-A 및 508-B) 모두에 결합되어 도시되어 있다. 상보 공통 데이터 I/O 버스(512)는 또한 입력 버퍼(514)의 출력 및 출력 버퍼(516)의 입력에 접속되어 있다. 입력 버퍼(514)는 데이터 I/O 단자(I/O0-I/O7)로부터 입력 값들을 수신한다. 유사하게, 출력 버퍼(516)는 데이터 I/O 단자(I/O0-I/O7)에 출력 값들을 배치할 수 있다.

도5의 SDRAM(500)은 다중화 형태로 어드레스값을 수신한다. 초기에, 로우 어드레스는 어드레스 입력 단자(A0 내지 A11)를 통해 인가될 수 있다. 로우 어드레스는 로우 어드레스 버퍼(518)에 래치된다. 다음에, 컬럼 어드레스는 어드레스 입력 단자(A0 내지 A11)를 통해 인가되어 컬럼 어드레스 버퍼(520)에 래치될 수 있다. 도5의 배열에 있어서, 로우 어드레스 버퍼(518)는 마스크 클럭(CLK) 중 한 클럭 사이클 동안 래치된 로우 어드레스를 유지한다. 이는 로우 어드레스가 전체의 메모리 사이클 동안에 래치되는 다른 종래의 방법과 대조된다. 역으로, 도5의 컬럼 어드레스 버퍼(520)는 전체 메모리 사이클 동안 컬럼 어드레스를 래치한다.

도5에 도시된 것 처럼, 로우 어드레스 버퍼(518)는 또한 리플레쉬 카운터(522)로부터 리플레쉬 어드레스를 리프레쉬 동작 모드로 수신한다. 컬럼 어드레스 버퍼(520)는 컬럼 어드레스 값을 컬럼 어드레스 카운터(524)에 제공한다. 컬럼 어드레스 카운터(524)는 선택 데이터를 컬럼 디코더(510-A 및 510-B)에 제공한다.

SDRAM(500)는 또한 제어기(526)를 포함한다. 제어기에는 예를 들어, 마스터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택 신호(/CS), 컬럼 어드레스 스트로브 신호(/CAS), 로우 어드레스 스트로브 신호(/RAS), 기록 인에이블 신호(/WE), 및 데이터 I/O 마스크 제어 신호(DQM)와 같은 외부 제어 신호들이 제공된다. 또한, 제어기(526)는 어드레스 단자(A11)를 통해 제어 데이터를 수신한다. 부호("/")가 첨부된 신호들은 논리 로우일 때 활성화됨을 알 수 있다.

여러 입력 신호들(CLK, CKE, /CS, /CAS, /RAS, /WE, DQM 및 A11)에 응답하여, 제어기(526)는, XDGL0, XDGL1, XDP0, XDPO1 등)으로서 도시된 다수의 내부 타이밍 신호를 발생한다. 그들 내부 타이밍 신호는 도5에 설명된 여러 회로 블록들의 동작과 SDRAM(500)의 동작 모드를 제어한다. 따라서, 제어기(526)는 적당한 내부 타이밍 신호들을 생성하기 위한 모드 레지스터 및 제어 로직을 포함한다.

SDRAM(500)을 위한 마스터 클럭은 CLK 신호임을 주목한다. 결과적으로, 다른 외부 입력 신호들은 CLK 신호의 상승 엣지에 나타난다. 또한, 낮은 논리 레벨로의 천이에 의해 명령 입력 사이클의 시작을 칩 선택 신호(/CS)가 초기화함을 주목한다.

상술한 것 처럼, 도5의 종래의 예에 있어서, 뱅크(BANK0 및 BANK1) 각각에는 각각의 뱅크(BANK0 및 BANK1)가 판독 또는 기록 모드 동작에서 개별적으로 액세스될 수 있도록 로우 디코더(506-A 및 506-B) 및 컬럼 디코더(510-A 및 510-B)가 제공된다.

서브-어레이 플레이트를 포함하는 멀티-뱅크 구조를 갖는 종래의 DRAM에 대해서는 도6을 참조하여 설명한다. 지금, 도6을 참조하면, 서브-어레이 플레이트를 갖는 DRAM 구조의 부분은 전체 참조 번호(600)로 표시되어 있다. DRAM 구조(600)는 상보 메인 워드 라인(MWL 및 /MWL)을 통해 액세스되는 메모리 셀들을 갖는 서브-어레이 플레이트(600-A 및 600-B)를 포함한다. 상보 메인 워드 라인(MWL 및 /MWL)은 복수의 서브-어레이 워드 라인(SWL-00 내지 SWL-13)을 통해 로우 방향으로 서브-어레이 플레이트(600-A 및 600-B)내의 메모리 셀에 결합되어 있다. 이러한 배열은 서브-어레이 워드 라인들의 8 로우들이 한 쌍의 상보 메인 워드 라인(MWL 및 /MWL)에 의해 제어되는 계층 구조를 얻는다.

서브-어레이 워드 라인 구동기는 604-00 내지 604-13으로 도시되어 있고, 서브-어레이 워드 라인(SWL-00 내지 SWL-13)을 각각 구동시킨다. 각각의 서브-어레이 워드 라인 구동기(604-00 내지 604-13)는 상보 메인 워드 라인 신호(WL 및 /WL)와 8 워드 라인 공급 신호(RX00 내지 RX13) 중 하나를 수신한다. 부가적으로, 각각의 서브-어레이 워드 라인 구동기(604-00 내지 604-13)는 또한 통과 전압(VDH)을 수신한다.

따라서, 도6의 배열은 메모리 셀의 8 로우들에 상보 메인 워드 라인(MWL 및 /MWL)을 발생하기 위해 로우 디코더 및 메인 워드 구동기를 포함한다. 부가적으로, 구동기들은 임의 어드레스 값에 따라 워드 라인 공급 신호(RX00 내지 RX13)를 발생하기 위해 제공될 수 있다.

도6의 구조에 있어서, 메모리 셀의 로우를 액세스하기 위하여, 상보 메인 워드 라인 쌍과 하나의 워드 라인 공급 신호가 선택된다. 이러한 배열에 있어서, 선택된 상보 메인 워드 라인 쌍은 선택된 워드 라인 공급 신호를 서브-어레이 워드 라인에 결합시킨다.

지금, 도6에 도시된 구조의 동작을 도7에 도시된 타이밍도를 참조하여 설명한다. 타이밍도는 도6에 설명된 신호들에 대한 여러 파형을 설명한다. 파형 "MWL, /MWL"은 상보 메인 워드 라인(MWL 및 /MWL)의 응답을 설명한다. 파형(RXmn)은 RX00 내지 RX13 신호들의 응답을 설명한다. 파형(SWLmn)은 서브-어레이 워드 라인(SWL-00 내지 SWL-13)의 응답을 설명한다. 도7은 서브-어레이 워드 라인(SWL-10)의 선택에 이어서 서브-어레이 워드 라인(SWL-10)의 선택을 설명한다. 또한, 도7에는 낮은 공급값(GND), 높은 공급값(VDD) 및 보다 높은 공급값(VDH)을 포함하는 여러 논리 레벨값들이 포함되어 있다.

시간(t0)에서, MWL 신호는 VDH로 천이되고, 상보 /MWL 신호는 낮은 레벨로 천이된다. 결과적으로, 서브-어레이 워드 라인(SWL-00)은 높은 VDH 레벨로 선택 및 구동된다. 시간(t1)에서, MWL 신호는 낮은 레벨로 복귀되고, /MWL 신호는 VDD 레벨로 상승한다. 거의 동시에, RX00 신호는 GND 레벨로 복귀한다. 결과적으로, 서브-어레이 워드 라인(SWL-00)은 해제(de-selected)되고, GND로 복귀한다.

시간(t2)에서, MWL 신호는 다시 한번 VDH 레벨로 천이하고, 상보 /MWL 신호는 다시 한번 낮은 레벨로 천이한다. 그 이후에 짧게, RX10 신호는 VDH 레벨로 천이한다. 결과적으로, 서브-어레이 워드 라인(SWL-10)은 선택되고, 높은 VDH 레벨로 구동된다. 시간(t3)에서, MWL 신호는 낮은 레벨로 복귀하고, /MWL 신호는 VDD 레벨로 상승한다, 거의 동시에, RX10 신호는 GND 레벨로 복귀한다. 결과적으로, 서브-어레이 워드 라인(SWL-10)은 해제되고, GND 레벨로 복귀한다.

상기와 같은 방법에 있어서, 서브-어레이 플레이트가 각각의 뱅크에 대해 선택되기 때문에, 여러 서브-어레이 워드 라인 구동기(604-00 내지 604-13)를 제어하기 위한 회로는 각각의 뱅크에 대해 요구될 수 있다. 서브-어레이 워드 라인에 대한 동일한 전체 회로는 Baifukan에 의해 허여된 "Advanced ElectronicsⅠ-9"에 기재되어 있다.

종래의 멀티-뱅크 메모리 장치 방법에 대한 결함은 각각의 뱅크에 대해 로우 디코더를 제공함으로써 차지하게 되는 면적에 있다. 뱅크의 크기가 증가하거나 뱅크의 전체 수가 증가하는 것은 로우 디코더에 대한 회로 면적이 증가되는 결과를 초래할 수 있다.

도6에 도시된 것과 같이, 서브-어레이 플레이트를 갖는 종래의 방법에 대한 다른 결함은 서브-어레이 워드 라인의 제어가 제한된다는 점이다. 상보 메인 워드 라인(MWL 및 /MWL)이 두 개의 서브-어레이 플레이트(602-A 및 602-B)에 공통이 되기 때문에, 상이한 서브-어레이 플레이트의 서브-어레이 워드 라인은 개별적으로 제어될 수 없다. 결과적으로, 개별적으로 제어 가능한 서브-어레이 플레이트를 갖기 원한다면, 부가적인 상보 메인 워드 라인 쌍은 각각의 서브-어레이 플레이트에 대해 요구될 수 있다. 그와 같은 방법은 허용 가능한 전도성 라인 피치로 인해 불가능하게 될 수 있거나, 부가적인 전도층이 요구될 수 있다. 이는 장치의 설계를 보다 복잡하게 만들거나 장치의 제조 비용을 보다 고가로 야기시킬 수 있다.

집적 회로의 다른 관점은 장치의 여러 부분에 필요한 신호들을 제공하기 위한 다수의 전도 라인이다. 특히, 전도 라인들에 요구되는 "피치"(또는 최소 간격)는 메모리 장치들에 특별한 관심이 될 수 있다. 메모리 장치들은 매우 작은 사이즈의 메모리 셀들을 전형적으로 포함한다. 따라서, 메모리 셀들에 접속된 워드 라인들 및/또는 비트 라인들은 실행 가능한 만큼 작은 피치를 갖는 것이 통상적이다. 최소 피치의 요구는 금속화의 보다 높은 레벨들에 관심이 될 수도 있다. 예를 들어, 도6의 회로에 있어서, 서브-어레이 워드 라인들 작은 피치를 갖는 것 뿐만 아니라 메인 워드 라인들이 작은 피치를 갖는 것은 중요하다. .

또한, 메모리 장치에서의 복수의 전도 라인을 감소시키는 것도 바람직하며, 그 결과 신호들의 보다 효과적인 루팅을 제공할 수 있다.

하나 이상의 실시예에 따라, 워드 라인 제어 시스템은 다수의 서브-어레이 워드 라인들을 제어할 수 있다. 워드 라인 제어 회로는 메인 워드 라인으로부터 값들을 수신하는 래치를 포함한다. 이 래치는 서브-워드 라인 구동기에 래치된 값을 제공한다.

설명되는 실시예의 다른 관점에 따라, 메모리 장치는 서브-어레이 워드 라인들에 의해 액세스되는 다수의 상이한 서브-어레이 플레이트를 포함한다. 래치 회로들은 메인 워드 라인값을 래치하기 위해 각각의 서브-어레이 플레이트에 제공되고, 그로 인해, 서브-어레이 플레이트를 선택한다.

설명되는 실시예의 다른 관점에 따라, 워드 라인 제어 시스템은 서브-어레이 워드 라인들의 그룹을 선택하는 메인 워드 라인값들을 저장하는 래치들을 포함한다. 그들 래치는 뱅크 활성화 신호에 응답하여 메인 워드 라인 데이터를 래치한다.

설명되는 실시예의 다른 관점에 따라. 서브-어레이 워드 라인들의 그룹을 선택하기 위한 래치는 다이나믹 래치를 포함한다.

설명되는 실시예의 다른 관점에 따라, 서브-어레이 워드 라인들의 그룹을 선택하기 위한 래치는 스테틱 래치를 포함한다.

도1a는 한 실시예에 따라 워드 라인 선택 회로를 도시한 회로도.

도1b 및 도1c는 한 실시예에 따라 이용될 수 있는 래치들의 개략적인 도면.

도2는 도1에 도시된 실시예의 동작을 설명하는 타이밍도.

도3은 다른 실시예에 따라 워드 라인 선택 회로를 도시한 회로도.

도4는 도3에 도시된 실시예의 동작을 설명하는 타이밍도.

도5는 종래의 동기식 DRAM의 블록도.

도6은 메인 워드 라인 및 서브-어레이 플레이트를 갖는 DRAM 구조를 설명하는 블록도.

도7은 도6의 DRAM 구조의 동작을 설명하는 타이밍도.

*도면의 주요 부분에 대한 부호의 간단한 설명*

102-A, 102-B...서브-어레이 플레이트

SWL-00 내지 SWL-03...서브-어레이 워드 라인

MWL...상보 메인 워드 라인

RX00 내지 RX03...워드 라인 공급 신호

100...워드 라인 선택 회로

604-00 내지 604-13...서브-어레이 구동기

104-A0, 104-A1, 104-B0, 104-B1...래치 회로

지금, 다수의 도면들과 타이밍도를 참조하여 여러 실시예를 설명한다. 본 실시에는 다중 뱅크 및/또는 다중 서브-어레이 플레이트를 갖는 랜덤 액세스 메모리(RAM)에 이용될 수 있는 워드 라인 구동기 회로들을 설명한다.

도1a를 참조하면, RAM용 계층적 워드 라인 제어 회로는 참조 번호(100)로 표시되어 있다. 제 1 실시예의 회로(100)는 복수의 서브-어레이 플레이트를 포함할 수 있다. 두 개의 특정 서브-어레이 플레이트는 102-A 및 102-B로서 도시되어 있다. 도1a의 특정 장치에 있어서, 서브-어레이 플레이트(102-A 및 102-B)는 상이한 뱅크의 부분으로 형성할 수 있다. 한 예로서, 서브-어레이 플레이트(102-A)는 BANK0에 속할 수 있고, 서브-어레이 플레이트(102-B)는 BANK1에 속할 수 있다.

서브-어레이 플레이트(102-A)는 4개의 서브-어레이 워드 라인(SWL-00 내지 SWL-03)을 포함할 수 있다. 4개의 서브-어레이 워드 라인(SWL-00 내지 SWL-03)은 상보 메인 워드 라인(MWL 및 /MWL)에 의해 선택될 수 있다. 그로 인해, 4개의 서브-어레이 워드 라인(SWL-00 내지 SWL-03) 중 한 워드 라인은 4개의 워드 라인 공급 신호(RX00 내지 RX03) 중 한 신호를 활성화함으로써 선택될 수 있다.

워드 라인 선택 회로(100)는 메인 워드 라인(MWL 또는 /MWL)이 서브-어레이 워드 라인(SWL-00 내지 SWL-03)의 그룹을 선택할 수 있는 "서브-워드 구조"를 포함하는 것으로 개념화시킬 수 있다. 그로 인해, 선택된 그룹으로부터 서브-어레이 워드 라인 중 한 워드 라인은 선택되어 활성화될 수 있다.

종래의 방법에 있어서, 도6에 도시되어 있는 것 처럼, 상보 메인 워드 라인 쌍(MWL 및 /MWL)은 모든 서브-어레이 구동기(604-00 내지 604-13)에 직접 인가된다. 반면에, 도1a의 실시예에 있어서는 메인 워드 라인(MWL 및 /MWL)의 상태를 래치할 수 있는 래치 회로(104-A0, 104-A1, 104-B0 및 104-B1)가 제공되어 있다. 그로 인해, 서브-어레이 구동기(604-00 내지 604-13)의 그룹을 선택하기 위해 래치된 값이 이용될 수 있다.

상술한 것 처럼, 서브-어레이 플레이트(102-A 및 102-B)는 BANK0 및 BANK1에 대응할 수 있다. 도1a의 특정 실시예에 있어서, 뱅크(BANK0 및 BANK1)는 대응하는 뱅크 선택 신호(BX0 또는 BX1)에 의한 액세스를 위해 선택될 수 있다. 제 1 실시예의 회로(100)에 있어서, BANK0을 선택할 수 있는 BX0 신호는 또한 메인 워드 라인 값들을 래치(104-A0 및 104-A1)에 래치하기 위해 이용될 수도 있다. 래치(104-A0 및 104-A1)는 BANK0의 서브-어레이 구동기(604-00 내지 604-03)에 선택 신호를 제공할 수 있다. 유사한 방법으로, BANK1을 선택할 수 있는 BX1 신호는 워드 라인 값들을 래치(104-B0 및 104-B1)에 래치하기 위해 이용될 수 있다. 래치(104-B0 및 104-B1)는 BANK1의 서브-어레이 구동기(604-10 내지 604-13)에 선택 신호를 제공할 수 있다.

104-A0 내지 104-B1로서 설명된 것 처럼, 래치 회로는 여러 형태를 취할 수 있다. 여러 있을 수 있는 구현 중 두 가지가 도1b 및 도1c에 도시되어 있다. 도1b는 "다이나믹(dynamic)" 래치를 설명한다. 다이나믹 래치는 특정 논리 레벨을 저장하는 전하 저장 소자를 포함할 수 있다. 이는 임의 논리 값들이 시간을 통해 지연되어 최종적으로 그들 저장된 논리값을 잃게 되는 다이나믹 형태를 의미한다.

도1b의 특정 다이나믹 래치 회로는 전하를 저장할 수 있는 캐패시터(C100)를 포함하는 것으로 도시되어 있다. 부가적으로, 스위칭 장치(Q100)는 저장 장치(C100)를 메인 워드 라인에 결합하기 위해 제공된다. 도1b의 스위칭 장치는 n-채널 절연 전계 효과 트랜지스터(Q100)이다. 그와 같은 래치는 신뢰할 수 있는 캐패시터 구조를 제조 공정에서 미리 형성할 수 있을 때 다이나믹 RAM에서 유리하게 구현될 수 있다. 도1b의 다이나믹 래치는 입력 메인 워드 라인값을 수신할 수 있는 래치 입력(108)과, 래치된 값을 다른 워드 라인 구동기 회로[예를 들어 서브-어레이 구동기(106-00 내지 106-03 및, 106-10 내지 106-13]에 제공할 수 있는 래치 출력(110)을 포함한다. 트랜지스터(Q100)는 블록 선택 신호(예를 들어 BX0 또는 BX1)를 수신할 수 있는 게이트를 포함한다. 블록 신호가 활성화될 때, 워드 라인값은 캐패시터(C100)를 충방전시킬 수 있고, 그로 인해 논리 값을 저장한다. 블록 신호가 비활성화될 때, 논리 값은 캐패시터(C100)에 의해 다이나믹하게 저장된다. n-채널 트랜지스터(Q100)의 경우에 있어서, BX0 신호는 높은 논리 전압 보다 큰 공급 전압이 될 수 있다. 이와 같은 장치는 래치된 값이 높은 논리 값이 되는 경우에 도입될 수 있는 전압 임계를 감소 또는 제거할 수 있다. 다이나믹 래치는 또한 구현을 위해 컴팩트 구조를 제공한다.

다이나믹 래치와 반대로, 도1c의 스테틱 래치는 시간이 경과함에 따라 저장된 논리값을 손실시키지 않는다. 도1c의 특정 스테틱 래치는 p-채널 IGFET와 병렬로 n-채널 IGFET를 포함하는 상보 금속 산화물 반도체(CMOS)를 포함한다. 게이트(T100)의 입력은 메인 워드 라인값을 수신할 수 있다. 게이트(T100)의 출력은 교차 결합된 인버터(I100 및 I102)에 인가된다. 게이트(T100)의 n-채널 IGFET는 뱅크 선택 신호(예를 들어 BX0 또는 BX1)를 수신할 수 있다. 게이트(T100)의 p-채널 IGFET는 인버터(I104)를 통해 동일한 선택 신호를 수신할 수 있다. 도1c의 스테틱 래치는 게이트(T100)의 입력에 결합된 래치 입력(108)과 교차 결합된 인버터(I100 및 I102)에 결합된 래치 출력(110)을 포함한다. 이러한 장치에 있어서, 인가된 뱅크 선택 신호가 활성화(특정 장치에서 하이)될 때, 메인 워드 라인값은 게이트(T100)를 통해 통과하게 되고, 인버터(I100 및 I102)에서 래치된다. 뱅크 선택 신호가 비활성 상태로 복귀하면, 메인 워드 라인값은 인버터(I100 및 I102)에 의해 래치 상태를 유지할 수 있다. 도1c의 스테틱 래치는 메인 워드 라인값의 신뢰할 수 있는 래칭을 제공할 수 있고, COMS 전달 게이트를 포함함으로써, 임계 전압 강하를 무시하기 위한 높은 공급 전압을 요구하지 않는다.

도1b의 다이나믹 래치가 그 출력 논리값에 이어서 그 입력 논리 값이 따르는 "비-반전"이 고려될 수 있음을 주목한다. 유사하게, 도1c의 스테틱 래치는 래치에 의해 제공된 출력이 입력 값의 반전이 되는 "반전" 래치로 고려될 수도 있다. 물론, 반전 장치(예를 들어 인버터)는 설명한 래치들의 입력 또는 출력에 결합될 수 있고, 그로 인해 반전 래치를 비반전 래치 또는 그 역으로 변경시킬 수 있음을 알 수 있다.

또한, 래치 쌍[예를 들어, 래치(104-A0 또는 104-B0)] 중 한 래치가 비-반전 래치이고, 래치 쌍[예를 들어, 래치(104-A1 또는 104-B1)] 중 다른 래치가 반전 래치인 경우에, 단지 하나의 메인 워드 라인이 요구될 수 있음을 주목한다.

상술한 내용으로부터, 두 개의 반전 래치 또는 두 개의 비-반전 래치가 단일 메인 워드 라인 장치를 갖는 장치에 이용될 수 있고, 하나의 반전 및 하나의 비-반전 래치가 상보 워드 라인 쌍을 갖는 장치에 이용될 수 있음을 알 수 있다.

서브-어레이 워드 라인 구동기(106-00 내지 106-10)는 전달 장치(Q102), 구동기 장치(Q104) 및 해제 장치(Q106)를 포함하는 것으로 도시되어 있다. 전달 장치(Q102)는 래치[예를 들어, 104-A0 또는 104-B0]로부터 래치된 값을 구동 장치(Q104)의 게이트에 인가한다. 해제 선택 장치(Q106)는 다른 래치[예를 들어, 104-A1 또는 104-B1]로부터 래치된 값을 그 게이트에서 수신할 수 있다. 구동기 장치(Q104)는 활성화 전압을 서브-어레이 워드 라인에 인가할 수 있고, 해제 장치(Q106)는 서브-어레이 워드 라인에 비활성화 전압을 인가할 수 있다. 전달 장치(Q102), 구동 장치(Q104) 및 해제 장치는 절연 게이트 전계 효과 트랜지스터(IGFETs)를 포함할 수 있고, 도1a의 특정 장치에 있어서는 n-채널 IGFETs가 된다.

한 실시예의 회로(100)의 일반적인 구성을 설명하였으며, 지금은 실시예의 회로(100)의 동작을 도2의 타이밍도와 함께 설명한다. 도2에는 특정 뱅크 선택 신호들이 활성화될 때 나타내는 "BXi" 파형을 포함하는 다수의 파형이 도시되어 있다. "MWL, /MWL" 파형은 상보 메인 워드 라인 쌍의 응답을 나타낸다. "RXmn" 파형은 워드 라인 공급 신호의 응답을 나타낸다. 값("m")은 특정 뱅크에 대응할 수 있고, 값("n")은 워드 라인들의 그룹으로부터 한 워드 라인의 선택에 대응할 수 있다. "SWLmn" 파형은 선택된 서브-어레이 워드 라인들의 응답을 나타낸다. RXmn 파형의 경우에서 처럼, "m"은 특정 뱅크를 나타낼 수 있고, "n"은 워드 라인들의 그룹으로부터 하나의 워드 라인을 지정할 수 있다.

지금, 도1과 함께 도2를 참조하면, 시간(t0)에서, 뱅크 선택 신호(BX0)는 낮은 전압(GND)에서 보다 높은 전압(VDH)으로 천이한다. 낮은 전압에서 높은 전압으로의 천이 결과로서 메인 워드 라인은 래치 저장 장치에 결합된다. 예를 들어, 도1b의 다이나믹 래치가 이용되는 경우에, 높은 BXO 값은 래치(104-A0 및 104-A1)내의 트랜지스터(Q100)를 턴-온 시킨다. 래치 회로(104-A0)내의 트랜지스터(Q100)는 메인 워드 라인(MWL)과 그 저장 장치(Q100) 사이에 낮은 임피던스 경로를 제공한다. 유사하게, 래치 회로(104-A1)내의 트랜지스터(Q100)는 메인 워드 라인(/MWL)과 그 저장 장치(Q100) 사이에 낮은 임피던스 경로를 제공한다. 도1c의 스테틱 래치가 이용되는 경우에, 높은 BXO 값은 래치(104-A0 및 104-A1)내의 게이트(T100)를 턴-온 시킨다. 래치 회로(104-A0)내의 게이트(T100)는 메인 워드 라인(/MWL)(그 반전된 출력으로 인하여)과 그 저장 장치[교차 결합된 인버터(I100 및 I102)] 사이에 낮은 임피던스 경로를 제공하게 된다. 래치 회로(104-A1)내의 게이트(T100)는 메인 워드 라인(MWL)과 그 자신[교차 결합된 인버터(I100 및 I102)] 사이에 낮은 임피던스 경로를 제공한다. 이러한 방법으로, 활성화된 뱅크 선택 신호는 메인 워드 라인 값을 래치 저장 소자들에 결합할 수 있다.

시간(t0) 이후에 바로, 메인 워드 라인(MWL)은 또한 VDH 전압으로 구동되고, 그 상보 워드 라인(/MWL)은 GND 전압으로 구동된다. BXO 신호가 높게 유지되기 때문에, 높은 MWL 값은 래치(104-A0)에 저장되고, 낮은 /MWL 값은 래치(104-A1)에 저장된다. 높고 낮은 메인 워드 라인 값들을 래치(104-A0 및 104-A1)에 각각 인가함으로써, 서브-어레이 워드 라인(106-00 내지 106-03)의 그룹을 선택할 수 있다.

4개의 선택된 서브-어레이 워드 라인(SWL-00 내지 SWL-03) 중 한 워드 라인을 선택하기 위해, RX00 신호는 높게 구동되고, RXO1 내지 RX03 신호는 낮게 된다. 결과적으로, 서브-어레이 워드 라인(SWL-00)은 선택 레벨(도1 및 도2의 특정 예에서 높은 레벨)로 구동된다. 이러한 방법으로, 서브-어레이 플레이트(102-A)내의 메모리 로우는 선택될 수 있다.

시간(t1)에서, BX0 신호는 GND 레벨로 복귀한다. 도1b의 다이나믹 래치가 이용되는 경우에, 트랜지스터(Q100)는 턴-오프 되며, 저장 장치(C100)를 MWL 라인[래치(104-A0)의 경우에] 또는 /MWL 라인[래치(104-A1)의 경우에]으로부터 분리한다. 도1b의 스테틱 래치가 이용되는 경우에, 트랜지스터(T100)는 턴-오프 되며, 저장 장치[교차 결합된 인버터(I100 및 I102)]를 /MWL 라인[래치(104-A0)의 경우에] 또는 MWL 라인[래치(104-A1)의 경우에]으로부터 분리한다.

시간(t1) 이후에, MWL 신호는 낮은 레벨로 복귀할 수 있고, /MWL 신호는 높은 레벨(VDD)로 천이한다. VDD 레벨은 VH 레벨 보다 낮게 될 수 있다. 그러나, 활성화 RX00 신호를 계속하여 인가함으로써, 이전의 활성화 상보 메인 워드 라인 신호들이 래치 상태로 유지되기 때문에, 서브-어레이 워드 라인(SWL-00)은, 심지어 상보 메인 워드 라인들이 활성화 상태로 되어도, 계속하여 선택된다.

시간(t2)에서, 다른 뱅크 선택 신호(BX1)는 GND 레벨에서 VDH 레벨로 천이된다. 결과적으로, 높은 BX1 신호는 래치(104-B0 및 104-B1) 각각에 결합되는 MWL 및 /MWL 레벨로 나타난다. 래치(104-B0 및 104-B1)가 도1b 또는 도1c의 형태를 갖는 경우에, 그들 래치는 상술한 래치(104-A0 및 104-A1)와 함께 설명된 것 처럼 동작할 수 있다. 이러한 방법으로, 동일한 상보 메인 워드 라인 쌍은 특정 뱅크들에 대한 선택 값을 래치함으로써 서로 다른 뱅크들을 선택할 수 있다.

래치(104-B0 및 104-B1)내의 활성화 MWL 및 /MWL의 래칭을 이용하면, 서브-어레이 워드 라인(SWL-10 내지 SWL-13)의 그룹이 선택된다. 4개의 선택된 서브-어레이 워드 라인(SWL-10 내지 SWL-13) 중 한 워드 라인을 활성화하기 위하여, RX10 신호는 높은 레벨로 구동되고, RX11 내지 RX13 신호는 낮은 레벨이 된다. 결과적으로, 서브-어레이 워드 라인(SWL-10)은 높은 레벨로 구동된다. 이러한 방법으로, 서브-어레이 플레이트(102-B)내의 메모리 셀의 로우는 다른 서브-어레이 플레이트(102-A)내의 메모리 셀의 로우를 선택하기 위해 이용된 동일한 상보 워드 라인 쌍(MWL 및 /MWL)을 이용하여 선택될 수 있다.

시간(t3)에서, BX1 신호는 GND 레벨로 복귀한다. 래치(104-B0 및 104-B1)는 상술한 것 처럼 동작하게 되고, 상보 워드 라인 쌍(MWL 및 /MWL)으로부터 각각 래치된 값들을 분리한다. 특히, 서브-어레이 워드 라인(SWL-10 내지 SWL-13)의 그룹은 선택된 상태를 유지하게 된다.

다음, 시간(t3)에서, MWL 신호는 낮은 레벨로 복귀할 수 있고, /MWL 신호는 높은 레벨(VDD)로 천이된다. 그러나, 활성 RX10 신호를 계속하여 인가함으로써, BX1 신호가 낮게 되기 때문에, 서브-어레이 워드 라인(SWL-10)은, 심지어 상보 메인 워드 라인들이 비활성 상태로 되어도, 연속으로 선택될 수 있다.

시간(t4)에서, 서브-어레이 플레이트(102-A)에 대해 3번째 액세스가 이루어진다. BX0 신호가 상승하여, 필수적으로 래치 회로(104-A0 및 104-A1)에 게이트 입력을 인에이블 한다. 그 이후에, RX00 신호는 GND 레벨로 하강하여, 서브-어레이 워드 라인(SWL-00)에서 해제되도록 한다. 이는 다른 상보 메인 워드 라인(들)을 선택할 수 있고, 결과적으로, 서브-어레이 워드 라인들의 그룹에서 선택되도록 할 수 있다. 그로 인해, 서브-어레이 워드 라인 중 한 워드 라인은 RX00 내지 RX03 신호를 높게 구동시켜 활성화될 수 있다.

이러한 방법으로, 제 1 실시예에서는 복수의 뱅크에 선택 값을 제공할 수 있는 메인 워드 라인(또는 상보 메인 워드 라인 쌍)을 포함할 수 있는 것에 대해 설명하였다. 이와 같은 유리한 선택 능력을 성취하기 위한 방법은 하나 이상의 서브-어레이 워드 라인들을 선택하기 위한 래치들을 포함하는 것이다. 이와 같은 래치들은 하나의 뱅크에 대해 메인 워드 라인 값을 래치할 수 있다. 메인 워드 라인은 제 2 뱅크내의 하나 이상의 서브-어레이 워드 라인들을 선택하기 위하여 다시 한번 활성화 레벨로 구동될 수 있다.

도3의 회로도와 도4의 타이밍도를 참조하여 제 2 실시예를 설명한다. 제 2 실시예는 다이나믹 래치를 형성하기 위한 워드 라인 구동 노드들의 고유의 용량을 이용할 수 있다. 이와 같은 방법은 래치에 필요한 회로의 면적을 감소시킬 수 있다.

제 2 실시예는 도3에 도시되고 전체 참조 부호(300)로 표시된 워드 라인 제어 회로이다. 도3의 특정 장치는 제 1 실시예와 같은 대부분의 동일한 전체 구성을 포함할 수 있다. 복수의 메모리 셀을 포함할 수 있는 두 개의 상이한 서브-어레이 플레이트(302-A 및 302-B)를 포함한다. 서브-어레이 플레이트(302-A 및 302-B)는 메모리 뱅크(BANK0 및 BANK1)에 대응할 수 있다.

뱅크 로우의 셀의 메모리는 서브-어레이 워드 라인의 활성화에 의해 액세스될 수 있다. 도3에 있어서, 서브-어레이 워드 라인(SWL-00 내지 SWL-03)은 BANK0의 로우를 액세스할 수 있고, 서브-어레이 워드 라인(SWL-10 내지 SWL-13)은 BANK1의 로우를 액세스할 수 있다. 각각의 서브-어레이 워드 라인(SWL-00 내지 SWL-13)은 대응하는 서브-어레이 워드 라인 구동기(304-00 내지 304-13)에 의해 구동된다. 서브-어레이 워드 라인 구동기(304-00 내지 304-13)는 메인 워드 라인(MWL)에 각각 결합되어 있다. 그룹(304-00 내지 304-03)으로부터의 하나의 서브-어레이 워드 라인 구동기는 4개의 구동기 신호(RX00-RX03) 중 한 신호에 따라 활성화될 수 있다. 유사한 방법으로, 그룹(304-10 내지 304-13)으로부터의 하나의 서브-어레이 워드 라인 구동기는 4개의 다른 구동기 신호(RX10-RX13) 중 한 신호에 따라 활성화될 수 있다.

서브-어레이 워드 라인 구동기를 위한 한 장치는 서브-어레이 워드 라인 구동기(304-00 내지 304-10)로 설명된다. 서브-어레이 워드 라인 구동기(304-00 내지 304-10)는 도3에 상세히 도시되어 있다. 한 특정 장치에 있어서, 서브-어레이 워드 라인 구동기(304-00 내지 304-10)는 모든 서브-어레이 워드 라인 구동기들의 기본 구조를 나타낼 수 있다.

서브-어레이 워드 라인 구동기(304-00 내지 304-10)는 구동기 장치(Q300), 해제 장치(Q302), 전달 장치(Q304) 및 구동 인버터(I300)를 포함하는 것으로 도시되어 있다. 구동기 장치(Q300)는 활성화 전압을 서브-어레이 워드 라인에 인가할 수 있고, 해제 장치(Q302)는 서브-어레이 워드 라인에 비활성화 전압을 인가할 수 있다. 구동기 및 해제 장치(Q300 및 Q302)는 절연 게이트 전계 효과 트랜지스터(IGFETs)를 포함할 수 있고, 도3의 특정 장치에 있어서는 n-채널 IGFETs가 된다. 전달 장치(Q304)는 선택 장치(Q300)에 메인 워드 라인 신호를 공급한다. 도3의 장치에 있어서, 선택 장치는 워드 라인(MWL)과 장치(Q300)의 게이트 사이에 배치된 소스-드레인 경로를 갖는 n-채널 IGFET 이다. 장치(Q304)의 게이트는 뱅크 선택 신호를 수신한다. 구동기 인버터(I300)는 Q300의 게이트에서 수신된 MWL 신호를 변환하여 해제 장치(Q302)의 게이트에 인가한다.

서브-어레이 구동기(304-00 및 304-10)에 의해 설명된 특정 서브-어레이 구동기 장치에 있어서, 장치(Q300)의 게이트는 저장 노드(308)의 일부를 형성한다. 각각의 저장 노드(308)는, 그에 대응하는 전달 게이트(Q304)와 조합하여, 메인 워드 라인값을 래치하기 위해 제공된다. 따라서, 서브-어레이 워드 라인 구동기(304-00 내지 304-10)도 다이나믹 래치(310A 및 310B)로서 역할을 한다.

제 2 실시예에 있어서, 상보 메인 워드 라인(/MWL)은 포함되지 않았다. 이러한 특정 방법은 반도체 메모리 장치에 필요한 배선의 수를 감소시킬 수 있다.

제 2 실시예의 일반적인 구성을 설명하였으며, 지금은 제 2 실시예의 동작을 도4를 참조하여 설명한다. 도4는 두 개의 뱅크 선택 신호(BX0 및 BX1)에 대한 응답을 나타내는 "BXi" 파형, 메인 워드 라인의 응답을 나타내는 "MWL" 파형, 선택된 공급 신호(RX00-RX13)의 응답을 나타내는 "RXmn" 파형과, 선택된 서브-어레이 워드 라인(SWL-00 내지 SWL-13)의 응답을 나타내는 "SWLmn" 파형을 포함한다.

도3과 함께 도4를 참조하면, 시간(t0)에서, 뱅크 선택 신호(BX0)는 낮은 전압(GND)에서 보다 높은 전압(VDH)으로 천이한다. 낮은 전압에서 높은 전압으로의 천이 결과로서 다이나믹 래치(310-A)의 전달 장치(Q304)가 턴-온 된다. 결과적으로, 다이나믹 래치(310-A)/서브-어레이 워드 라인 구동기(304-00)내의 저장 노드(308)와 MWL 라인 사이에 낮은 임피던스 경로가 형성된다. 이러한 방법으로, 활성화된 뱅크 선택 신호는 메인 워드 라인 값을 래치 저장 소자[예를 들어, 노드(308A 또는 308-B)에 결합할 수 있다.

시간(t0) 이후에 바로, 메인 워드 라인(MWL)은 또한 VDH 전압으로 구동된다. BXO 신호가 높게 유지되기 때문에, 높은 MWL 값은 다이나믹 래치(310A)/구동기(304-00)의 저장 노드에 저장된다. 그 결과, 서브-어레이 워드 라인(SWL-00 내지 SWL-03)의 그룹을 선택할 수 있다.

4개의 선택된 서브-어레이 워드 라인(SWL-00 내지 SWL-03) 중 한 워드 라인을 선택하기 위해, RX00 신호는 높게 구동되고, RXO1 내지 RX03 신호는 낮게 된다. 결과적으로, 서브-어레이 워드 라인(SWL-00)은 선택 레벨(도3 및 도4의 특정 예에서 높은 레벨)로 구동된다. 이러한 방법으로, 서브-어레이 플레이트(302-A)내의 메모리 셀의 로우는 선택될 수 있다.

시간(t1)에서, BX0 신호는 GND 레벨로 복귀한다. 다이나믹 래치(310A)/구동기(304-00)내의 선택 장치(Q300)는 턴-오프 되고, MWL 라인으로부터 저장 노드(308-A)를 분리한다. 이러한 방법으로, 활성화된 서브-어레이 워드 라인(SWL-00)은 선택된 상태를 유지할 수 있다.

시간(t1) 이후에, MWL 신호는 낮은 레벨로 복귀할 수 있다. 그러나, 다이나믹 래치(310A)/구동기(304-00)의 저장 노드(308-A)는 선택된 (높은) 레벨을 유지하기 때문에, 메인 워드 라인이 비활성 상태로 되어도, 서브-어레이 워드 라인(SWL-00)은 계속 선택된다.

시간(t2)에서, 다른 뱅크 선택 신호(BX1)는 GND 레벨에서 VDH 레벨로 천이된다. 결과적으로, 높은 BX1 신호로 인하여 다이나믹 래치(310-B)내의 저장 노드(308)에 MWL 라인이 결합된다. 이러한 방법으로, 메인 워드 라인 값은 제 1 뱅크(예를 들어, BANK0)에 인가될 수 있고, 그후에 제 2 뱅크(예를 들어, BANK1)에 인가될 수 있다.

저장 노드(308-B)에 인가되는 높은 값은 제 2 뱅크(BANK1)내의 서브-어레이 워드 라인(SWL-10 내지 SWL-13)의 그룹을 선택한다. 4개의 선택된 서브-어레이 워드 라인(SWL-10 내지 SWL-13) 중 한 워드 라인을 활성화하기 위하여, RX10 신호는 높은 레벨로 구동되고, RX11 내지 RX13 신호는 낮은 레벨이 된다. 결과적으로, 서브-어레이 워드 라인(SWL-10)은 높은 레벨로 구동된다. 이러한 방법으로, 서브-어레이 플레이트(302-B)내의 메모리 셀의 로우는 다른 서브-어레이 플레이트(302-A)내의 메모리 셀의 로우를 선택하기 위해 이용된 동일한 메인 워드 라인(MWL)을 이용하여 선택될 수 있다.

시간(t3)에서, BX1 신호는 GND 레벨로 복귀한다. 다이나믹 래치(310B)/구동기(304-10)내의 여러 전달 장치(Q304)는 턴-오프 되고, 메인 워드 라인(MWL)으로부터 저장된 MWL 값을 분리한다. 서브-어레이 워드 라인(SWL-10 내지 SWL-13)의 그룹은 선택된 상태를 유지하게 된다.

다음, 시간(t3)에서, MWL 신호는 낮은 레벨로 복귀할 수 있다. 활성 RX10 신호를 계속하여 인가함으로써, BX1 신호가 낮게 되기 때문에, 서브-어레이 워드 라인(SWL-10)은, 심지어 메인 워드 라인(MWL)이 비활성 상태로 되어도, 연속으로 활성화될 수 있다.

시간(t4)에서, 서브-어레이 플레이트(302-A)에 대해 3번째 액세스가 이루어지는데, 상이한 메인 워드 라인(도3에 도시하지 않음)의 활성화에 의해 이루어진다. BX0 신호가 다시 상승하여, 서브-어레이 플레이트(302-A)[서브-어레이 워드 라인 구동기(304-00 내지 304-13)를 포함]에 결합된 여러 서브-어레이 워드 라인 구동기들내의 전송 장치들을 인에이블 한다. 그 이후에, RX00 신호는 GND 레벨로 하강하여, 서브-어레이 워드 라인(SWL-00)에서 해제되도록 한다. 따라서, 다른 메인 워드 라인은 구동될 수 있고, 서브-어레이 워드 라인들(도3에는 도시하지 않음)의 상이한 그룹을 선택한다. 그로 인해, 서브-어레이 워드 라인 중 한 워드 라인은 RX00 내지 RX03 신호를 높게 구동시켜 활성화될 수 있다.

이러한 방법으로, 멀티-뱅크 메모리 장치는 복수의 뱅크들을 액세스하기 위하여 단일 메인 워드 라인들(또는 단일 상보 워드 라인 쌍)을 이용할 수 있다. 단지 하나의 메인 워드 라인을 이용하는 방법이 이용될 수 있기 때문에, 하나의 로우 디코더가 복수의 뱅크를 액세스하는데 이용될 수 있다.

상술한 여러 실시예는 하나 이상의 뱅크를 갖는 반도체 장치들에 이용될 수 있는 워드 라인 제어 회로를 설명하였다. 다이나믹 및/또는 스테틱 래치가 제공되기 때문에, 메인 라인 값은 저장될 수 있다. 이는 서로 다른 뱅크들내의 서브-어레이 워드 라인들을 개별적으로 제어할 수 있다. 이는 서브-어레이 워드 라인들이 개별적으로 제어할 수 없는 도6에 도시된 종래의 예와는 상반된다. 따라서, 본 명세서에 설명된 기술로부터 이득을 얻을 수 없는 종래의 방법은 각각의 상이한 뱅크에 대해 상이한 메인 워드 라인들을 강제고 제공된다.

역으로, 상술한 여러 실시예에 있어서, 상이한 뱅크들내의 상이한 서브-어레이 워드 라인들을 액세스하기 위해 단일 메인 워드 라인이 이용될 수 있기 때문에, 복수의 뱅크내의 상이한 장소를 액세스하기 위해 단일 로우 디코더가 이용될 수 있다. 복수의 뱅크들에 단일 로우 디코더가 이용되는 경우에, 반도체 메모리 장치에서 차지할 수 있는 면적을 감소시킬 수 있다.

도1a의 장치에 상보 메인 워드 라인들이 이용되었지만, 단일 메인 워드 라인이 이용될 수 있음을 주목한다. 이러한 경우에, /MWL 값은 래치[예를 들어, 104-A1 및 104-B1] 이전에 반전될 수 있다. 선택적으로, 래치는 도1c에 도시된 것 처럼 인버팅 래치가 될 수 있다.

일반적인 RAM 구조를 참조하여 여러 실시예를 설명하였지만, 상술한 실시예의 워드 라인 제어 회로는 다이나믹 랜덤 액세스 메모리(DRAM)에 유리하게 이용될 수 있다. DRAM 제조 공정은 래치 구조 등에 이용을 위해 신뢰성이 있는 캐패시터를 형성할 수 있다. 또한, DRAM 메모리 셀들이 매우 소형이기 때문에, 단일 메인 워드 라인을 이용하는 피치의 장점은 특히 유리하게 될 수 있다.

또한, 동기식 DRAM은 본 실시예의 기술로부터 유리하게 될 수 있다. 많은 SDRAMs에 이용되는 "파이프라인(pipelined)" 액세스는, 서로 다른 뱅크들에 대해 상대적으로 빠른 연속 액세스가 성취될 수 있기 때문에, 상술한 아키텍쳐에 도움이 될 수 있다.

그러나, 일반적으로 DRAMs와 특히 SDRAM에 본 발명을 이용함으로써 임의 장점을 얻을 수 있지만, 본 발명은 그와 같은 특정 응용에 제한을 두지 않는다. 또한, "서브-어레이 워드 라인들"에 결합된 "메인 워드 라인들"을 갖는 다른 장치도 본 발명의 명세서에 설명된 기술로부터 유리한 장점을 얻을 수 있다. 여러 예에서 처럼, 스테틱 RAMs(SRAMs) 또는 예를 들어, 판독 전용 메모리들(RAMs)과 같은, 전기적으로 프로그램 가능한 ROMs(EPROM), 전기적으로 소거 가능한 프로그램 가능 ROMs(EEPROMs 및 "프레쉬" EEPROMs) 및 강유전성 RAMs(FRAMs)를 포함하는 비휘발성 메모리 장치들은 청구된 발명으로부터 유리하게 될 수 있다.

본 발명은 메모리 장치에만 제한되는 것으로 구성되지 않는다. 전도 라인들의 계층에 의해 액세스되는 조밀하고 반복된 논리 셀 구조를 갖는 다른 집적 회로들은 상술한 래칭 방법을 이용할 수 있다. 예를 들어, 프로그램 논리 장치(PLDs) 및 프로그램 가능한 논리 어레이(PLAs)와 같은 프로그램 가능한 회로들은 전도 라인들의 하나 이상의 레벨로 액세스될 수 있는 다수의 게이트들을 포함하고, 그래서, 본 명세서에 설명된 기술로부터 유리한 장점을 얻을 수 있다.

따라서, 본 명세서에 설명된 여러 특정 실시예가 상세히 설명되었지만, 본 발명은 본 발명의 정신 및 범위로부터 벗어나지 않는 범주에서 여러 변경안, 수정안 및 대치안이 있을 수 있음을 알 수 있다. 따라서, 본 발명은 첨부된 특허 청구 범위에 의해 정의된 것만으로 한정되지 않는다.

상이한 뱅크들내의 상이한 서브-어레이 워드 라인들을 액세스하기 위해 단일 메인 워드 라인이 이용될 수 있기 때문에, 복수의 뱅크내의 상이한 장소를 액세스하기 위해 단일 로우 디코더가 이용될 수 있다. 복수의 뱅크들에 단일 로우 디코더가 이용되는 경우에, 반도체 메모리 장치에서 차지할 수 있는 면적을 감소시킬 수 있다.

Claims

워드 라인 제어 회로에 있어서,

제 1 뱅크 및 제 2 뱅크에 배열된 복수의 유닛 셀;

제 1 뱅크의 유닛 셀들에 결합된 적어도 하나의 제 1 서브-워드 라인;

제 2 뱅크의 유닛 셀들에 결합된 적어도 하나의 제 2 서브-워드 라인;

메인 워드 라인 값을 제공하는 적어도 하나의 메인 워드 라인과;

메인 워드 라인 값을 래치하고, 적어도 하나의 제 1 서브-워드 라인을 선택할 수 있는 적어도 하나의 제 1 래치를 포함하는 워드 라인 제어 회로.
제 1 항에 있어서, 각각의 뱅크에 관련된 뱅크 선택 신호를 더 포함하고,

상기 제 1 서브-워드 라인을 더 포함하는 메인 워드 라인의 활성화 및 관련된 뱅크 선택 신호의 활성화에 의해 선택될 수 있는 워드 라인 제어 회로.
제 1 항에 있어서, 제 1 서브-워드 라인의 그룹;

서브-워드 라인 그룹의 제 1 서브-워드 라인들을 선택하기 위한 서브-워드 라인 구동기들의 그룹을 더 포함하고,

상기 적어도 하나의 제 1 래치는 서브-워드 라인 구동기들의 그룹에 공통으로 결합된 출력을 제공하는 워드 라인 제어 회로.
제 1 항에 있어서, 상기 적어도 하나의 제 1 래치는 제 1 래치 출력에 결합된 스위치 장치와 전하 저장 장치를 포함하는 워드 라인 제어 회로.
제 4 항에 있어서, 상기 전하 저장 장치는 캐패시터인 워드 라인 제어 회로.
제 4 항에 있어서, 상기 스위치 장치는 절연 게이트 전계 효과 트랜지스터인 워드 라인 제어 회로.
제 1 항에 있어서, 상기 적어도 하나의 제 1 래치는 제 1 래치 출력에 교차 결합된 인버터들과 스위치 장치를 포함하는 워드 라인 제어 회로.
제 1 항에 있어서, 상기 메인 워드 라인 값을 래치하고 적어도 하나의 제 2 서브-워드 라인을 선택할 수 있는 적어도 하나의 제 2 래치를 더 포함하는 워드 라인 제어 회로.
워드 라인 제어 회로에 있어서,

메인 워드 라인;

제 1 뱅크에 결합된 제 1 서브-어레이 워드 라인;

제 2 뱅크에 결합된 제 2 서브-어레이 워드 라인;

제 1 서브-어레이 워드 라인을 활성화하는 제 1 뱅크 서브-워드 구동기와;

제 1 뱅크에 대응하는 뱅크 선택 신호의 활성화에 의해 제 1 뱅크 다이나믹 래치에 래치되는 메인 워드 라인 값을 포함하고,

상기 제 1 서브-워드 구동기는,

제 1 뱅크 절연 게이트 구동 트랜지스터와,

저장 장치로서 제 1 서브-워드 구동기의 게이트 용량을 이용하는 제 1 뱅크 다이나믹 래치를 포함하는 워드 라인 제어 시스템.
제 9 항에 있어서, 상기 제 1 서브-워드 라인은 메인 워드 라인의 활성화와 제 1 뱅크에 대응하는 뱅크 선택 신호의 활성화에 의해 선택될 수 있는 워드 라인 제어 회로.
제 9 항에 있어서, 상기 제 1 서브-워드 구동기는 제 1 뱅크에 대응하는 뱅크 선택 신호가 활성화될 때 구동 트랜지스터의 게이트와 메인 워드 라인 사이에 낮은 임피던스 경로를 제공하는 전달 장치를 더 포함하는 워드 라인 제어 회로.
제 9 항에 있어서, 구동 전위를 수신할 수 있는 복수의 구동기 라인들;

그룹의 각각의 제 1 서브-어레이 워드 라인이 구동기 라인들 중 적어도 하나의 구동기 라인에 대응하는 제 1 서브-어레이 워드 라인들의 그룹을 더 포함하고,

상기 제 1 서브-어레이 워드 라인들의 그룹은 메인 워드 라인의 활성화와 제 1 뱅크에 대응하는 뱅크 선택 신호의 활성화에 의해 선택될 수 있고 서브-어레이 워드 라인의 선택된 그룹으로부터의 하나의 서브-어레이 워드 라인은 구동 전위를 수신하는 대응하는 구동기 라인에 의해 활성화되는 워드 라인 제어 회로.
제 12 항에 있어서, 제 1 서브-어레이 워드 라인들의 상기 그룹의 각각의 서브-어레이 워드 라인은 대응하는 서브-워드 구동기에 의해 구동되고,

각각의 서브-워드 구동기의 구동 트랜지스터의 소스-드레인 경로는 적어도 하나의 구동기 라인에 결합되는 워드 라인 제어 회로.
제 9 항에 있어서, 제 2 서브-어레이 워드 라인을 활성화하는 제 2 서브-워드 구동기와;

제 2 뱅크에 대응하는 뱅크 선택 신호의 활성화에 의해 제 2 뱅크 다이나믹 래치에 래치되는 메인 워드 라인 값을 더 포함하고,

상기 제 2 서브-워드 구동기는,

제 2 뱅크 절연 게이트 구동 트랜지스터와,

저장 장치로서 제 2 뱅크 절연 게이트 구동 트랜지스터의 게이트 용량을 이용하는 제 2 뱅크 다이나믹 래치를 포함하는 워드 라인 제어 회로.
반도체 장치에 있어서,

적어도 제 1 뱅크 및 제 2 뱅크에 논리적으로 배열된 복수의 유닛 셀들;

제 1 뱅크에 대응하는 제 1 뱅크 선택 신호와 제 2 뱅크에 대응하는 제 2 뱅크 선택 신호를 포함하는 복수의 뱅크 선택 신호;

제 1 뱅크의 선택된 유닛 셀들에 결합된 제 1 뱅크 전도 라인들;

제 2 뱅크의 선택된 유닛 셀들에 결합된 제 2 뱅크 전도 라인들;

적어도 하나의 멀티-뱅크 전도 라인;

멀티-뱅크 전도 라인과 제 1 뱅크 전도 라인들 사이에 배치되어, 제 1 뱅크 선택 신호가 활성화될 때 멀티-뱅크 전도 라인 값을 래치하는 제 1 래치와;

멀티-뱅크 전도 라인과 제 2 뱅크 전도 라인들 사이에 배치되어, 제 2 뱅크 선택 신호가 활성화될 때 멀티-뱅크 전도 라인 값을 래치하는 제 2 래치를 포함하는 반도체 장치.
제 15 항에 있어서, 상기 제 1 래치는 다이나믹 래치인 반도체 장치.
제 15 항에 있어서, 상기 제 1 래치는 스테틱 래치인 반도체 장치.
제 15 항에 있어서, 상기 제 1 뱅크 전도 라인들은 대응하는 제 1 뱅크 구동기 절연 게이트 전계 효과 트랜지스터들에 의해 활성화 레벨로 구동되고, 제 1 뱅크 구동기 절연 게이트 전계 효과 트랜지스터들의 게이트들은 그들 각각의 게이트들에서 래치된 멀티-뱅크 전도 라인 값들을 수신하고;

상기 제 2 뱅크 전도 라인들은 대응하는 제 2 뱅크 구동기 절연 게이트 전계 효과 트랜지스터들에 의해 활성화 레벨로 구동되고, 제 2 뱅크 구동기 절연 게이트 전계 효과 트랜지스터들의 게이트들은 그들 각각의 게이트들에서 래치된 멀티-뱅크 전도 라인 값들을 수신하는 반도체 장치.
제 15 항에 있어서, 상기 유닛 셀들은 다이나믹 랜덤 액세스 메모리 셀들인 반도체 장치.
제 19 항에 있어서, 상기 반도체 장치는 동기식 다이나믹 랜덤 액세스 메모리 장치이고;

상기 제 1 뱅크 전도 라인들은 제 1 서브-어레이 워드 라인들이고;

상기 제 2 뱅크 전도 라인들은 제 2 서브-어레이 워드 라인들이며;

적어도 하나의 멀티-뱅크 전도 라인은 메인 워드 라인인 반도체 장치.