JP4059951B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、バンク構成を有する半導体記憶装置に関する。
【0002】
【従来の技術】
図36は、従来技術に従うRAM(DRAM又はSDRAM)の構成を示す回路図である。メモリアレイ(MEM−ARRAY)とは、1つのカラムデコーダと1つのロウデコーダとによってデコードされる範囲をいう。1個のメモリアレイには、1個のバンクが対応する。図36においては、1個のバンクBANK100が1個のロウデコーダRDと1個のカラムデコーダCDとによってデコードされる例が示されている。
【0003】
複数のバンクを制御する構成について、図37を用いて説明する。図37は、異なるバンクを互いに独立に制御する従来の回路構成を示す回路図である。バンクを用いる利点は、バンク毎に独立した制御を行うことによってRAMの効率的な利用を図ることにある。以下に説明を行う。
【0004】
デバイスには、ロウアドレス(ROW−ADDRESS)及びバンクアドレス(BANK−ADDRESS)が供給される。ロウバンクセレクタ(ROW BANK SELECTOR)は、バンクアドレスに応じてロウアドレスを選択し、これを保持しつつローカルロウアドレス(LOCAL ROW ADDRESS)として出力する。その結果、バンクアドレスによって選択されたローカルロウアドレスのみが活性化され、これに対応する(例えばBANK100の)ロウデコーダRDが活性化する。そして、ロウデコーダRDによってメインワード線MWLが選択され、メインワード線MWLが選択された状態が保持される。
【0005】
複数のロウバンクセレクタがローカルロウアドレスを互いに独立に保持するという機能によって、複数のバンクを独立に制御することが可能となる。詳しくは、まずバンクアドレスによってバンクBANK100を選択してロウアドレスによって1本のメインワード線MWLを活性化し、この状態のまま引き続きバンクアドレス及びロウアドレスを与えてバンクBANK110のメインワード線を活性化するという回路動作が可能となっている。ロウバンクセレクタは互いに独立にロウアドレスを保持するので、引き続き与えられるローカルロウアドレス同士は異なっていても良い。
【0006】
メインワード線の選択後に、デバイスにはカラムアドレス(COLUMN ADDRESS)及びバンクアドレスが供給される。カラムバンクセレクタ(COLUMN BANK SELECTOR)はバンクアドレスに応じてカラムアドレスを選択してローカルカラムアドレス(LOCAL COLUMN ADDRESS)として出力する。その結果、バンクアドレスによって選択されたローカルカラムアドレスのみが活性化され、これに応じて例えばBANK100のカラムデコーダCDが活性化してカラム選択線CSLが選択される。
【0007】
【発明が解決しようとする課題】
以上の構成では、1個のメモリアレイを複数のバンクに分割してRAMの効率的な利用を図る際には種々の制約を受ける。図37に示される点線においてバンクBANK100をカラム方向に分割して新たに2つのバンクを形成した場合を想定して説明を行う。
【0008】
メインワード線を活性化してこの状態を保持することを、分割されたバンク毎に互いに独立に行わなければならない。従って、ローカルロウアドレスを保持するロウデコーダを、分割したバンク毎に設ける必要が生じる。ロウデコーダを分割したバンク毎に設けると、回路面積の増大を招くという問題点がある。
【0009】
RAMに備わるメモリセルのデータを増幅することに関しても、バンクの分割によって問題が生ずる。図36に例示されるように、メモリセルMCからデータ線DLへと読み出されたデータは、メモリセルMCが配置されているサブアレイ(SUB−ARRAY)をカラム方向において挟み込む2個のセンスアンプ群SAGにおいて増幅される。詳細には、センスアンプ群SAGには複数のセンスアンプSAが配置されており、このセンスアンプSAが増幅を行う。1つのサブアレイ中のデータの増幅には、該サブアレイを挟む2つのセンスアンプ群SAGの両者が関与する。増幅されたデータは、センスアンプSAにおいて保持される。
【0010】
図36に例示される点線においてバンクBANK100を分割した際には、分割のなされた境界部分に存在するセンスアンプ群SAGを挟む2つのサブアレイが同時に活性化されてしまうという状況が起こり得る。例えばメインワード線MWL1,2の双方が活性化してしまった場合を考える。上述のようなデータの増幅の機構に基づき、メインワード線MWL1,2が各々存在するサブアレイを挟み込むセンスアンプ群SAGはそれぞれが増幅に関与しようとする。すると、境界部分のセンスアンプ群SAGは2つのサブアレイのデータの増幅を同時に行わなければならなくなり、どちらか片方のデータが犠牲にされるという問題点がある。
【0011】
上述の問題を解決するために、境界部分にセンスアンプ群SAGを2重に設けるという構造が用いられている。図38は、ロウデコーダRD100,101と、分割の境界部分に2重に設けられたセンスアンプ群SAGとを備えるRAMを示す回路図である。
【0012】
ロウデコーダRD100,RD101は、図36のバンクBANK100が分割されて形成された2つのバンクBANK100,BANK101に対して各々設けられている。ロウデコーダRD100,RD101を独立に制御するために、図37に示されるロウバンクセレクタが設けられている(図示は省略されている。ロウバンクセレクタによって、ローカルロウアドレスはロウデコーダRD100,RD101に独立に入力される。境界部分にはセンスアンプ群SAGが2重に設けられており、バンクBANK100,BANK101において独立にデータの増幅を行うことが可能となっている。
【0013】
このような構成によって、1つのメモリアレイが分割されたバンク毎において、ロウアドレスの異なるメインワード線MWL0,MWL1を独立に選択して保持することが可能となる。
【0014】
しかし、境界部分にセンスアンプ群SAGを2重に設けねばならず、バンクの分割数が増大するにつれてセンスアンプ群SAGの個数が増加し、ひいてはメモリアレイのレイアウト面積が増大してしまうという問題点がある。
【0015】
本発明は、以上の問題点に鑑み、回路面積が小さくとも効率的に利用することが可能である記憶装置及びこれに用いられるセンスアンプ制御装置を提供することを目的とする。
【0016】
【課題を解決するための手段】
請求項1に記載の半導体記憶装置は、各々が、行列状に配置された複数のメモリセルを有する第1および第2のバンク領域と、前記第1および第2のバンク領域に対して共通に設けられ、アドレス信号に応じて前記第1のおよび第2のバンク領域のメモリセルの行選択を行うロウデコーダと、前記ロウデコーダと前記第1のバンク領域と前記第2のバンク領域は順に行方向に配置され、さらに、前記第1から第2のバンク領域にまたがって行方向に延在し、前記ロウデコーダにより選択される行に対応して配設される複数のグローバルワード線と、前記バンク領域の行方向に延在して、前記第1および第2のバンク領域の各々に配設され、対応のバンク領域内の行選択を行う信号を伝達する複数のメインワード線と、前記第1および第2のバンク領域各々に設けられ、前記第1および第2のバンク領域に共通の前記グローバルワード線の信号とバンクアドレス信号に応答して、選択されたバンク領域の前記メインワード線を活性化するとともにその活性化状態を保持する複数のバンクラッチ回路と、1の前記メインワード線に対して複数設けられ、各々が前記メインワード線に対して並列に行方向に延在して配置されるとともに、対応のメモリセルの行に接続され、前記メインワード線により選択されたメモリセルの行の中から一部を選択する信号を伝達する複数のワード線と、前記複数のワード線に対応して設けられ、前記メインワード線の信号とサブデコーダイネーブル信号に応答して対応の前記ワード線を選択する複数のサブデコーダとを備える。
【0017】
請求項2に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置であって、前記複数のバンクラッチ回路は、前記メインワード線を単位として前記行方向において組に分けられており、前記組毎に独立であり該組内にては共通である解除信号に応じて前記活性化状態の保持の解除を行う。
【0018】
請求項3に記載の半導体記憶装置は、 請求項2に記載の半導体記憶装置であって、前記複数のバンクラッチ回路は、電源投入時又はリセット時に「解除」を指令する解除信号に応じて前記活性化状態の保持の解除を行う。
【0019】
請求項4に記載の半導体記憶装置は、請求項2に記載の半導体記憶装置であって、前記グローバルワード線及び前記メインワード線は同一のメタル配線層である。
【0020】
請求項5に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置であって、前記複数のバンクラッチ回路は、前記メインワード線を単位として前記行方向において組に分けられており、更に列方向においてブロックに分けられており、前記バンクアドレス信号は、前記組及び前記ブロック毎に独立に活性化される。
【0021】
請求項6に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置であって、前記複数のバンクラッチ回路は、前記行方向において並列に設けられつつ前記グローバルワード線に共通に接続されている。
【0022】
請求項7に記載の半導体記憶装置は、請求項2に記載の半導体記憶装置であって、前記アドレス信号によって選択されるメモリセルのデータは、センスアンプによって増幅され、前記センスアンプを制御するセンスアンプ制御回路は、前記バンクアドレス信号に応じて第1のセンスアンプ制御用イネーブル信号の導通を切り替えるスイッチング部と、前記スイッチング部を介して与えられる前記第1のセンスアンプ制御用イネーブル信号の論理を保持し、第1の出力端子から前記センスアンプを制御するセンスアンプイコライズ信号を与えるラッチ部とを有し、前記ラッチ部は、保持している前記センスアンプイコライズ信号の前記論理に応じて信号を出力する第2の出力端子を有し、前記センスアンプ制御回路は、自身に入力される第2のセンスアンプ制御イネーブル信号(/MNSAE、MPSAE)と、前記第2の出力端子からの前記信号とに応じて、自身から出力するセンスアンプ制御信号(NSAE、/PSAE)の活性を決定するゲート素子有する。
【0027】
【発明の実施の形態】
実施の形態1.
本実施の形態においては、従来技術と同一の構成、構造に同一の参照符号を付して説明を行う。また、説明の簡便のために、参照符号の最後に付されている数字を省略し、これを総括名称として参照することを行う。例えば、複数のバンクBANK0,BANK1をバンクBANKとして総称するごときである。
【0028】
参照符号の最後に付されている数字同士が対応している場合には、必要の際には“n”,“m”等の文字によって対応を一般的に示すこととする。例えば、バンクラッチBL0とバンクラッチイネーブル信号BLE0とが、バンクラッチBL1とバンクラッチイネーブル信号BLE1とがそれぞれ互いに組となっている場合には、バンクラッチBLn及びバンクラッチイネーブル信号BLEnのごときである。
【0029】
図1は、本実施の形態に従うRAMの構造を例示する回路図である。1つのロウデコーダRDと1つのカラムデコーダCDとによって制御されるメモリアレイは、2つのバンクBANK0,BANK1としてロウ方向に分割されている。バンクBANK0,BANK1は各々、バンクラッチ帯BLG、サブデコード帯SDG、サブアレイ(SUB−ARRAY)及びセンスアンプ群SAGによって構成されている。
【0030】
ロウデコーダRDは、バンクBANK0,BANK1にまたがって敷設されている、ロウ方向に伸びる複数のグローバルワード線GWLを備えている。グローバルワード線GWLの図示は、一本を除き省略されている。バンクラッチ帯BLGは複数のバンクラッチBLによって構成されおり、グローバルワード線GWLは、ロウ方向に一連に連なる複数のバンクラッチBLの集団毎に一本ずつ設けられ、このロウ方向の集団に属する全てのバンクラッチBLに共通に接続されている。換言すると、任意の1本のグローバルワード線GWLには複数のバンクラッチBLが接続されているが、これが接続されているバンクラッチBLは1つのバンクBANK内に1つだけである。
【0031】
ロウデコーダRDは、図37に示される従来通りのロウアドレスと、本発明において新規に設けられているロウデコーダイネーブル信号RDEとによって活性化され、複数のグローバルワード線GWLのうちの1本を選択する。
【0032】
バンクラッチBLは、バンクラッチイネーブル信号BLEとバンクラッチリセット信号BLRとを入力される。バンクラッチイネーブル信号BLE及びバンクラッチリセット信号BLRは各々バンクBANK毎に生成されており、バンクラッチイネーブル信号BLEn及びバンクラッチリセット信号BLRnはバンクBANKn内に備わる全てのバンクラッチBLに共通に接続されている。
【0033】
以上のような構成によって、バンクラッチBLには、バンクラッチイネーブル信号BLE、バンクラッチリセット信号BLR及びグローバルワード線GWLからの信号が入力されていることになる。複数のグローバルワード線GWLのうちの一本が選択的にロウデコーダRDによって活性化され、複数のバンクラッチイネーブル信号BLEのうちの1つが選択的に活性化されることによって、1つのメモリアレイに備わる複数のバンクラッチBLのうちの1つが選択的に活性化される。
【0034】
例えば、図示されているグローバルワード線GWL及びバンクラッチイネーブル信号BLE0の活性時には、バンクBANK0内に図示されているバンクラッチBL0が活性化される。これに応じて、このバンクラッチBL0に接続されているメインワード線MWL0が選択される。バンクラッチBLnはバンクラッチリセット信号BLRnが活性化されるまで状態を保持し続ける機能を有しており、メインワード線MWL0が選択された状態はバンクラッチBL0によって保持される。
【0035】
一方、図示されているグローバルワード線GWL及びバンクラッチイネーブル信号BLE1の活性時には、バンクBANK1内に図示されているバンクラッチBL1が活性化され、メインワード線MWL1が選択される。
【0036】
以下、バンクラッチBL0が活性化された後にバンクラッチBL1が活性化される場合を例として説明を行う。図1のバンクラッチBL0が最初に活性化されたことによって選択されたメインワード線MWL0は、グローバルワード線GWL及びバンクラッチイネーブル信号BLE0が非活性となった後にも、選択された状態をバンクラッチBL0の機能によって保持されている。
【0037】
メインワード線MWLは、サブデコーダ帯SDG中の複数のサブデコーダSDに接続されている。図示は、メインワード線MWL0に接続されているサブデコーダSD0〜SD3についてのみ行われている。サブデコーダSDmは、自身に接続されているメインワード線MWLの信号と、サブデコーダイネーブル信号SDEmとによって、バンクラッチBLが選択的に活性化されるのと同様の原理に基づき選択的に活性化される。そして、選択的に活性化されたサブデコーダSDに接続されている、サブアレイ中の1本のワード線WLmが選択される。例えば、メインワード線MWL0とサブデコーダイネーブル信号SDE0との活性時にはワード線WL0が選択され、メインワード線MWL0とサブデコーダイネーブル信号SDE1との活性時にはワード線WL1が選択される。
【0038】
次に、メインワード線MWL0が選択された状態が保持されたまま図示されているグローバルワード線GWL及びバンクラッチイネーブル信号BLE1を活性化して、メインワード線MWL1を活性化する。この後に、バンクBANK0内の場合と同様に、バンクBANK1内のサブデコーダ帯SDG及びサブアレイ内にて、サブデコーダSD及びワード線WLの選択が行われる。
【0039】
この状態においては、バンクBANK0内のワード線WL1と、バンクBANK1内の図示を省略されている1本のワード線とが同時に活性化されている。即ち、1つのメモリアレイ内にて複数のワード線WLが同時に活性化されており、RAMの有効な利用がなされているといえる。
【0040】
この例においては同一のグローバルワード線GWLに接続されているメインワード線MWLが引き続き活性化されているが、異なるグローバルワード線GWLを引き続き活性化して異なるメインワード線MWLを活性化することも可能である。
【0041】
尚、バンクBANKn内のメインワード線MWLの選択状態を解除する場合には、バンクラッチリセット信号BLRnを活性化し、バンクBANKn内の全てのバンクラッチBLを同時にリセットすれば良い。
【0042】
以上の構成の要旨をまとめる。一本のグローバルワード線GWLに対して、ロウ方向において複数のメインワード線MWLが各々バンクラッチBLを介して接続されている。バンクラッチイネーブル信号BLE及びバンクラッチリセット信号BLRを互いに独立に入力されるバンクラッチBLは、各々独立に各メインワード線MWLを選択してこの状態を保持及び解除する。即ち、1つのメモリアレイは、ロウ方向において互いに独立に活性化されるメインワード線MWLを単位としてロウ方向に分割されており、複数のバンクBANKの集合となっている。メインワード線MWL1本に対して共通に接続されている複数のサブデコーダSDは、サブデコーダイネーブル信号SDEによって選択的に活性化される。
【0043】
このような構成に基づきバンクラッチBL及びサブデコーダSDをそれぞれ選択的に活性化することを行うことによって、複数のワード線WLを選択的に活性化することは、分割後の各々のバンクBANKについて独立に行われる。即ち、複数のワード線WLの活性化を、1つのメモリアレイ内にて同時に起こすことが可能である。
【0044】
図2は、サブアレイ、センスアンプ群SAG及びカラムデコーダCDの構造を詳細に示す回路図である。図2は、図1に示される回路の一部を詳細に示すものである。図2に示される回路は、従来と同じ構造である。サブアレイには、ロウ方向とカラム方向とにマトリックス状にメモリセルMCが配置されている。詳細には、各メモリセルMCは、サブデコーダSDに接続するワード線WLと、複数のセンスアンプSAによって構成されるセンスアンプ群SAGに接続するデータ線DLとの交点に配置されている。
【0045】
サブアレイはサブデコード帯SDGとセンスアンプ群SAGに囲まれた領域に存在する。ワード線WLの活性化によってデータ線DLに読みだされたデータは、サブアレイを挟み込む2個のセンスアンプ群SAGに属する複数のセンスアンプSAによって増幅され保持される。
【0046】
カラムデコーダCDには複数のカラム選択線CSLが接続されており、カラムアドレスに応じてそのうちの1本が選択的に活性化される。カラム選択線CSLはセンスアンプ群SAGの複数のセンスアンプSAのうちの1つに接続され、そのセンスアンプSAが保持していたデータを外部に出力する。
【0047】
図1に例示されるように1つのメモリアレイが複数のバンクBANKに分割され、各々のバンクBANKにおいてワード線WLが同時に活性化されている場合には、図2に例示されるようなメモリセルMCのデータの読み出し、増幅及び保持が複数のサブアレイに関して行われる。保持が行われているデータをカラムデコーダCDによって次々に読み出せば良く、RAMが効率的に用いられ、処理速度が向上される。
【0048】
図3は、メモリアレイが複数のバンクに分割された場合に、複数のバンクにおいて同時にワード線を活性化するための一般的な信号の変化の様子を示す波形図である。図中の“m”,“n”の文字は、異なるメモリセルMCを参照するために付されている。例えば“GWLm“は、“m”にて参照されるメモリセルからデータを読み出すために活性化されねばならないグローバルワード線を示している。また、図中の矢印は、信号の変化がどの信号によって引き起こされるかを示している。
【0049】
まず、ロウアドレスが有効(VALID)である間に、ロウデコーダイネーブル信号RDEを活性にする。これに応じてロウデコーダRDは、複数のグローバルワード線GWLのうちから必要な一本(GWLm)を選択し、活性化する。
【0050】
ロウデコーダイネーブル信号RDEとバンクラッチイネーブル信号BLEmとが双方とも活性化されていることによってバンクラッチBLmが活性化され、これに接続されているメインワード線MWLmが選択的に活性化される。
【0051】
バンクラッチイネーブル信号BLEmの活性化と同時に、サブデコーダイネーブル信号SDEm及びこれの反転信号であるサブデコーダイネーブル信号/SDEmを活性化しておく。参照符号の頭部に付されている“/”は、反転された信号であることを表す。サブデコーダイネーブル信号SDEmにとっては活性化された状態は“H”であるが、サブデコーダイネーブル信号/SDEmには“L”である。
【0052】
選択されたメインワード線MWLmとサブデコーダイネーブル信号SDEmの交点にあるサブデコーダSDmによって、ワード線WLmが選択され活性化される。ワード線WLmの活性化後にロウデコーダイネーブル信号RDE及びバンクラッチイネーブル信号BLEmの活性化状態を解除し、さらにロウアドレスを無効としても、メインワード線MWLm及びワード線WLmが活性化されている状態は続けて保持される。
【0053】
次に、“n”で参照されるメモリセルを指定するロウアドレスが有効である間に上述と同様の信号の操作が行われ、メインワード線MWLn及びワード線WLnの選択及び活性化が、メインワード線MWLm等とは独立に行われる。以上のようにして、メインワード線MWLm及びワード線WLm並びにメインワード線MWLn及びワード線WLnが同時に選択され活性化されている状態が実現される。
【0054】
メインワード線MWLm及びワード線WLmの選択及び活性の状態を解除したい場合には、バンクラッチリセット信号BLRmを活性化し、更にサブデコーダイネーブル信号SDEm及びサブデコーダイネーブル信号/SDEmを非活性にすれば良い。メインワード線MWLn及びワード線WLnについても同様である。
【0055】
本実施の形態においては、メインワード線が各々バンクラッチを備えた状態にてロウ方向に複数設けられ、これらに対して共通にグローバルワード線が接続されている。このような構成によって、1つのメモリアレイがロウ方向に分割され且つ独立に制御され、RAMの効率的な利用が実現される。従来のように分割の境界部分にセンスアンプを増設する必要がないために、分割に要する回路面積の増加が少なくて済む。
【0056】
RAMの製造時においては、新たにグローバルワード線が設けられたことに応じて、グローバルワード線を形成する工程の分だけ工程数が増加する。しかし、メインワード線とグローバルワード線とを同一層のメタル配線として形成する場合には、工程数の増加が抑えられ、種々のワード線を形成するための工程数は従来通りで済む。
【0057】
実施の形態2.
本実施の形態においては、バンクラッチBL及びサブデコーダSDの構造について説明を行う。以下、既に説明の行われたものと同一の構成、構造には同一の参照符号を付し、説明は省略する。図4及び図5はそれぞれ、図1に示されるバンクラッチBL及びサブデコーダSDの構成を例示する回路図である。
【0058】
図4に例示されるように、インバータINV1,INV2は一方の出力端子に他方の入力端子が接続されることによってループ状のラッチを形成している。インバータINV1の入力端子側のノードNO1は、バンクラッチリセット信号BLRnによって導通を制御されるMOSトランジスタのソース電極及びドレイン電極を介して接地されている。
【0059】
一方、インバータINV1の出力端子側のノードNO2は、ソース電極及びドレイン電極に関して直列に接続されている2つのMOSトランジスタのソース電極及びドレイン電極を介して接地されている。これら2つのMOSトランジスタは、バンクラッチイネーブル信号BLEn及びグローバルワード線GWLからの信号によってそれぞれ導通を制御される。ノードNO2に入力端子が接続されたインバータINV3によってラッチの保持データはドライブされ、メインワード線MWLnの活性、非活性が決定される。
【0060】
上述のような構成によって、グローバルワード線GWLの信号とバンクラッチイネーブル信号BLEnとが両者とも“H”になったときにはラッチがセットされ、ノードNO2の電位は接地電位(“L”)となり、ノードNO1及びメインワード線MWLnの各々の論理は“H”となる。
【0061】
バンクラッチリセット信号BLRnが“H”になるときにはノードNO1が“L”、ノードNO2が“H”となり、ラッチはリセットされる。ラッチのリセットによってメインワード線MWLnの論理は“L”になる。尚、バンクラッチリセット信号BLR及びバンクラッチイネーブル信号BLEの生成については実施の形態3において説明を行う。
【0062】
図4に例示されるバンクラッチBLのメリットとは、グローバルワード線GWLとメインワード線MWLnとの各々が動作する振幅を異ならせることができることである。換言すると、グローバルワード線GWLを電圧Vccで動作させつつ、メインワード線MWLnを電圧Vpp(Vpp>Vcc)で動作させることが可能である。
【0063】
更に、グローバルワード線GWLとメインワード線MWLnとの活性状態が共に“H”であることもメリットとして挙げられる。このような構成ではスタンドバイ状態ではグローバルワード線GWL及びメインワード線MWLnは共に“L”であるために、メモリアレイ内でグローバルワード線GWLとメインワード線MWLnとのショートが発生しても、ショートによるリーク電流を防ぐことが可能となる。
【0064】
次に、図1に示されるサブデコーダSD0,SD1について図5を用いて説明を行う。他のサブデコーダについても構成は同じであり、またこの構成は従来通りである。従って、サブデコーダイネーブル信号SDE,/SDEは、従来通りの回路から従来通りの構成にしたがって生成することができる。
【0065】
1つのサブデコーダSDmは、サブデコーダイネーブル信号SDEmによって導通を制御されるNMOSトランジスタと、サブデコーダイネーブル信号/SDEmによって導通を制御されるPMOSトランジスタとが組み合わされたトランスミッションゲートを備えている。サブデコーダSDmはサブデコーダイネーブル信号/SDEmによって導通を制御されるNMOSトランジスタを更に備えており、トランスミッションゲート及びNMOSトランジスタによってメインワード線MWL0の電位及び接地電位が選択的にワード線WLmに与えられる。
【0066】
具体的には、メインワード線MWL0が“H”、サブデコーダイネーブル信号SDE0が“H”、サブデコーダイネーブル信号/SDE0が“L”であるときに、ワード線WL0は“H”に活性化される。ワード線WL1に関しても同様である。
【0067】
次に、バンクラッチBL及びサブデコーダSDの変形例を示す。図6及び図7は、図4及び図5の構成がそれぞれ変形された構成を例示する回路図である。変形はメインワード線の活性状態が“H”でなく“L”になっていることであり、これに伴いメインワード線MWLnがメインワード線/MWLnに変更されている。これに関わる以外の構成は図4及び図5で共通している。メインワード線/MWLnに変更されたことに伴い、図1に示されるメインワード線MWLもメインワード線/MWLに変更されている。図8は、メインワード線/MWLを備えるRAMの構成を例示する回路図である。
【0068】
図6においては、図4のノードNO1,NO2と接地電位源とをそれぞれ結んでいた2つのMOSトランジスタと1つのMOSトランジスタとが互いに入れ替わっている。このような入れ替えによって、図6と図4とではメインワード線MWLnの活性状態が逆転している。
【0069】
次に、サブデコーダSDの変形された構成について、図7を用いて説明を行う。ワード線WLmには、サブデコーダイネーブル信号SDEmの電位及び接地電位が、1つのPMOSであるスイッチング部と2つのNMOSからなるスイッチング部とによってそれぞれ選択的に与えられる。
【0070】
詳細には、サブデコーダイネーブル信号SDEmの信号線と、ワード線WLmとは、メインワード線/MWL0の電位に応じてオン、オフするPMOSトランジスタのソース電極及びドレイン電極を介して接続されている。接地電位源とワード線WLmとは、メインワード線/MWL0及びサブデコーダイネーブル信号/SDEmのそれぞれの電位に応じてオン、オフする2つのNMOSトランジスタのソース電極及びドレイン電極を介して接続されている。
【0071】
図7に例示される構成を有するサブデコーダによって得られるメリットとは、サブデコーダイネーブル信号SDEmの活性化がメインワード線/MWL0の活性化より早い場合、ワード線WLmが図5の場合よりも早く活性化されることである。
【0072】
図6に例示されるバンクラッチBLは、メインワード線の活性化状態が反転されたことによって、グローバルワード線GWLとメインワード線MWLnの活性状態が共に“H”であることによってリーク電流が防止されるという図4の場合のメリットが消滅してしまっている。しかし、図6に例示されるバンクラッチBLを用いる場合には、図7に例示されるサブデコーダによって得られるワード線WLの高速な活性化というメリットを代わりに得ることが可能となる。
【0073】
図9は、図6及び図7に例示されるバンクラッチBL及びサブデコーダSDが用いられる場合の信号の変化を例示する波形図である。図3のメインワード線MWLと図9のメインワード線/MWLの状態が反転していること以外は、信号の変化の様子は共通している。
【0074】
図10は、バンクラッチBLの更なる変形例を例示する回路図である。ノードNO1には、バンクラッチイネーブル信号BLEn,/BLEnによってそれぞれ導通を制御されるNMOSトランジスタ及びPMOSトランジスタによって構成されるトランスミッションゲートのソース電極及びドレイン電極を介して、グローバルワード線GWLが接続されている。このような構成においては、図4及び図6に示されるバンクラッチリセット信号BLRは必要とはされない。
【0075】
図4及び図6に例示される構成においては、接地電位源とラッチとがMOSトランジスタを介して接続されているので、メインワード線MWL,/MWLの電位を安定させるためにインバータINV3が必要である。しかし、図10の構成においてはラッチはトランスミッションゲートを介してグローバルワード線に接続されており、図4及び図6に示されるインバータINV3を省くことが可能である。図10の構成においては、図4及び図6に示されるインバータINV3が取り払われており、ノードNO2の電位は直接メインワード線/MWLnの電位となる。
【0076】
図10の構成に必要とされるトランジスタ数は、図4及び図6の場合よりも明らかに少なくなっている。従って、図10の構成を採用することによって、バンクラッチBLの回路面積を抑えることが可能となる。
【0077】
実施の形態3.
本実施の形態においては、バンクラッチイネーブル信号BLE及びバンクラッチリセット信号BLRの生成を行う回路構成を示す。これらの信号を生成する回路について説明を行うために、まず、バンクを制御するために従来から用いられている回路及び信号について簡単に説明を行う。
【0078】
図11は、1つのメモリアレイが1つのバンクとなっているRAMを制御する構成を例示する回路図である。この例では、バンクBANK100,BANK110,BANK120,BANK130という合計4個のバンクが備えられており、バンクアドレスは2ビットである。図12は、図11に示される回路のタイミングチャートを例示する波形図である。斜線が付されている部分は“Don’t Care”を表す。また、同図中<>の中に入れられている数字は、ロウアドレス等の桁(ビット)を参照するために付されたものである。
【0079】
図11に例示されるように、外部からアドレスマルチプレクサAMPへとアドレス及びバンクアドレスが入力される。アドレスマルチプレクサAMPには制御信号ACT,CAS,PREが入力され、アドレス及びバンクアドレスは時系列で分解される。尚、制御信号ACTとは、メモリアレイ中に備わるメモリセルのうち、ロウアドレスが同じであるものを同時に活性状態にする信号である。また、制御信号PREとは、メモリアレイの活性状態をリセットする信号(プリチャージ信号)である。
【0080】
図12に示されるように、制御信号ACTによって取り込まれたアドレスは、ロウアドレスRAとして出力される。制御信号CASによって取り込まれたアドレスは、カラムアドレスCAとして出力される。バンクアドレスについても同様に、制御信号ACT,CASに応じてそれぞれロウバンクアドレスRBA及びカラムバンクアドレスCBAとして出力される。
【0081】
ロウバンクアドレスRBAの情報に基づき、バンクBANK100,BANK110,BANK120,BANK130毎に備えられているロウアドレスセレクタのうちの1個が活性化する。活性化したロウアドレスセレクタによってロウアドレスRAがラッチされ、このロウアドレスセレクタに対応するロウデコーダRDが活性化する。
【0082】
カラムデコーダCDについても同様に、カラムバンクアドレスCBAに基づいて4個のローカルカラムアドレスセレクタのうちの1個が活性化され、対応するバンクのカラムデコーダCDへとカラムアドレスCAが入力される。
【0083】
活性化されたロウデコーダRD及びカラムデコーダCDに入力されたロウアドレスRA及びカラムアドレスCAに基づいて、メモリセルの情報が出力される。このようにして、バンクBANK100,BANK110,BANK120,BANK130は各々独立に制御される。
【0084】
アドレスマルチプレクサAMPに入力される制御信号PREによって取り込まれたバンクアドレスは、プリチャージバンクアドレスPBAとなる。これに応じてロウバンクアドレスRBAが出力され、対応するバンクの活性状態が解除される。また、制御信号PREの活性に応じて、対応するロウアドレスセレクタのラッチ状態が解除される。
【0085】
以上のような周知の回路構成に用いられる信号を利用する本発明の回路の構成について、以下に説明を行う。図13は、バンクラッチイネーブル信号BLE及びバンクラッチリセット信号BLRの生成を行う回路の構成を例示する回路図である。一点鎖線にて分離されている回路のうち同図に向かって左側の部分は、図11及び図12に示されている制御信号ACT及びPREを生成するために用いられる周知の回路である。コマンドデコーダCOMDは図示されない外部からの信号を受け、クロックジェネレータCLGから出力される内部クロックINTCLKに同期しつつ制御信号ACT,PREの生成を行う。
【0086】
制御信号ACT,PREの生成を行うために用いられる内部クロックINTCLKを分岐させて遅延回路(DELAY)に入力し、遅延回路からのバンクラッチトリガ信号BLTと制御信号ACT,PREとロウバンクアドレスRBAとを本発明の各々のバンクラッチ制御信号発生回路BCTLに共通に入力して、バンクラッチイネーブル信号BLE及びバンクラッチリセット信号BLRの生成を行う。
【0087】
図14は、バンクラッチ制御信号発生回路BCTL0の構成を例示する回路図である。バンクラッチ制御信号発生回路BCTL0は、ロウバンクアドレスRBAの各桁を入力されるゲート素子BADec0と、バンクラッチイネーブル信号発生回路BLEGCと、バンクラッチリセット信号発生回路BLRGCとによって構成されている。図15は、図14に例示されるバンクラッチ制御信号発生回路BCTL0のタイミングチャートを例示する波形図である。
【0088】
ゲート素子BADec0は、ロウバンクアドレスRBAの2つの桁によって表される2進数が“0”を示すときに、図15に例示されるように信号SBAを活性化する。“0”は、バンクラッチ制御信号発生回路BCTL0の参照符号の最後の“0”と整合を取られたものである。
【0089】
バンクラッチイネーブル信号発生回路BLEGC及びバンクラッチリセット信号発生回路BLRGCは、図13に例示される内部クロックINTCLKを遅延させる遅延回路から出力されるバンクラッチトリガ信号BLTを、各々に備わるNANDゲートに入力される。この各々のNANDゲートには信号SBAも入力されており、更に発生回路BLEGCにおいては信号ACTが、信号発生回路BLRGCにおいては信号PREが入力される。
【0090】
発生回路BLEGC,BLRGCは、それぞれに入力される信号ACT,PREが互いに異なるのみで、その他の構成は同じである。従って、以下では発生回路BLEGCについてのみ説明を行う。
【0091】
発生回路BLEGCは、一方の出力端子が他方の入力端子に接続されている2つのNANDゲートG11,G12を備える。ゲートG11の他方の入力端子は、バンクラッチトリガ信号BLT等を入力されるNANDゲートG10の出力端子に接続されている。NANDゲートG11の出力はバンクラッチイネーブル信号BLE0として出力される一方、更にインバータINV10の入力端子に入力される。インバータINV10の出力端子は、遅延回路を介してNANDゲートG12の他方の出力端子に接続されている。
【0092】
以上のような回路構成によって、バンクラッチイネーブル信号BLE0は図15に例示されるように生成される。ロウバンクアドレスの2つの桁が共に“L”であることによって信号SBAが活性化されている状態でバンクラッチトリガ信号BLTが立ち上がることに応じて、NANDゲートG10の出力端子側のノードNO10の電位は“L”となる。これに応じてNANDゲートG11は、バンクラッチイネーブル信号BLE0として“H”を出力する。図14のインバータINV10の出力は遅延回路を介してNANDゲートG12に入力されるため、バンクラッチイネーブル信号BLE0は遅延回路の遅延の分だけ“H”の状態が保持される。
【0093】
バンクラッチリセット信号発生回路BLRGCにおいては入力される信号ACTが信号PREに置き換えられるのみであり、上述と同様の原理にてバンクラッチリセット信号BLR0が生成される。
【0094】
次に、バンクラッチ制御信号発生回路BCTL1〜BCTL3の構成について説明を行う。バンクラッチ制御信号発生回路BCTL1〜BCTL3は、バンクラッチ制御信号発生回路BCTL0のうちのゲート素子BADec0が、図16〜図18に例示されるゲート素子BADec1〜BADec3にそれぞれ置き換えられたものである。図16〜図18はそれぞれ、ゲート素子BADec1〜BADec3の構成を例示する回路図である。
【0095】
バンクラッチ制御信号発生回路BCTL1に備わるゲート素子BADec1は、ロウバンクアドレスのビットRBA<1>,RBA<0>によって構成される2進数が“1”を表すときに、信号SBAを活性化する。これは、バンクラッチ制御信号発生回路BCTL1の参照符号に数字“1”が含まれることに対応するものである。図17及び図18にそれぞれ例示されるゲート素子BADec2,BADec3も同様に、バンクラッチ制御信号発生回路BCTL2,BCTL3に含まれる数字“2”,“3”がバンクアドレスによって表されるときのみ信号SBAを活性化する。
【0096】
以上のようなゲート素子BADecの構成によって、バンクラッチ制御信号発生回路BCTL0〜BCTL3のうち、ロウバンクアドレスによって指定されるいずれか1つのみにおいて信号SBAが選択的に活性化される。これによって、目的とするバンクのみにおいてバンクラッチイネーブル信号BLE及びバンクラッチリセット信号BLRを活性化することが可能となる。即ち、バンクを独立に制御することが可能となる。
【0097】
バンクラッチイネーブル信号BLEn及びバンクラッチリセット信号BLRnはバンクBANKn内に共通に与えられるので、バンクラッチ制御信号発生回路BCTLnをバンクBANKn内に1つ備えれば済む。このような構成を採用する場合には、バンクBANKnに備わる複数のバンクラッチBLn(i)個々に対してバンクラッチイネーブル信号BLEn(i)及びバンクラッチリセット信号BLRn(i)を生成する場合よりも、回路面積が少なくなる。尚、“(i)”は、バンクBANKnに備わる互いに独立な複数のバンクラッチBLnを個々に参照するために付されている。
【0098】
実施の形態4.
本実施の形態においては、電源の投入時に全てのバンクラッチBLがリセットされる構造を有するRAMを示す。図19は、本実施の形態に従うRAMの構造を例示する回路図である。図14に例示されるバンクラッチ制御信号発生回路BLRGCから出力されるバンクラッチリセット信号BLRとバンクラッチBLとの間に、強制リセット回路PORCからの信号/PORが一方の入力端子に入力されるゲート素子G20が挿入されている。ゲート素子G20は、信号/PORの反転論理とバンクラッチリセット信号BLRとの論理和をとる回路である。
【0099】
強制リセット回路PORCは、電源Vccの立ち上がりに遅延させて信号/PORを非活性化する回路である。図19に例示されるゲート素子G20は、電源Vccが立ち上がってから信号/PORが非活性化されるまでの間に、活性化状態である信号/PORに応じて“H”をバンクラッチBLへと与える。
【0100】
このような構成によって、ゲート素子20は電源Vccがオンされた時又はリセット信号BLRが活性化された時には、バンクラッチBLをリセットする。図示されるように全てのバンクラッチ制御信号発生回路BLRGCとバンクラッチBLとの間にゲート素子20を各々設けることによって、全てのバンクラッチBLが電源の投入時にリセットされる。
【0101】
電源の投入時にはバンクラッチは自身の内容が必ずリセットされ、余計な状態を保持しない。これによって、電源の投入時に記憶回路が誤動作すること等が防止される。図20は、強制リセット回路PORCの詳細な構造を例示する回路図である。同図に示されている構造は周知であるので、説明は省略する。
【0102】
実施の形態5.
図21は、本実施の形態に従うRAMの構造を例示する回路図である。同図に示されるRAMは、図1に例示されるRAMにブロック選択回路BSC、グローバルブロック選択線GBS及びメインバンクラッチイネーブル信号MBLEが付加され、この付加に伴う部分のみが変更されたものである。以下に、付加及び変更された部分についてのみ説明を行う。
【0103】
バンクBANK0,BANK1は各々、一点鎖線にて例示されるように図に向かってそれぞれ上下に位置するブロックBLK0,BLK1へと、カラム方向において分割されている。即ち、サブアレイ、サブデコード帯SDG及びバンクラッチ帯BLGは、一点鎖線を境界として分割されている。
【0104】
ブロックBLK0,BLK1は各々、1個のブロック選択回路BSC0,BSC1を備える。ブロック選択回路BSC0,BSC1は、互いに独立であるグローバルブロック選択線GBS0,GBS1にそれぞれ接続されている一方、メインバンクラッチイネーブル信号MBLEには共通に接続されている。このような接続の状態によって、ブロック選択回路BSC0,BSC1は、メインバンクラッチイネーブル信号MBLEによって共通に制御されつつも、グローバルブロック選択線GBS0,GBS1からそれぞれ与えられる信号によって制御の独立性を担保されている。
【0105】
図22は、ブロック選択回路BSCの構造を例示する回路図である。メインバンクラッチイネーブル信号MBLE及びグローバルブロック選択線GBSの信号は、NANDゲートG30に入力される。NANDゲートG30の出力は分岐され、一方はインバータを介してバンクラッチイネーブル信号BLEとなり、他方はそのままバンクラッチイネーブル信号/BLEとなる。このようなブロック選択回路BSCの構造によって、バンクラッチイネーブル信号BLE,/BLEは、メインバンクラッチイネーブル信号MBLE及びグローバルブロック選択線GBSが共に“H”に活性化されたときにのみ、それぞれ“H”,“L”として活性化される。
【0106】
バンクラッチイネーブル信号BLE,/BLEは、図21に示される2分割されたバンクラッチ帯BLGの一方のものに含まれる全てのバンクラッチBLに、図22に例示されるように共通に入力される。即ち、図21に示される同一のブロックBLKに属するバンクラッチBLには全て、同一のブロック選択回路BSCからバンクラッチイネーブル信号BLE,/BLEが与えられる。
【0107】
バンクラッチBLは例えば図10に例示される構造を有しており、バンクラッチイネーブル信号BLE,/BLEによって共通に操作されつつも、図22に例示されるように、互いに独立に活性化されるグローバルワード線GWLから信号を入力されることによって独立性は担保されている。従って、複数のバンクラッチBLは、複数のメインワード線MWLのうちの一本のみを選択的に活性化することが可能である。
【0108】
図21に例示されるように、ブロック選択回路BSCはブロックBLK毎に備えられている。更に上述の如く、ブロック選択回路BSCはグローバルブロック選択線GBSから与えられる信号によって各々の独立性を担保されている。これらのような構成によって、1つのバンクBANKに備わる複数のブロックBLKのうちのいずれか1つにおいてのみバンクラッチイネーブル信号BLE,/BLEが活性化されるという構成が実現される。このようにブロックBLK毎に独立にバンクラッチイネーブル信号BLE,/BLEが活性化されることによって得られる効果について、以下に説明を行う。
【0109】
例えば図10に示されるように、バンクラッチイネーブル信号BLE,/BLEはバンクラッチBLに備わるトランスミッションゲートを駆動しなければならない。従って、実施の形態1の場合のように1つのバンクBANKに備わる全てのバンクラッチBLに対して活性化されたバンクラッチイネーブル信号BLE,/BLEを共通に入力することは、バンクラッチイネーブル信号BLE,/BLEの負荷を実質的に増大させている。これによって、記憶回路の動作速度が低下する。
【0110】
しかし、図21に例示されるようにブロック選択回路BSCがブロックBLK毎に備えられている構成によって、バンクラッチイネーブル信号BLE,/BLEは、選択的に活性化されるグローバルワード線GWLが含まれるブロックBLKに備わるバンクラッチBLのみに活性化された状態で入力される。従って、活性化されないグローバルワード線GWLが含まれるブロックBLKのトランスミッションゲートの分だけ、負荷容量が低減されたことになる。これによって、図1のRAMの例のように1つのバンクBANKに備わる全てのバンクラッチBLのトランスミッションゲートを駆動しなければならない場合よりも、動作が高速になる。
【0111】
メインバンクラッチイネーブル信号MBLE及びグローバルブロック選択線GBSを生成するための機構について説明を行う。図14の例においては、バンクラッチイネーブル信号BLEはロウバンクアドレスRBA及び制御信号ACT,BLTによって生成される。このようなバンクラッチイネーブル信号BLEのロウバンクアドレスRBA等への従属性を損なわないためには、図22のメインバンクラッチイネーブル信号MBLEの生成を、図14に例示されるバンクラッチイネーブル信号発生回路BLEGCをそっくりそのまま用いて行えば良い。
【0112】
また、図21に例示されるようにグローバルブロック選択線GBS0,GBS1は、ブロックBLK0,BLK1毎に独立に活性化されねばならない。このような従属性は、選択的に活性化されるグローバルワード線GWLが含まれるブロックBLKに含まれるグローバルブロック選択線GBSのみ選択的に活性化するという機能を、ロウデコーダRDにもたせれば良い。
【0113】
尚、図22の例においてはバンクラッチイネーブル信号BLE,/BLEが生成されているが、図22と同一の回路を別に設け、バンクラッチイネーブル信号/BLEの代わりにバンクラッチリセット信号BLRを、バンクラッチイネーブル信号BLEとは独立に生成しても良い。
【0114】
上述の説明においては1つのバンクBANKが2つのブロックBLKに分割されているが、より多くのブロックBLKに分割することも勿論可能である。ブロックBLK毎にブロック選択回路BSCを備えることによって、ブロックBLK毎にバンクラッチイネーブル信号BLE等の活性を制御することが可能である。
【0115】
実施の形態6.
図23は、図38に示されるカラム方向に分割された従来のメモリアレイを、更に本発明の実施の形態1の方法によってロウ方向に分割した構造を例示する回路図である。従来の方法と本発明の方法とを用いてメモリアレイを分割すること際には、従来の方法及び本発明の方法のうちのいずれか一方のみを用いた場合よりも回路の面積が低減される。以下に説明を行う。
【0116】
図24は、分割によって生じるバンクの個数BNと面積の増加率AIRとの相関を例示するグラフである。バンクの個数BNがとられている横軸は、対数表示されている。ロウ方向及びカラム方向の双方向に分割されている場合は実線にて、ロウ方向にのみ分割されている場合は2点鎖線にて、カラム方向にのみ分割されている場合は1点鎖線にてそれぞれ示されている。
【0117】
図1に例示されるようにロウ方向にのみバンクの分割を行う際には、分割によって生じたバンクの個数の分だけ、カラム方向に伸びるバンクラッチ帯BLGをロウ方向に追加しなければならない。また、図38に例示されるようにカラム方向にのみバンクの分割を行う際にも、分割によって生じたバンクの個数の分だけ、ロウ方向において伸びる複数のセンスアンプ群SAGをカラム方向に追加せねばならない。従って、一方向においてのみバンクを分割する場合にはその方向において個数の増加の分回路が追加されることになり、バンクの個数BNと面積の増加率AIRとはほぼ比例する。
【0118】
一方、バンクの分割を双方向に行う場合には、センスアンプ群SAGとバンクラッチ帯BLGとの双方の増加によってバンクの個数BNの増加に対応すれば良い。従って、面積の増加率AIRはバンクの個数BNの平方根に比例する。
【0119】
上述のような原理によって、図24に例示されるように、双方向に分割を行う場合が最も面積の増加が少なくて済む。従来の方法及び本発明の方法を用いて2つの方向においてバンクを分割することによって、メモリアレイを所望の個数に分割することを効率的になすことが可能となる。
【0120】
実施の形態7.
図25は、カラムデコーダCD70,CD71によってそれぞれ制御されるバンク(メモリアレイ)BANK70,BANK71を1つのロウデコーダRDによって制御するRAMの構造を例示する回路図である。バンクBANK70,BANK71には共通にグローバルワード線GWLが設けられている。バンクBANK70,BANK71には各々バンクラッチ帯BLGが設けられており、グローバルワード線GWLはバンクラッチBLを介して、バンクBANK70,BANK71に各々備えられているメインワード線MWLに接続されている。
【0121】
図25に例示される構造においても、バンクラッチBLをバンクBANK70,BANK71毎に独立に制御することによって、複数のバンクを1つのロウデコーダによって独立に制御することが可能となる。複数のバンクに対して共通にグローバルワード線を設け、ラッチによって独立にメインワード線の状態をラッチするという原理は、実施の形態1と同じものである。即ち、本実施の形態は実施の形態1の1変形例である。ロウデコーダが複数のバンクによって共有され、回路面積が低減されるという効果がある。
【0122】
実施の形態8.
実施の形態1においては、図1に例示されるように、ロウ方向に伸びるグローバルワード線GWLに対して、バンクラッチBLとメインワード線MWLとからなるペアを複数組ロウ方向に設けている。即ち、バンクラッチBLとメインワード線MWLとからなるペアが、カラム方向において1本のグローバルワード線GWLに対して複数組並列に設けられている。この構成においては、メインワード線MWLを単位とする分割後のバンクにおいては、1本のグローバルワード線GWLに割り当てられているペアは1組のみである。
【0123】
本実施の形態においては、バンクラッチBLとメインワード線MWLとからなるペアをロウ方向に並列に複数組設け、グローバルワード線GWLに対して共通に接続する構造を示す。
【0124】
図26は、本実施の形態のRAMの構造を例示する回路図である。バンクBANK0において、グローバルワード線GWLには、2つのバンクラッチBL00,BL01が共通に接続されている。バンクラッチBL00,BL01は、バンクラッチイネーブル信号BLE00,BLE01によってそれぞれ独立に制御される一方、バンクラッチリセット信号BLR0によって同時にリセットされる。このような構成によって、バンクラッチBL00,BL01にそれぞれ接続されているメインワード線MWL00,MWL01は、互いに独立に活性化され得る。
【0125】
メインワード線MWL00,MWL01には各々、実施の形態1と同様にサブデコーダSDが複数個接続されている。互いに独立に活性化されるメインワード線MWL00,MWL01によって、サブアレイ内に複数個設けられているワード線WLのうちの1本が選択的に活性化される。ワード線WLの活性化は、実施の形態1と同じ原理によって、バンクBANK毎に独立に行われる。
【0126】
本実施の形態においては、1本のグローバルワード線GWLに対して共通に接続されているバンクラッチBLは、1つのバンクBANKにおいて複数個である。バンクラッチBL1個にはメインワード線MWLが一本接続されているため、メインワード線MWLを活性化するために設けられるグローバルワード線の本数は実施の形態1の場合よりも少なくなる。従って、グローバルワード線GWLをレイアウトする際に、グローバルワード線GWLのピッチが緩和される。
【0127】
グローバルワード線GWLとメインワード線MWLとを同一のメタル層にて形成する際には、ピッチの緩和は特に重要である。本実施の形態の構造を用いることによって、レイアウトが容易となる。
【0128】
尚、図26の例においてはバンクラッチBL00,BL01はバンクラッチリセット信号BLR0によって同時にリセットされるが、個別にバンクラッチリセット信号を用意しても良い。
【0129】
実施の形態9.
実施の形態1〜実施の形態8には、1つのロウデコーダRDによって制御される複数個のバンクBANKを独立なものとする構造が示されている。個々のバンクBANKにおいて独立にワード線WLが活性化される構造を実質的なものとするためには、図1に例示されるセンスアンプ群SAGの制御をバンクBANK毎に独立なものとせねばならない。本実施の形態においては斯かる構造を示す。
【0130】
図27は、本実施の形態のRAMの構造を例示する回路図である。バンクラッチ帯BLGをカラム方向において挟み込む、センスアンプコントロール回路SACTLが設けられている。センスアンプコントロール回路SACTLは、1つのバンクBANKにおいてロウ方向に沿って備えられている複数個のセンスアンプ群SAGに対して共通に1個ずつ設けられている。
【0131】
センスアンプコントロール回路SACTLは、複数のBANKにまたがりつつもロウ方向に沿って複数個備えられているものを1組として、ロウデコーダRDから共通にグローバルセンスアンプイコライズ信号GSAEQが与えられる。一方、バンクラッチイネーブル信号BLR及びバンクラッチリセット信号BLRは、カラム方向に沿って複数個備えられているセンスアンプコントロール回路SACTLを1組として、これらの組毎に共通に与えられる。
【0132】
グローバルセンスアンプイコライズ信号GSAEQはロウ方向における組毎に、互いに独立に制御されている。バンクラッチイネーブル信号BLR及びバンクラッチリセット信号BLRも、カラム方向における組毎に独立に制御されている。センスアンプコントロール回路SACTLはラッチ機能を有しており、以上のような信号の構成から、バンクBANK毎に独立に活性化される。これは、バンクラッチBLをバンク毎に独立に制御できるのと同様の原理による。
【0133】
図28は、センスアンプコントロール回路SACTLの構造を例示する回路図である。センスアンプコントロール回路SACTLは、バンクラッチイネーブル信号BLE及びグローバルセンスアンプイコライズ信号GSAEQが共に活性化されている場合のみ“H”を出力するANDゲートと、このANDゲートの出力をラッチするラッチL80とによって構成されている。
【0134】
バンクラッチイネーブル信号BLE及びグローバルセンスアンプイコライズ信号GSAEQの少なくともいずれか一方が非活性となった場合にはANDゲートの出力は“L”となるが、ラッチL80によってセンスアンプイコライズ信号SAEQは活性化されたままとなる。ラッチL80はバンクラッチリセット信号BLRの活性化によってリセットされ、センスアンプイコライズ信号SAEQは非活性となる。斯かる機能を有するラッチL80の構造は周知であるため、内部構造の詳細な図示及び説明は省略する。
【0135】
センスアンプイコライズ信号SAEQは、センスアンプ群SAGを構成する図29に例示されるセンスアンプSAへと出力される。図29は、センスアンプSAの構造を例示する回路図である。
【0136】
センスアンプSAは、▲1▼図2に示されるメモリセルMCからのデータを受け取るデータ線DL,/DLの電位を、データ線イコライズ信号DLEQを受けて同じくする回路と、▲2▼図1に例示されるようにカラム方向においてセンスアンプ群SAGを挟み込む2つのサブアレイのうちのいずれを対象とするかを、データ線アイソレート信号DLIに応じて決定する回路と、▲3▼PMOSによって構成されており、PMOSセンスアンプイネーブル信号PSAEに応じてデータ線DL,/DL間の電位差を増幅する第1のセンスアンプ部と、▲4▼NMOSによって構成されており、NMOSセンスアンプイネーブル信号NSAEに応じてデータ線DL,/DL間の電位差を増幅する第2のセンスアンプ部と、▲5▼第1及び第2のセンスアンプ部によって電位差を増幅されたデータ線DL,/DLの電位を、センスアンプイコライズ信号SAEQに応じて同じくする回路とによって構成されている。
【0137】
図28に例示されるセンスアンプコントロール回路SACTLから出力されるセンスアンプイコライズ信号SAEQは、図27に例示されるバンクBANK毎に独立に制御されるものである。従って、センスアンプイコライズ信号SAEQによって、図29に例示されるセンスアンプSAをバンクBANK毎に独立に制御することが可能となる。また、センスアンプイコライズ信号SAEQは、図1に例示されるバンクラッチBLを制御するバンクラッチイネーブル信号BLE及びバンクラッチリセット信号BLRに応じて生成されるため、バンクラッチBLとセンスアンプSAとの同期がとられる。
【0138】
尚、センスアンプコントロール回路SACTLの構造は図28に例示されるもののみに制限されるものではなく、図4又は図10に例示される構造をしていても良い。図30及び図31はそれぞれ、図4及び図10に例示される構造によって実現されるセンスアンプコントロール回路SACTLを例示する回路図である。
【0139】
図28、図30及び図31においては、センスアンプイコライズ信号SAEQを生成するセンスアンプコントロール回路SACTLについて説明がなされている。しかし、センスアンプイコライズ信号SAEQ以外の、図29に例示されるセンスアンプSAを制御する信号も、センスアンプコントロール回路SACTLと同じ回路構造によって生成できる。一例を図32に示す。
【0140】
図32は、NMOSセンスアンプイネーブル信号NSAEを図31の構造によって生成する回路を例示する回路図である。マスターNMOSセンスアンプイネーブル信号/MNSAEは、図31のグローバルセンスアンプイコライズ信号/GSAEQと同様に生成されるものである。図29に例示される他のデータ線イコライズ信号DLEQ、データ線アイソレート信号DLI、及びPMOSセンスアンプイネーブル信号PSAEについても、同様のことが成り立つ。
【0141】
バンクBANK毎に独立に生成されるセンスアンプSAを制御する上述の信号によって、センスアンプSAはバンクBANK毎に独立に制御される。図1に例示されるようにワード線WLが活性化されることがバンクBANK毎に独立になされることは、実質的なものとなる。
【0142】
以上の説明から明らかであるように、センスアンプSAを制御する信号を生成する回路を互いに同じ構造とすることが可能である(例えば図31及び図32)。図31及び図32に例示される構造を用いて斯かる生成回路各々を構成した場合には、生成回路は、バンクラッチイネーブル信号BLE,/BLE受けて動作するトランスミッションゲートと、2つのインバータによって構成されるループ状のラッチとを各々有することになる。このような回路の重複は、回路面積の増加を招く。そこで、トランスミッションゲートとラッチとを共有させて、センスアンプSAを制御する複数の信号を生成することを行う。
【0143】
図33は、センスアンプSAを制御する複数の信号を1つのトランスミッションゲートと1つのラッチとによって生成する回路の構造を例示する回路図である。同図に示される回路は、図31の回路に更にゲート素子G80,G81が付加されたものである。
【0144】
ゲート素子G80は、ループ状のラッチのうちトランスミッションゲート側のノードに一方の入力端子が接続されており、他方の入力端子にはマスターNMOSセンスアンプイネーブル信号/MNSAEが入力されている。このような構成によって、ゲート素子G80は、ループ状のラッチ及びマスターNMOSセンスアンプイネーブル信号/MNSAEが双方とも活性化されている時のみ、NMOSセンスアンプイネーブル信号NSAEを活性化する。
【0145】
一方、ゲート素子G81は、ループ状のラッチのうちセンスアンプイコライズ信号/SAEQを出力するノードに一方の入力端子が接続されており、他方の入力端子にはマスターPMOSセンスアンプイネーブル信号MPSAEが入力されているNANDゲートである。従って、ゲート素子G81は、ループ状のラッチ及びマスターPMOSセンスアンプイネーブル信号MPSAEが双方とも活性化されている時のみ、PMOSセンスアンプイネーブル信号/PSAEを活性化する。
【0146】
グローバルセンスアンプイコライズ信号GSAEQ、マスターNMOSセンスアンプイネーブル信号/MNSAE及びマスターPMOSセンスアンプイネーブル信号MPSAEを互いに独立に生成することによって、センスアンプイコライズ信号/SAEQ、NMOSセンスアンプイネーブル信号NSAE及びPMOSセンスアンプイネーブル信号/PSAEを、図33に例示されるように回路の一部が共有されている場合でも、独立に生成することが可能となる。回路の一部が共有されることによって、図31に示される回路を信号毎に用意する場合よりも、回路面積が減少する。
【0147】
図34は、図33に例示される回路のタイミングチャートを例示する波形図である。ビット線イコライズ信号BLE,/BLE及びグローバルセンスアンプイコライズ信号GSAEQの活性によって図33のラッチが活性化され、このラッチから直接出力されるセンスアンプイコライズ信号/SAEQが活性化する。即ち、ラッチが活性化されているか否かはセンスアンプイコライズ信号/SAEQを参照すればわかる。
【0148】
ラッチ(センスアンプイコライズ信号/SAEQ)が活性化されている状態にては、マスターNMOSセンスアンプイネーブル信号/MNSAE及びマスターPMOSセンスアンプイネーブル信号MPSAEのそれぞれの活性及び非活性に応じて、NMOSセンスアンプイネーブル信号NSAE及びPMOSセンスアンプイネーブル信号/PSAEのそれぞれの活性及び非活性が決定される。
【0149】
ビット線イコライズ信号BLE,/BLEが活性化された際にグローバルセンスアンプイコライズ信号GSAEQを非活性にしておくことによって、ラッチ及びセンスアンプイコライズ信号/SAEQが非活性にされる。ラッチが非活性であるときには、マスターNMOSセンスアンプイネーブル信号/MNSAE及びマスターPMOSセンスアンプイネーブル信号MPSAEを活性にしても、NMOSセンスアンプイネーブル信号NSAE及びPMOSセンスアンプイネーブル信号/PSAEは非活性のままである。
【0150】
尚、図33に例示される回路においては、NMOSセンスアンプイネーブル信号NSAE及びPMOSセンスアンプイネーブル信号/PSAEは各々、ラッチが活性化されているときしか活性化されない。しかし、ゲート素子G80,G81にそれぞれ備わる2つの入力端子のうちラッチ側に接続されているものの接続の場所を変えることによって、例えばラッチが非活性であるときにのみNMOSセンスアンプイネーブル信号NSAE及びPMOSセンスアンプイネーブル信号/PSAEが活性化されるようにすることも可能である。このような構成を実現する接続の状態を以下に説明する。
【0151】
図35は、ゲート素子G80,G81にそれぞれ備わる入力端子が、図33に示される場合とは異なった状態にて接続されている構造を例示する回路図である。ゲート素子G80の入力端子は、ラッチに備わる2つのノードのうちセンスアンプイコライズ信号/SAEQが出力される側に接続されている。一方、ゲート素子G81に備わる入力端子は、2つのノードのうちトランスミッションゲート側に接続されている。
【0152】
【発明の効果】
請求項1に記載の構成によれば、複数のバンクへの分割が、メインワード線を単位として、行方向において行われる。このことは、メインワード線の選択状態がバンクラッチ回路において互いに独立にラッチされることによって実現されるものである。メインワード線及びバンクラッチ回路からなるペアをグローバルワード線に対して複数組独立に設けるだけで済み、回路面積を大幅に増加させることなく記憶装置を効率的に利用することが可能となる。
【0153】
請求項2に記載の構成によれば、複数のバンクラッチ回路における解除が組毎に行われ、解除信号の生成に要する回路面積が低減される。
【0154】
請求項3に記載の構成によれば、電源投入時等にバンクラッチ回路が必ず解除を行い、記憶装置の電源投入後の動作が安定に行われる。
【0155】
請求項4に記載の構成によれば、記憶装置の製造時に工程数を削減することが可能となる。複数のバンクへの分割を実現するためにワード線を3段の構造としても、ワード線の形成に要する工程数は従来通りで済む。
【0156】
請求項5に記載の構成によれば、複数のバンクラッチ回路は同一の組及び同一のブロックに属するものを単位としてバンクアドレス信号によって活性化される。そのため、活性化されるバンクラッチ回路の個数が減ることによってバンクアドレス信号への負荷が低減され、記憶装置の動作速度が早くなる。
【0157】
請求項6に記載の構成によれば、列方向において、1本のグローバルワード線に複数のメインワード線が対応することになる。これによって、グローバルワード線の数を減少させることが可能となり、ピッチの緩和が実現される。
【0158】
請求項7に記載の構成によれば、分割後の個々のバンクにおいて互いに独立にセンスアンプを制御することが可能となる。また、スイッチング部がバンクアドレス信号に応じて切り替わり、センスアンプ制御装置はバンクラッチ回路に同期してセンスアンプの制御を行う。また、スイッチング部とラッチ部とが互いに異なるセンスアンプイコライズ信号(/SAEQ)、センスアンプ制御信号(NSAE、/PSAE)の生成に兼用され、回路面積が低減される。
【図面の簡単な説明】
【図1】 実施の形態1に従う記憶装置の構造の一例を示す回路図である。
【図2】 実施の形態1に従う記憶装置の構造の一例を示す回路図である。
【図3】 実施の形態1に従う記憶装置のタイミングチャートの一例を示す波形図である。
【図4】 実施の形態2に従う記憶装置の構造の第1の例を示す回路図である。
【図5】 実施の形態2に従う記憶装置の構造の第1の例を示す回路図である。
【図6】 実施の形態2に従う記憶装置の構造の第2の例を示す回路図である。
【図7】 実施の形態2に従う記憶装置の構造の第2の例を示す回路図である。
【図8】 実施の形態2に従う記憶装置の構造の第2の例を示す回路図である。
【図9】 実施の形態2に従う記憶装置の構造の第2の例のタイミングチャートの一例を示す波形図である。
【図10】 実施の形態2に従う記憶装置の構造の第3の例を示す回路図である。
【図11】 複数のメモリアレイを制御する記憶装置の構造を例示する回路図である。
【図12】 図11に例示される記憶装置のタイミングチャートを例示する波形図である。
【図13】 実施の形態3に従う記憶装置の構造の一例を示す回路図である。
【図14】 実施の形態3に従う記憶装置の構造の一例を示す回路図である。
【図15】 実施の形態3に従う記憶装置の構造の一例のタイミングチャートの一例を示す波形図である。
【図16】 実施の形態3に従う記憶装置の構造の一例を示す回路図である。
【図17】 実施の形態3に従う記憶装置の構造の一例を示す回路図である。
【図18】 実施の形態3に従う記憶装置の構造の一例を示す回路図である。
【図19】 実施の形態4に従う記憶装置の構造の一例を示す回路図である。
【図20】 実施の形態4に従う記憶装置の構造の一例を示す回路図である。
【図21】 実施の形態5に従う記憶装置の構造の一例を示す回路図である。
【図22】 実施の形態5に従う記憶装置の構造の一例を示す回路図である。
【図23】 実施の形態6に従う記憶装置の構造の一例を示す回路図である。
【図24】 メモリアレイの分割数と回路面積の増加率との相関を例示するグラフである。
【図25】 実施の形態7に従う記憶装置の構造の一例を示す回路図である。
【図26】 実施の形態8に従う記憶装置の構造の一例を示す回路図である。
【図27】 実施の形態9に従う記憶装置の構造の一例を示す回路図である。
【図28】 実施の形態9に従う記憶装置の構造の一例の第1の例を示す回路図である。
【図29】 センスアンプの構造を例示する回路図である。
【図30】 実施の形態9に従う記憶装置の構造の一例の第2の例を示す回路図である。
【図31】 実施の形態9に従う記憶装置の構造の一例の第3の例を示す回路図である。
【図32】 実施の形態9に従う記憶装置の構造の一例の第4の例を示す回路図である。
【図33】 実施の形態9に従う記憶装置の構造の一例の第5の例を示す回路図である。
【図34】 図33に例示される記憶装置のタイミングチャートの一例を示す波形図である。
【図35】 実施の形態9に従う記憶装置の構造の一例の第6の例を示す回路図である。
【図36】 従来の記憶装置の構造の一例を示す回路図である。
【図37】 従来の記憶装置の構造の一例を示す回路図である。
【図38】 従来の記憶装置の構造の他例を示す回路図である。
【符号の説明】
ACT,BLT 制御信号、AIR 面積の増加率、BADec ゲート素子、BANK バンク、BL バンクラッチ、BLE,/BLE バンクラッチイネーブル信号、BLEGC バンクラッチイネーブル信号発生回路、BLG バンクラッチ帯、BLR,/BLR バンクラッチリセット信号、BLRGC バンクラッチリセット信号発生回路、BN バンクの個数、BSC ブロック選択回路、CD カラムデコーダ、DL,/DL データ線、DLEQ データ線イコライズ信号、DLI データ線アイソレート信号、G NANDゲート,ゲート素子、GBS グローバルブロック選択線、GSAEQ,/GSAEQ グローバルセンスアンプイコライズ信号、GWL グローバルワード線、INV インバータ、L ラッチ、MBLE メインバンクラッチイネーブル信号、/MNSAE マスターNMOSセンスアンプイネーブル信号、MWL,/MWL メインワード線、NSAE NMOSセンスアンプイネーブル信号、NO ノード、/POR 信号、PORC 強制リセット回路、PSAE,/PSAE PMOSセンスアンプイネーブル信号、RBA ロウバンクアドレス、RD ロウデコーダ、RDE ロウデコーダイネーブル信号、SACTL センスアンプコントロール回路、SAEQ センスアンプイコライズ信号、SAG センスアンプ群、SD サブデコーダ、SDE サブデコーダイネーブル信号、SDG サブデコード帯、Vcc 電圧,電源、WL ワード線。
Claims (7)
- 各々が、行列状に配置された複数のメモリセルを有する第1および第2のバンク領域と、
前記第1および第2のバンク領域に対して共通に設けられ、アドレス信号に応じて前記第1のおよび第2のバンク領域のメモリセルの行選択を行うロウデコーダと、
前記ロウデコーダと前記第1のバンク領域と前記第2のバンク領域は順に行方向に配置され、さらに、
前記第1から第2のバンク領域にまたがって行方向に延在し、前記ロウデコーダにより選択される行に対応して配設される複数のグローバルワード線と、
前記バンク領域の行方向に延在して、前記第1および第2のバンク領域の各々に配設され、対応のバンク領域内の行選択を行う信号を伝達する複数のメインワード線と、
前記第1および第2のバンク領域各々に設けられ、前記第1および第2のバンク領域に共通の前記グローバルワード線の信号とバンクアドレス信号に応答して、選択されたバンク領域の前記メインワード線を活性化するとともにその活性化状態を保持する複数のバンクラッチ回路と、
1の前記メインワード線に対して複数設けられ、各々が前記メインワード線に対して並列に行方向に延在して配置されるとともに、対応のメモリセルの行に接続され、前記メインワード線により選択されたメモリセルの行の中から一部を選択する信号を伝達する複数のワード線と、
前記複数のワード線に対応して設けられ、前記メインワード線の信号とサブデコーダイネーブル信号に応答して対応の前記ワード線を選択する複数のサブデコーダと、
を備える半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記複数のバンクラッチ回路は、前記メインワード線を単位として前記行方向において組に分けられており、
前記組毎に独立であり該組内にては共通である解除信号に応じて前記活性化状態の保持の解除を行う、半導体記憶装置。 - 請求項2に記載の半導体記憶装置であって、
前記複数のバンクラッチ回路は、電源投入時又はリセット時に「解除」を指令する解除信号に応じて前記活性化状態の保持の解除を行う、半導体記憶装置。 - 請求項2に記載の半導体記憶装置であって、
前記グローバルワード線及び前記メインワード線は同一のメタル配線層である、半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記複数のバンクラッチ回路は、前記メインワード線を単位として前記行方向において組に分けられており、更に列方向においてブロックに分けられており、
前記バンクアドレス信号は、前記組及び前記ブロック毎に独立に活性化される、半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記複数のバンクラッチ回路は、前記行方向において並列に設けられつつ前記グローバルワード線に共通に接続されている、半導体記憶装置。 - 請求項2に記載の半導体記憶装置であって、
前記アドレス信号によって選択されるメモリセルのデータは、センスアンプによって増幅され、
前記センスアンプを制御するセンスアンプ制御回路は、
前記バンクアドレス信号に応じて第1のセンスアンプ制御用イネーブル信号の導通を切り替えるスイッチング部と、
前記スイッチング部を介して与えられる前記第1のセンスアンプ制御用イネーブル信号の論理を保持し、第1の出力端子から前記センスアンプを制御するセンスアンプイコライズ信号を与えるラッチ部と
を有し、
前記ラッチ部は、保持している前記センスアンプイコライズ信号の前記論理に応じて信号を出力する第2の出力端子を有し、
前記センスアンプ制御回路は、
自身に入力される第2のセンスアンプ制御イネーブル信号(/MNSAE、MPSAE)と、前記第2の出力端子からの前記信号とに応じて、自身から出力するセンスアンプ制御信号(NSAE、/PSAE)の活性を決定するゲート素子有する、半導体記憶装置。
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