JP3558526B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3558526B2 JP3558526B2 JP20185198A JP20185198A JP3558526B2 JP 3558526 B2 JP3558526 B2 JP 3558526B2 JP 20185198 A JP20185198 A JP 20185198A JP 20185198 A JP20185198 A JP 20185198A JP 3558526 B2 JP3558526 B2 JP 3558526B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- write
- column
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 69
- 239000002184 metal Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 35
- 101001017968 Homo sapiens Leukotriene B4 receptor 1 Proteins 0.000 description 9
- 102100033374 Leukotriene B4 receptor 1 Human genes 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 8
- 230000004913 activation Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、高速アクセスを可能とするダイレクト型センスアンプ方式の半導体記憶装置に関する。
近年、半導体技術の進歩に伴って、半導体記憶装置（例えば、ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高速化および高集積化（大容量化）が進められている。そして、高速なアクセスが可能な半導体集積回路として、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のような外部クロックに同期した半導体記憶装置、特に、ダイレクト型センスアンプを使用して書き込み時のセンスアンプの選択をビット線に平行なコラム選択線とこれに垂直な書き込み専用コラム選択線で行う半導体記憶装置が研究開発されている。そして、このような半導体記憶装置における書き込み専用コラム選択線の制御をレイアウト的にも効率的で簡単に行うことが要望されている。
【０００２】
【従来の技術】
近年、半導体技術の進歩に伴って、半導体記憶装置の高速化および高集積化が進められている。
ところで、半導体記憶装置の高集積化（大容量化）は、半導体集積回路の微細加工技術の進歩に伴って進められ、高集積化することにより１つの半導体記憶装置の記憶容量が増大すると、従来の１ビットのデータ幅では使い勝手がよくないため、データ幅を多ビット化するのが一般的である。
【０００３】
また、半導体記憶装置を高速化する手法としては各種あるが、その中で近年実用化されているものとして同期（シンクロナス）型がある。これは外部からクロック信号を入力し、データの入出力および内部での動作をクロック信号に同期して行わせることにより高速化を図るもので、動作のパイプライン化などが行われている。
【０００４】
図１は関連技術の半導体記憶装置におけるメモリセルのブロック／アレイ構成の一例を概略的に示す図であり、ＳＤＲＡＭのメモリセルのブロック／アレイ構成を示すものである。
図１に示されるように、例えば、６４Ｍビットや２５６Ｍビットの大容量のＳＤＲＡＭでは、メモリセル群１を複数のブロック２に分割するようになっている。すなわち、図１に示す例では、各ブロックにおいて、メモリセル群を格子状に配列し、横方向（列（コラム）方向）を複数の行群（行グループ）に分割し、縦方向（行（ロウ）方向）を複数の列群（列グループ）に分割している。
【０００５】
図１において、参照符号１０は、それぞれ縦および横の両方向に分割されたメモリセルアレイを示している。図１に示されるように、各メモリセルアレイ１０の横方向の両側にはロウデコーダ１１が配置され、また、縦方向の両側にはセンスアンプ群１３が配置され、そして、列群毎にコラムデコーダ１２が配置されるようになっている。
【０００６】
メモリセルへのアクセスは、ロウデコーダ１１によりアクセスするメモリセルＭＣの属する行のワード線ＷＬを選択して活性化し、コラムデコーダ１２によりアクセスするメモリセルＭＣの属する列のビット線ＢＬ（／ＢＬ）に接続されるセンスアンプ１３を選択して活性化することにより行われる。ここで、コラムデコーダ１２の出力は、コラム選択線ＣＬを介してセンスアンプ１３に供給される。また、参照符号１４はＷＣＬドライバ（書き込み専用コラム選択線駆動回路）を示し、後述するようにアクセスするメモリセルの属する行に接続されるセンスアンプを選択して活性化する。
【０００７】
図２は図１の半導体記憶装置におけるダイレクト型センスアンプの一例を示す回路図である。
図２に示すダイレクト型のセンスアンプは、２個のインバータ２１および２２で構成されるフリップフロップを相補のビット線対ＢＬ，／ＢＬに接続し、各ビット線ＢＬ，／ＢＬの情報をデータバスに伝えるためのトランジスタ２３，２４のゲートに該各ビット線ＢＬ，／ＢＬを直接入力するようになっている。
【０００８】
フリップフロップ（２１，２２）は、読み出し動作の時にはワード線（ＷＬ）へのロウデコード信号の供給直後に活性化され、メモリセル（ＭＣ）の記憶状態に応じて変化したビット線対ＢＬ，／ＢＬの電位差を拡大する。これに応じてトランジスタ２３および２４の一方がオン状態になり、また、コラム選択線ＣＬに選択信号が供給されてトランジスタ２５，２６がオン状態になって、信号ｒｄｂｘ，ｒｄｂｚが記憶内容に応じて変化する。
【０００９】
一方、書き込み時には、コラム選択線ＣＬに選択信号が供給されてトランジスタ２７，２８がオン状態になり、また、書き込み専用コラム選択線ＷＣＬに選択信号が供給されてトランジスタ２９，３０がオン状態になって、ビット線対ＢＬ，／ＢＬの電位が書き込みデータｗｄｂｚ，ｗｄｂｘに応じて変化し、フリップフロップ（２１，２２）を介してビット線対ＢＬ，／ＢＬの電位を拡大する。この状態でワード線（ＷＬ）を立ち上げると、対応する行のメモリセル（ＭＣ）がビット線対ＢＬ，／ＢＬのどちらか一方に接続されて当該メモリセル（ＭＣ）がビット線ＢＬまたは／ＢＬの状態に対応した状態になる。
【００１０】
図２に示すようなダイレクト型のセンスアンプは、ビット線対ＢＬおよび／ＢＬとデータ入出力側が分離されているため、例えば、パイプライン処理を行うＳＤＲＡＭに適している。また、図２に示すようなダイレクト型のセンスアンプで書き込み処理を行う場合には、上述したように、コラム選択線ＣＬおよび書き込み専用コラム選択線ＷＣＬに対して同時に選択信号を与える必要がある。
【００１１】
なお、センスアンプを図１に示すように配置する場合、各センスアンプ１３は、上側のメモリセル１０と下側のメモリセル１０のいずれに接続するか切り換えられるようになっている。
図３は図１の半導体記憶装置におけるセンスアンプ（シェアードセンスアンプ方式を採用したセンスアンプ）の切り換え機構の一例を説明するための図である。
【００１２】
図３に示されるように、各センスアンプ１３Ａ，１３Ｂからはスイッチとして動作するトランジスタ３１，３２；３３，３４を介して、上下両側にそれぞれ相補のビット線対ＢＬ，／ＢＬが延びている。上側のセンスアンプ１３Ａから延びるビット線対と下側のセンスアンプ１３Ｂから延びるビット線対は並行して配置され、それらに接続されるメモリセル（ＭＣ）は各ワード線（ＷＬ）に接続される。従って、この部分のワード線がアクセスされる場合には、この部分のビット線対ＢＬ，／ＢＬに接続されるトランジスタ３１，３２または３３，３４にビット線絶縁ゲート制御信号（ＢＬＴ）が供給され、センスアンプ１３Ａまたは１３Ｂがこの部分のビット線対ＢＬ，／ＢＬに接続される。なお、センスアンプ１３Ｂの下側のワード線がアクセスされる場合には、この部分のビット線対ＢＬ，／ＢＬに接続されるトランジスタ３１，３２にビット線絶縁ゲート制御信号（ＢＬＴ）が供給され、センスアンプ１３Ｂは下側のビット線対ＢＬ，／ＢＬに接続された状態になる。
【００１３】
コラム選択線（行選択信号）ＣＬは、一番上の低抵抗の金属配線層に設けられ、このコラム選択線ＣＬと平行に書き込み専用コラム選択線ＷＣＬを設けるのは物理的に無理があるため、書き込み専用コラム選択線ＷＣＬは、コラム選択線ＣＬに対して垂直な方向に伸びるワード線ＷＬと平行な線として設けられる。この書き込み専用コラム選択線ＷＣＬが設けられる配線層は、センスアンプの活性化信号などと同じ金属配線層であるが、最上層のコラム選択線ＣＬよりは抵抗が高い金属配線層に設けられる。
【００１４】
図４は図１の半導体記憶装置におけるセンスアンプ駆動系の一構成例を示す図である。
図４に示されるように、センスアンプ（Ｓ／Ａ）１３は、列毎に、行グループの個数分だけ設けられる。実際には、各メモリセルアレイ１０の上下両側に設けられているため行グループの個数に１加えた個数分だけ配設されることになる。また、センスアンプ１３は、複数の列のセンスアンプをまとめたセンスアンプブロック２０として構成されている。
【００１５】
コラムデコーダ１２は、入力端子群１９から入力されてプリデコーダ１５で予備的にデコードされたコラムアドレス信号からコラム選択信号（ＣＬ）を発生してコラム選択線ＣＬに供給する。さらに、書き込み時には、ライトイネーブル（ＷＥ）信号が入力端子群１９から入力され、書き込み専用コラム線ＷＣＬを駆動するＷＣＬドライバ１４に入力される。ＷＣＬドライバ１４は、ＷＥ信号とロウデコード信号に応じて書き込み専用コラム（ＷＣＬ）選択信号を発生して書き込み専用コラム線ＷＣＬに供給する。ここで、コラム選択信号が供給されたコラム選択線ＣＬと書き込み専用コラム選択信号が供給された書き込み専用コラム線ＷＣＬの両方に接続されるセンスアンプ１３がライトデータバスに接続され、この時、入力端子群１９から入力されたデータＤＱがライトバッファ１７を介してセンスアンプ群に供給されて、アクセスされたメモリセルへの書き込みが行われることになる。
【００１６】
図５は図４のセンスアンプ駆動系におけるコラムラインとセンスアンプの構成例を示す図である。
図４では、１本のＣＬと１本のＷＣＬで１個のセンスアンプ１３がアクセスされるように示したが、近年はデータ幅の多ビット化およびＣＬ配線のピッチ緩和のため、図５に示すように、１本のＣＬに同じ群の２個のセンスアンプ（Ｓ／Ａ）１３が接続されるようになっている。また、図３で説明したように、各センスアンプ群の間では２組のビット線対が並行に設けられており、隣接する群のセンスアンプは同時に動作する。
【００１７】
ここで、ある群の同じＣＬに接続されるセンスアンプは、それぞれ第１と第２のライトデータバスＷＤＢに接続され、また、隣接する群の同じＣＬに接続されるセンスアンプは、それぞれ第３と第４のライトデータバスＷＤＢに接続される。従って、あるアドレスをアクセスすると、１本のコラム選択線ＣＬが選択され、１本のワード線（ＷＬ）が選択され、そして、４個のセンスアンプ（１３）が選択される。
【００１８】
なお、書き込み動作の場合には、さらにアクセスするワード線の両側に位置するセンスアンプを選択する書き込み専用コラム線ＷＣＬが選択され、４個のセンスアンプが選択されて書き込みが行われる。このようにして、４ビットのデータが並行して入出力される。さらに、図１のブロック２の内の幾つかを並行してアクセスすることで、データ幅の多ビット化が図られている。
【００１９】
以上がダイレクト型のセンスアンプを使用した外部信号に同期して動作する半導体記憶装置の基本的な構成である。
【００２０】
【発明が解決しようとする課題】
図６は関連技術としての半導体記憶装置におけるバンク構成の一例を示す図であり、具体的に、２５６ＭビットのＳＤＲＡＭのバンク構成を示す図である。図６に示されるように、このＳＤＲＡＭは、１６Ｍビットのブロック２−０，２−１，…，２−１５に分けられており、さらに４ブロックを１組としてグループ３−０，３−１，…，３−３となっている。各グループの４つのブロックは、それぞれバンク０，１，２，３の４つのバンクに属し、各バンクのブロックは同時に並行してアクセスされるようになっている。
【００２１】
図７は図６のバンク構成におけるコラムラインの選択を説明するための図である。
図７に示されるように、２本のコラム選択線ＣＬ０−０とＣＬ０−１，ＣＬ１−０とＣＬ１−１などが同時に選択される。各コラム選択線が選択された場合には、図５に示したように４個のセンスアンプ（Ｓ／Ａ）が選択されるので、８個のセンスアンプが選択される。上記のように、１つのバンクには４個のブロックがあるので、合計３２ビットのデータ幅になる。
【００２２】
ところで、上述したような関連技術としてのダイレクト型センスアンプを使用して書き込み時のセンスアンプの選択をビット線に平行なコラム選択線ＣＬとこれに垂直な書き込み専用コラム選択線ＷＣＬで行う半導体記憶装置において、書き込み専用コラム選択線ＷＣＬの簡単な制御方式が必要とされている。
本発明は、上述したダイレクト型センスアンプを使用して書き込み時のセンスアンプの選択をビット線に平行なコラム選択線とこれに垂直な書き込み専用コラム選択線で行う半導体記憶装置に鑑み、書き込み専用コラム選択線の簡単な制御をレイアウト的にも効率的に行うことができる半導体記憶装置の提供を目的とする。
【００２３】
【課題を解決するための手段】
本発明によれば、アレイ状に配列されたメモリセル群と、該メモリセル群の列毎に配置され、アクセスするメモリセルへのデータの書き込み／読み出しを行うためのダイレクト型センスアンプ群と、アクセスするメモリセルが接続される列のセンスアンプを選択するコラム選択線と、データの書き込み時にアクセスするメモリセルが接続される行のセンスアンプを選択する書き込み専用コラム選択線とを備えた半導体記憶装置であって、前記書き込み専用コラム選択線を制御する信号として、前記センスアンプを制御する信号を用い、さらに、前記書き込み専用コラム選択線を制御する回路は、メイン書き込み専用コラム選択線用駆動回路およびサブ書き込み専用コラム選択線用駆動回路を備え、該メイン書き込み専用コラム選択線用駆動回路により前記センスアンプ群の選択を行い、且つ、該サブ書き込み専用コラム選択線用駆動回路により当該選択されたセンスアンプ群におけるセンスアンプを駆動するようにしたことを特徴とする半導体記憶装置が提供される。
すなわち、本発明の半導体記憶装置によれば、書き込み専用のコラム選択線の制御信号として、センスアンプ用の制御信号を使用し、記書き込み専用コラム選択線を制御する回路を、メイン書き込み専用コラム選択線用駆動回路およびサブ書き込み専用コラム選択線用駆動回路で構成し、メイン書き込み専用コラム選択線用駆動回路によりセンスアンプ群の選択を行い、且つ、サブ書き込み専用コラム選択線用駆動回路により選択されたセンスアンプ群におけるセンスアンプを駆動することによって、信号線の増加を防いで書き込み専用コラム選択線の制御をレイアウト的にも効率的で簡単に行うことが可能となる。
【００２４】
すなわち、本発明の半導体記憶装置によれば、書き込み専用のコラム選択線の制御信号として、センスアンプ用の制御信号を用いることによって、信号線の増加を防いで書き込み専用コラム選択線の制御をレイアウト的にも効率的で簡単に行うことが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の実施例を図面を参照して詳述する。
図８は本発明が適用され得る半導体記憶装置におけるメモリセルのブロック／アレイ構成の一例を概略的に示す図であり、図１に対応するものである。
図８に示される半導体記憶装置は、図１の半導体記憶装置に対して、各群のセンスアンプを選択する下位の書き込み専用コラム選択線（ＳＷＣＬ）用の駆動回路（ＳＷＣＬドライバ）４２を設けるようになっている。なお、他の構成は、図１の半導体記憶装置と実質的に同様であり、その説明は省略する。
【００２６】
図９は図８の半導体記憶装置におけるセンスアンプ駆動系の一構成例を示す図であり、図４に対応するものである。
図９と図４との比較から明らかなように、図９に示す本センスアンプ駆動系の構成例では、図４の半導体記憶装置におけるＷＣＬドライバ１４と書き込み専用コラム選択線ＷＣＬを、上位のメイン書き込み専用コラム選択線用駆動回路（ＭＷＣＬドライバ）４１および下位のサブ書き込み専用コラム選択線用駆動回路（ＳＷＣＬドライバ）４２と、上位の書き込み専用コラム選択線ＭＷＣＬおよび下位の書き込み専用コラム選択線ＳＷＣＬとの２段構成とするようになっている。ここで、ＭＷＣＬドライバ４１は、図４のセンスアンプ駆動系においてＷＣＬドライバ１４が配置された位置に設けられ、また、ＳＷＣＬドライバ４２は、各センスアンプブロック２０の近辺に設けられるようになっている。
【００２７】
図９において、参照符号ＤＱＭは、データビットのマスクデータであり、このマスクデータＤＱＭがＭＷＣＬドライバ４１に供給されるようになっている。これにより、ＭＷＣＬドライバ４１は、たとえ書き込みアクセスするメモリセルがその行群に属する時でも、マスクデータＤＱＭによりマスクを指示された時には書き込み専用コラム選択信号を発生せず、従って、ＤＱＭによりマスクを指示された時にはそのブロックへの１６ビットのデータの書き込みを行わないようになっている。従って、書き込みを禁止するかしないかは、例えば、１６ビット（２バイト）単位で行えることになる。
【００２８】
図１０は本発明に係る半導体記憶装置の一実施例の要部を概略的に示すブロック図である。
図９および図１０から明らかなように、本実施例の半導体記憶装置において、ＭＷＣＬドライバ４１は、センスアンプ列毎に１個設けられ、ＳＷＣＬドライバ４２は、同一列の複数個のセンスアンプ１３をグループとしたセンスアンプブロック２０毎に１個設けられる。ＭＷＣＬドライバ４１は、図４におけるＷＣＬドライバ１４と同様に、書き込み時にアクセスするメモリセルがその行群に属する時に書き込み専用コラム選択信号を発生して、上位の書き込み専用コラム選択線ＭＷＣＬに出力する。ＳＷＣＬドライバ４２は、接続される上位の書き込み専用コラム選択線ＭＷＣＬに書き込み専用コラム選択信号が出力されるとこれを受けて増幅し、下位の書き込み専用コラム選択線ＳＷＣＬに出力する。
【００２９】
ここで、ＭＷＣＬドライバ（メイン書き込み専用コラム選択線用駆動回路）４１は、メインワードデコーダー列とセンスアンプ列との交差個所に配置され、また、ＳＷＣＬドライバ（サブ書き込み専用コラム選択線用駆動回路）４２は、サブワードデコーダー列とセンスアンプ列との交差個所に配置されている。また、書き込み専用コラム選択線ＭＷＣＬおよびＳＷＣＬは、コラム選択線ＣＬと直交するように配置されている。このように、本実施例の半導体記憶装置は、効率的なレイアウトを行うようになっている。
【００３０】
具体的に、２５６ＭビットのＳＤＲＡＭであれば、例えば、コラム方向に２Ｋ個のセンスアンプが設けられるので、６４個のセンスアンプをまとめてセンスアンプブロック２０とすると、１行にセンスアンプブロック２０は３２個あることになる。従って、ＭＷＣＬドライバ４１は３２個のＳＷＣＬドライバ４２を駆動し、ＳＷＣＬドライバ４２は６４個のセンスアンプを駆動することになり、従来例に比べて駆動するゲート数ははるかに少なくなるので、たとえ２段階で駆動しても動作速度は速くなる。
【００３１】
図１１は図１０の半導体記憶装置におけるＭＷＣＬドライバ４１の一例を示す回路図である。
図１１に示されるように、ＭＷＣＬドライバ４１は、直列に接続されたインバータ４１１，４１２および２入力のノアゲート４１３で構成されている。ここで、ノアゲート４１３の入力信号としては、ライトイネーブル信号ＷＥおよびセンスアンプ１３を制御するラッチイネーブル制御信号ＬＥＸが供給されている。また、ラッチイネーブル制御信号ＬＥＸの代わりに、センスアンプを制御するビット線プリチャージ活性化制御信号ＢＲＳや、シェアードセンスアンプ方式を採用した場合のビット線絶縁ゲート制御信号ＢＬＴを使用することもできる。
【００３２】
すなわち、本実施例の半導体記憶装置におけるＭＷＣＬドライバ４１は、センスアンプを制御する信号（ＬＥＸ，ＢＲＳ，ＢＬＴ）を用いるようになっており、これにより、信号線の増加を防いで書き込み専用コラム選択線ＷＣＬ（ＭＷＣＬ，ＳＷＣＬ）の制御をレイアウト的にも効率的で簡単に行うことが可能となる。
【００３３】
図１２は図１０の半導体記憶装置におけるＳＷＣＬドライバ４２の一例を示す回路図である。
図１２に示されるように、ＳＷＣＬドライバ４２は、直列に接続されたインバータ４２１および２入力のナンドゲート４２２で構成されている。ここで、ナンドゲート４２２の入力信号としては、ＭＷＣＬドライバ４１の出力信号（ＭＷＣＬ）およびブロック選択信号ＢＳが供給されている。
【００３４】
図１３は図１０の半導体記憶装置におけるセンスアンプ（Ｓ／Ａ）１３の一例を示す回路図である。なお、図１３のセンスアンプにおいて、前述した図２に示すダイレクト型センスアンプを構成する各トランジスタに対応するトランジスタには同じ参照符号を付している。
図１３において、Ｎチャネル型ＭＯＳトランジスタ２１１およびＰチャネル型ＭＯＳトランジスタ２１２はインバータ（２１）を構成し、また、Ｎチャネル型ＭＯＳトランジスタ２２１およびＰチャネル型ＭＯＳトランジスタ２２２はインバータ（２２）を構成し、これらのインバータ（２１および２２）により相補のビット線対ＢＬ，／ＢＬに接続されるフリップフロップが構成される。なお、トランジスタ２１１，２２１のソースには、信号ＮＳＡが印加され、また、トランジスタ２２１，２２２のソースには、それぞれ信号ＰＳＡが印加されている。
【００３５】
トランジスタ２３および２４のゲートには、相補のビット線ＢＬおよび／ＢＬが直接に接続され、コラム選択線ＣＬにより制御されるトランジスタ２５および２６を介してデータｒｄｂｘ，ｒｄｂｚが読み出されるようになっている。ここで、図２の回路では、トランジスタ２３および２４のドレインは接地されているが、本実施例の回路では、それぞれ信号ＲＣＬＥ２およびＲＣＬＥ１が印加されるようになっている。
【００３６】
ビット線ＢＬおよび／ＢＬには、書き込み専用コラム選択線ＷＣＬにより制御されるトランジスタ２９および３０、並びに、コラム選択線ＣＬにより制御されるトランジスタ２７および２８を介してデータｗｄｂｚ，ｗｄｂｘが書き込まれるようになっている。
図１３において、トランジスタ１３１，１３２および１３３，１３４は、前述したシェアードセンスアンプ方式を採用した図３に示す回路のスイッチ用トランジスタ３１，３２および３３，３４に対応するもので、トランジスタ１３１，１３２のゲートにはビット線絶縁ゲート制御信号ＢＬＴＬが供給され、また、トランジスタ１３３，１３４のゲートにはビット線絶縁ゲート制御信号ＢＬＴＲが供給されている。ここで、ビット線絶縁ゲート制御信号ＢＬＴＬおよびＢＬＴＲは、その一方のみが高レベル“Ｈ”となり、センスアンプ１３の両側に設けられたメモリセルアレイ（１０）のビット線ＢＬ，／ＢＬのうち、使わないメモリセルアレイ側のゲート（１３１，１３２または１３３，１３４）を閉じる（オフ状態とする）ようになっている。
【００３７】
トランジスタ１３６，１３７，１３８は、例えば、メモリセル（ＭＣ）からのデータ読み出し前後等において行うビット線のプリチャージ（ビット線ＢＬ，／ＢＬの短絡およびプリチャージ）を行うためのものであり、各トランジスタ１３６，１３７，１３８のゲートに供給されたビット線プリチャージ活性化制御信号ＢＲＳが高レベル“Ｈ”になることで、相補のビット線ＢＬと／ＢＬを短絡させると共に、基準電圧ｖｐｒを印加するようになっている。なお、ダミーワード線信号ＤＷＬＬおよびＤＷＬＵにより制御されるトランジスタ１３５および１３９は、メモリセル（ＭＣ）からデータを読み出す場合に、ビット線ＢＬ，／ＢＬ間の差電位がつき易くするためのものである。
【００３８】
図１４は図１３のセンスアンプに使用する信号を発生する回路の一例を示す図である。
上述した図１３のセンスアンプに使用される各制御信号、すなわち、トランジスタ２１２および２２２のソースに供給される信号ＰＳＡ、トランジスタ２１１および２２１のソースに供給される信号ＮＳＡ、および、基準電圧ｖｐｒは、相補のラッチイネーブル制御信号ＬＥＸ，ＬＥＺおよびビット線プリチャージ活性化制御信号ＢＲＳを入力とする、Ｐチャネル型ＭＯＳトランジスタ１４１およびＮチャネル型ＭＯＳトランジスタ１４２，１４３，１４４により構成された回路により生成される。
【００３９】
図１５は図１３のセンスアンプの動作（読み出し動作）を説明するためのタイミング図であり、図１６は図１５に示す各信号のタイミング波形をまとめて示す図である。
図１５および図１６に示されるように、シェアードセンスアンプ方式を採用した図１３のセンスアンプの読み出し動作において、まず、ビット線プリチャージ活性化制御信号ＢＲＳが高レベル“Ｈ”から低レベル“Ｌ”に変化して、トランジスタ１３６，１３７，１３８がオフ状態になると、相補のビット線ＢＬ，／ＢＬのプリチャージ（短絡）状態が開放される。また、ビット線絶縁ゲート制御信号ＢＬＴＲ（ＢＬＴ）が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、トランジスタ１３１および１３２がオフ状態となって、ビット線ＢＬ，／ＢＬが遮断される。このとき、ビット線絶縁ゲート制御信号ＢＬＴＬは高レベル“Ｈ”を維持しており、トランジスタ１３３および１３４はオン状態を保持し、ビット線ＢＬ，／ＢＬは、トランジスタ１３３および１３４を介して当該トランジスタ１３３および１３４に繋がるメモリセルアレイ（１０）に接続される（トランジスタ１３３および１３４に繋がるメモリセルアレイにおけるメモリセル（ＭＣ）のデータを読み出す）。
【００４０】
さらに、選択するワード線（ＷＬ）の信号ＷＬが低レベル“Ｌ”から高レベル“Ｈ”に変化し、ビット線（ＢＬ，／ＢＬ）と選択されたワード線（ＷＬ）とにより所定のメモリセル（ＭＣ）が選択されて、そのメモリセル（ＭＣ）のデータが読み出される。すなわち、相補のビット線ＢＬ，／ＢＬは、同じ基準電圧ｖｐｒからレベル差が生じ、ラッチイネーブル信号ＬＥＺ，ＬＥＸが変化し、それに応じて（図１４参照）信号ＰＳＡが変化して、フリップフロップ（２１１，２１２，２２１，２２２）が活性化され、ビット線のレベル差を増幅する。なお、図１５において、参照符号ＷＥはライトイネーブル信号を示し、また、ＢＳはブロック選択信号を示している。
【００４１】
図１７は本発明に係る半導体記憶装置の他の実施例の要部を概略的に示すブロック図である。
図１０と図１７との比較から明らかなように、図１０の半導体記憶装置では、サブ書き込み専用コラム選択線用駆動回路（ＳＷＣＬドライバ）４２が、各サブワードデコーダー列とセンスアンプ列との交差個所に配置されていたのに対して、図１７に示す本実施例の半導体記憶装置では、ＳＷＣＬドライバ４２が、１個おきのサブワードデコーダー列とセンスアンプ列との交差個所に配置するようになっている。すなわち、ＳＷＣＬドライバ４２は、各サブワードデコーダー列とセンスアンプ列との交差個所に配置するのに限定されず、Ｎ個おきのサブワードデコーダー列とセンスアンプ列との交差個所に配置することができる。なお、Ｎは自然数（１，２，３，…）である。
【００４２】
図１８は図１７の半導体記憶装置におけるＳＷＣＬドライバ４２の一例を示す回路図である。
図１８に示されるように、図１７に示すような１個おきのサブワードデコーダー列とセンスアンプ列との交差個所に配置するＳＷＣＬドライバ４２は、２つのインバータ４２３および４２４により構成されている。なお、ＭＷＣＬドライバ４１は、前述した図１１と同様の回路により構成することができる。
【００４３】
このように、書き込み専用のコラム選択線ＷＣＬ（ＭＷＣＬ，ＳＷＣＬ）を制御するために、センスアンプを制御している信号を使用することにより、信号線の増加を防いで、レイアウト上でも効率化を図ることができる。
【００４４】
【発明の効果】
以上、詳述したように、本発明の半導体記憶装置によれば、書き込み専用のコラム選択線を制御する信号としてセンスアンプを制御する信号を用いることによって、信号線の増加を防いで書き込み専用コラム選択線の制御をレイアウト的にも効率的で簡単に行うことができる。
【図面の簡単な説明】
【図１】関連技術の半導体記憶装置におけるメモリセルのブロック／アレイ構成の一例を概略的に示す図である。
【図２】図１の半導体記憶装置におけるダイレクト型センスアンプの一例を示す回路図である。
【図３】図１の半導体記憶装置におけるセンスアンプの切り換え機構の一例を説明するための図である。
【図４】図１の半導体記憶装置におけるセンスアンプ駆動系の一構成例を示す図である。
【図５】図４のセンスアンプ駆動系におけるコラムラインとセンスアンプの構成例を示す図である。
【図６】関連技術としての半導体記憶装置におけるバンク構成の一例を示す図である。
【図７】図６のバンク構成におけるコラムラインの選択を説明するための図である。
【図８】本発明が適用され得る半導体記憶装置におけるメモリセルのブロック／アレイ構成の一例を概略的に示す図である。
【図９】図８の半導体記憶装置におけるセンスアンプ駆動系の一構成例を示す図である。
【図１０】本発明に係る半導体記憶装置の一実施例の要部を概略的に示すブロック図である。
【図１１】図１０の半導体記憶装置におけるＭＷＣＬドライバの一例を示す回路図である。
【図１２】図１０の半導体記憶装置におけるＳＷＣＬドライバの一例を示す回路図である。
【図１３】図１０の半導体記憶装置におけるセンスアンプの一例を示す回路図である。
【図１４】図１３のセンスアンプに使用する信号を発生する回路の一例を示す図である。
【図１５】図１３のセンスアンプの動作を説明するためのタイミング図である。
【図１６】図１５に示す各信号のタイミング波形をまとめて示す図である。
【図１７】本発明に係る半導体記憶装置の他の実施例の要部を概略的に示すブロック図である。
【図１８】図１７の半導体記憶装置におけるＳＷＣＬドライバの一例を示す回路図である。
【符号の説明】
１…メモリセル群
２…ブロック
１０…メモリセルアレイ
１１…ロウデコーダ
１２…コラムデコーダ
１３…センスアンプ
１４…ＷＣＬドライバ
１５…プリデコーダ
１７…ライトバッファ
１９…入力端子群
２０…センスアンプブロック
４１…上位の書き込み専用コラム選択線用駆動回路（ＭＷＣＬドライバ）
４２…下位の書き込み専用コラム選択線用駆動回路（ＳＷＣＬドライバ）
ＣＬ…コラム選択線
ＷＣＬ…書き込み専用コラム選択線
ＭＷＣＬ…上位の書き込み専用コラム選択線
ＳＷＣＬ…下位の書き込み専用コラム選択線
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、高速アクセスを可能とするダイレクト型センスアンプ方式の半導体記憶装置に関する。
近年、半導体技術の進歩に伴って、半導体記憶装置（例えば、ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高速化および高集積化（大容量化）が進められている。そして、高速なアクセスが可能な半導体集積回路として、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のような外部クロックに同期した半導体記憶装置、特に、ダイレクト型センスアンプを使用して書き込み時のセンスアンプの選択をビット線に平行なコラム選択線とこれに垂直な書き込み専用コラム選択線で行う半導体記憶装置が研究開発されている。そして、このような半導体記憶装置における書き込み専用コラム選択線の制御をレイアウト的にも効率的で簡単に行うことが要望されている。
【０００２】
【従来の技術】
近年、半導体技術の進歩に伴って、半導体記憶装置の高速化および高集積化が進められている。
ところで、半導体記憶装置の高集積化（大容量化）は、半導体集積回路の微細加工技術の進歩に伴って進められ、高集積化することにより１つの半導体記憶装置の記憶容量が増大すると、従来の１ビットのデータ幅では使い勝手がよくないため、データ幅を多ビット化するのが一般的である。
【０００３】
また、半導体記憶装置を高速化する手法としては各種あるが、その中で近年実用化されているものとして同期（シンクロナス）型がある。これは外部からクロック信号を入力し、データの入出力および内部での動作をクロック信号に同期して行わせることにより高速化を図るもので、動作のパイプライン化などが行われている。
【０００４】
図１は関連技術の半導体記憶装置におけるメモリセルのブロック／アレイ構成の一例を概略的に示す図であり、ＳＤＲＡＭのメモリセルのブロック／アレイ構成を示すものである。
図１に示されるように、例えば、６４Ｍビットや２５６Ｍビットの大容量のＳＤＲＡＭでは、メモリセル群１を複数のブロック２に分割するようになっている。すなわち、図１に示す例では、各ブロックにおいて、メモリセル群を格子状に配列し、横方向（列（コラム）方向）を複数の行群（行グループ）に分割し、縦方向（行（ロウ）方向）を複数の列群（列グループ）に分割している。
【０００５】
図１において、参照符号１０は、それぞれ縦および横の両方向に分割されたメモリセルアレイを示している。図１に示されるように、各メモリセルアレイ１０の横方向の両側にはロウデコーダ１１が配置され、また、縦方向の両側にはセンスアンプ群１３が配置され、そして、列群毎にコラムデコーダ１２が配置されるようになっている。
【０００６】
メモリセルへのアクセスは、ロウデコーダ１１によりアクセスするメモリセルＭＣの属する行のワード線ＷＬを選択して活性化し、コラムデコーダ１２によりアクセスするメモリセルＭＣの属する列のビット線ＢＬ（／ＢＬ）に接続されるセンスアンプ１３を選択して活性化することにより行われる。ここで、コラムデコーダ１２の出力は、コラム選択線ＣＬを介してセンスアンプ１３に供給される。また、参照符号１４はＷＣＬドライバ（書き込み専用コラム選択線駆動回路）を示し、後述するようにアクセスするメモリセルの属する行に接続されるセンスアンプを選択して活性化する。
【０００７】
図２は図１の半導体記憶装置におけるダイレクト型センスアンプの一例を示す回路図である。
図２に示すダイレクト型のセンスアンプは、２個のインバータ２１および２２で構成されるフリップフロップを相補のビット線対ＢＬ，／ＢＬに接続し、各ビット線ＢＬ，／ＢＬの情報をデータバスに伝えるためのトランジスタ２３，２４のゲートに該各ビット線ＢＬ，／ＢＬを直接入力するようになっている。
【０００８】
フリップフロップ（２１，２２）は、読み出し動作の時にはワード線（ＷＬ）へのロウデコード信号の供給直後に活性化され、メモリセル（ＭＣ）の記憶状態に応じて変化したビット線対ＢＬ，／ＢＬの電位差を拡大する。これに応じてトランジスタ２３および２４の一方がオン状態になり、また、コラム選択線ＣＬに選択信号が供給されてトランジスタ２５，２６がオン状態になって、信号ｒｄｂｘ，ｒｄｂｚが記憶内容に応じて変化する。
【０００９】
一方、書き込み時には、コラム選択線ＣＬに選択信号が供給されてトランジスタ２７，２８がオン状態になり、また、書き込み専用コラム選択線ＷＣＬに選択信号が供給されてトランジスタ２９，３０がオン状態になって、ビット線対ＢＬ，／ＢＬの電位が書き込みデータｗｄｂｚ，ｗｄｂｘに応じて変化し、フリップフロップ（２１，２２）を介してビット線対ＢＬ，／ＢＬの電位を拡大する。この状態でワード線（ＷＬ）を立ち上げると、対応する行のメモリセル（ＭＣ）がビット線対ＢＬ，／ＢＬのどちらか一方に接続されて当該メモリセル（ＭＣ）がビット線ＢＬまたは／ＢＬの状態に対応した状態になる。
【００１０】
図２に示すようなダイレクト型のセンスアンプは、ビット線対ＢＬおよび／ＢＬとデータ入出力側が分離されているため、例えば、パイプライン処理を行うＳＤＲＡＭに適している。また、図２に示すようなダイレクト型のセンスアンプで書き込み処理を行う場合には、上述したように、コラム選択線ＣＬおよび書き込み専用コラム選択線ＷＣＬに対して同時に選択信号を与える必要がある。
【００１１】
なお、センスアンプを図１に示すように配置する場合、各センスアンプ１３は、上側のメモリセル１０と下側のメモリセル１０のいずれに接続するか切り換えられるようになっている。
図３は図１の半導体記憶装置におけるセンスアンプ（シェアードセンスアンプ方式を採用したセンスアンプ）の切り換え機構の一例を説明するための図である。
【００１２】
図３に示されるように、各センスアンプ１３Ａ，１３Ｂからはスイッチとして動作するトランジスタ３１，３２；３３，３４を介して、上下両側にそれぞれ相補のビット線対ＢＬ，／ＢＬが延びている。上側のセンスアンプ１３Ａから延びるビット線対と下側のセンスアンプ１３Ｂから延びるビット線対は並行して配置され、それらに接続されるメモリセル（ＭＣ）は各ワード線（ＷＬ）に接続される。従って、この部分のワード線がアクセスされる場合には、この部分のビット線対ＢＬ，／ＢＬに接続されるトランジスタ３１，３２または３３，３４にビット線絶縁ゲート制御信号（ＢＬＴ）が供給され、センスアンプ１３Ａまたは１３Ｂがこの部分のビット線対ＢＬ，／ＢＬに接続される。なお、センスアンプ１３Ｂの下側のワード線がアクセスされる場合には、この部分のビット線対ＢＬ，／ＢＬに接続されるトランジスタ３１，３２にビット線絶縁ゲート制御信号（ＢＬＴ）が供給され、センスアンプ１３Ｂは下側のビット線対ＢＬ，／ＢＬに接続された状態になる。
【００１３】
コラム選択線（行選択信号）ＣＬは、一番上の低抵抗の金属配線層に設けられ、このコラム選択線ＣＬと平行に書き込み専用コラム選択線ＷＣＬを設けるのは物理的に無理があるため、書き込み専用コラム選択線ＷＣＬは、コラム選択線ＣＬに対して垂直な方向に伸びるワード線ＷＬと平行な線として設けられる。この書き込み専用コラム選択線ＷＣＬが設けられる配線層は、センスアンプの活性化信号などと同じ金属配線層であるが、最上層のコラム選択線ＣＬよりは抵抗が高い金属配線層に設けられる。
【００１４】
図４は図１の半導体記憶装置におけるセンスアンプ駆動系の一構成例を示す図である。
図４に示されるように、センスアンプ（Ｓ／Ａ）１３は、列毎に、行グループの個数分だけ設けられる。実際には、各メモリセルアレイ１０の上下両側に設けられているため行グループの個数に１加えた個数分だけ配設されることになる。また、センスアンプ１３は、複数の列のセンスアンプをまとめたセンスアンプブロック２０として構成されている。
【００１５】
コラムデコーダ１２は、入力端子群１９から入力されてプリデコーダ１５で予備的にデコードされたコラムアドレス信号からコラム選択信号（ＣＬ）を発生してコラム選択線ＣＬに供給する。さらに、書き込み時には、ライトイネーブル（ＷＥ）信号が入力端子群１９から入力され、書き込み専用コラム線ＷＣＬを駆動するＷＣＬドライバ１４に入力される。ＷＣＬドライバ１４は、ＷＥ信号とロウデコード信号に応じて書き込み専用コラム（ＷＣＬ）選択信号を発生して書き込み専用コラム線ＷＣＬに供給する。ここで、コラム選択信号が供給されたコラム選択線ＣＬと書き込み専用コラム選択信号が供給された書き込み専用コラム線ＷＣＬの両方に接続されるセンスアンプ１３がライトデータバスに接続され、この時、入力端子群１９から入力されたデータＤＱがライトバッファ１７を介してセンスアンプ群に供給されて、アクセスされたメモリセルへの書き込みが行われることになる。
【００１６】
図５は図４のセンスアンプ駆動系におけるコラムラインとセンスアンプの構成例を示す図である。
図４では、１本のＣＬと１本のＷＣＬで１個のセンスアンプ１３がアクセスされるように示したが、近年はデータ幅の多ビット化およびＣＬ配線のピッチ緩和のため、図５に示すように、１本のＣＬに同じ群の２個のセンスアンプ（Ｓ／Ａ）１３が接続されるようになっている。また、図３で説明したように、各センスアンプ群の間では２組のビット線対が並行に設けられており、隣接する群のセンスアンプは同時に動作する。
【００１７】
ここで、ある群の同じＣＬに接続されるセンスアンプは、それぞれ第１と第２のライトデータバスＷＤＢに接続され、また、隣接する群の同じＣＬに接続されるセンスアンプは、それぞれ第３と第４のライトデータバスＷＤＢに接続される。従って、あるアドレスをアクセスすると、１本のコラム選択線ＣＬが選択され、１本のワード線（ＷＬ）が選択され、そして、４個のセンスアンプ（１３）が選択される。
【００１８】
なお、書き込み動作の場合には、さらにアクセスするワード線の両側に位置するセンスアンプを選択する書き込み専用コラム線ＷＣＬが選択され、４個のセンスアンプが選択されて書き込みが行われる。このようにして、４ビットのデータが並行して入出力される。さらに、図１のブロック２の内の幾つかを並行してアクセスすることで、データ幅の多ビット化が図られている。
【００１９】
以上がダイレクト型のセンスアンプを使用した外部信号に同期して動作する半導体記憶装置の基本的な構成である。
【００２０】
【発明が解決しようとする課題】
図６は関連技術としての半導体記憶装置におけるバンク構成の一例を示す図であり、具体的に、２５６ＭビットのＳＤＲＡＭのバンク構成を示す図である。図６に示されるように、このＳＤＲＡＭは、１６Ｍビットのブロック２−０，２−１，…，２−１５に分けられており、さらに４ブロックを１組としてグループ３−０，３−１，…，３−３となっている。各グループの４つのブロックは、それぞれバンク０，１，２，３の４つのバンクに属し、各バンクのブロックは同時に並行してアクセスされるようになっている。
【００２１】
図７は図６のバンク構成におけるコラムラインの選択を説明するための図である。
図７に示されるように、２本のコラム選択線ＣＬ０−０とＣＬ０−１，ＣＬ１−０とＣＬ１−１などが同時に選択される。各コラム選択線が選択された場合には、図５に示したように４個のセンスアンプ（Ｓ／Ａ）が選択されるので、８個のセンスアンプが選択される。上記のように、１つのバンクには４個のブロックがあるので、合計３２ビットのデータ幅になる。
【００２２】
ところで、上述したような関連技術としてのダイレクト型センスアンプを使用して書き込み時のセンスアンプの選択をビット線に平行なコラム選択線ＣＬとこれに垂直な書き込み専用コラム選択線ＷＣＬで行う半導体記憶装置において、書き込み専用コラム選択線ＷＣＬの簡単な制御方式が必要とされている。
本発明は、上述したダイレクト型センスアンプを使用して書き込み時のセンスアンプの選択をビット線に平行なコラム選択線とこれに垂直な書き込み専用コラム選択線で行う半導体記憶装置に鑑み、書き込み専用コラム選択線の簡単な制御をレイアウト的にも効率的に行うことができる半導体記憶装置の提供を目的とする。
【００２３】
【課題を解決するための手段】
本発明によれば、アレイ状に配列されたメモリセル群と、該メモリセル群の列毎に配置され、アクセスするメモリセルへのデータの書き込み／読み出しを行うためのダイレクト型センスアンプ群と、アクセスするメモリセルが接続される列のセンスアンプを選択するコラム選択線と、データの書き込み時にアクセスするメモリセルが接続される行のセンスアンプを選択する書き込み専用コラム選択線とを備えた半導体記憶装置であって、前記書き込み専用コラム選択線を制御する信号として、前記センスアンプを制御する信号を用い、さらに、前記書き込み専用コラム選択線を制御する回路は、メイン書き込み専用コラム選択線用駆動回路およびサブ書き込み専用コラム選択線用駆動回路を備え、該メイン書き込み専用コラム選択線用駆動回路により前記センスアンプ群の選択を行い、且つ、該サブ書き込み専用コラム選択線用駆動回路により当該選択されたセンスアンプ群におけるセンスアンプを駆動するようにしたことを特徴とする半導体記憶装置が提供される。
すなわち、本発明の半導体記憶装置によれば、書き込み専用のコラム選択線の制御信号として、センスアンプ用の制御信号を使用し、記書き込み専用コラム選択線を制御する回路を、メイン書き込み専用コラム選択線用駆動回路およびサブ書き込み専用コラム選択線用駆動回路で構成し、メイン書き込み専用コラム選択線用駆動回路によりセンスアンプ群の選択を行い、且つ、サブ書き込み専用コラム選択線用駆動回路により選択されたセンスアンプ群におけるセンスアンプを駆動することによって、信号線の増加を防いで書き込み専用コラム選択線の制御をレイアウト的にも効率的で簡単に行うことが可能となる。
【００２４】
すなわち、本発明の半導体記憶装置によれば、書き込み専用のコラム選択線の制御信号として、センスアンプ用の制御信号を用いることによって、信号線の増加を防いで書き込み専用コラム選択線の制御をレイアウト的にも効率的で簡単に行うことが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の実施例を図面を参照して詳述する。
図８は本発明が適用され得る半導体記憶装置におけるメモリセルのブロック／アレイ構成の一例を概略的に示す図であり、図１に対応するものである。
図８に示される半導体記憶装置は、図１の半導体記憶装置に対して、各群のセンスアンプを選択する下位の書き込み専用コラム選択線（ＳＷＣＬ）用の駆動回路（ＳＷＣＬドライバ）４２を設けるようになっている。なお、他の構成は、図１の半導体記憶装置と実質的に同様であり、その説明は省略する。
【００２６】
図９は図８の半導体記憶装置におけるセンスアンプ駆動系の一構成例を示す図であり、図４に対応するものである。
図９と図４との比較から明らかなように、図９に示す本センスアンプ駆動系の構成例では、図４の半導体記憶装置におけるＷＣＬドライバ１４と書き込み専用コラム選択線ＷＣＬを、上位のメイン書き込み専用コラム選択線用駆動回路（ＭＷＣＬドライバ）４１および下位のサブ書き込み専用コラム選択線用駆動回路（ＳＷＣＬドライバ）４２と、上位の書き込み専用コラム選択線ＭＷＣＬおよび下位の書き込み専用コラム選択線ＳＷＣＬとの２段構成とするようになっている。ここで、ＭＷＣＬドライバ４１は、図４のセンスアンプ駆動系においてＷＣＬドライバ１４が配置された位置に設けられ、また、ＳＷＣＬドライバ４２は、各センスアンプブロック２０の近辺に設けられるようになっている。
【００２７】
図９において、参照符号ＤＱＭは、データビットのマスクデータであり、このマスクデータＤＱＭがＭＷＣＬドライバ４１に供給されるようになっている。これにより、ＭＷＣＬドライバ４１は、たとえ書き込みアクセスするメモリセルがその行群に属する時でも、マスクデータＤＱＭによりマスクを指示された時には書き込み専用コラム選択信号を発生せず、従って、ＤＱＭによりマスクを指示された時にはそのブロックへの１６ビットのデータの書き込みを行わないようになっている。従って、書き込みを禁止するかしないかは、例えば、１６ビット（２バイト）単位で行えることになる。
【００２８】
図１０は本発明に係る半導体記憶装置の一実施例の要部を概略的に示すブロック図である。
図９および図１０から明らかなように、本実施例の半導体記憶装置において、ＭＷＣＬドライバ４１は、センスアンプ列毎に１個設けられ、ＳＷＣＬドライバ４２は、同一列の複数個のセンスアンプ１３をグループとしたセンスアンプブロック２０毎に１個設けられる。ＭＷＣＬドライバ４１は、図４におけるＷＣＬドライバ１４と同様に、書き込み時にアクセスするメモリセルがその行群に属する時に書き込み専用コラム選択信号を発生して、上位の書き込み専用コラム選択線ＭＷＣＬに出力する。ＳＷＣＬドライバ４２は、接続される上位の書き込み専用コラム選択線ＭＷＣＬに書き込み専用コラム選択信号が出力されるとこれを受けて増幅し、下位の書き込み専用コラム選択線ＳＷＣＬに出力する。
【００２９】
ここで、ＭＷＣＬドライバ（メイン書き込み専用コラム選択線用駆動回路）４１は、メインワードデコーダー列とセンスアンプ列との交差個所に配置され、また、ＳＷＣＬドライバ（サブ書き込み専用コラム選択線用駆動回路）４２は、サブワードデコーダー列とセンスアンプ列との交差個所に配置されている。また、書き込み専用コラム選択線ＭＷＣＬおよびＳＷＣＬは、コラム選択線ＣＬと直交するように配置されている。このように、本実施例の半導体記憶装置は、効率的なレイアウトを行うようになっている。
【００３０】
具体的に、２５６ＭビットのＳＤＲＡＭであれば、例えば、コラム方向に２Ｋ個のセンスアンプが設けられるので、６４個のセンスアンプをまとめてセンスアンプブロック２０とすると、１行にセンスアンプブロック２０は３２個あることになる。従って、ＭＷＣＬドライバ４１は３２個のＳＷＣＬドライバ４２を駆動し、ＳＷＣＬドライバ４２は６４個のセンスアンプを駆動することになり、従来例に比べて駆動するゲート数ははるかに少なくなるので、たとえ２段階で駆動しても動作速度は速くなる。
【００３１】
図１１は図１０の半導体記憶装置におけるＭＷＣＬドライバ４１の一例を示す回路図である。
図１１に示されるように、ＭＷＣＬドライバ４１は、直列に接続されたインバータ４１１，４１２および２入力のノアゲート４１３で構成されている。ここで、ノアゲート４１３の入力信号としては、ライトイネーブル信号ＷＥおよびセンスアンプ１３を制御するラッチイネーブル制御信号ＬＥＸが供給されている。また、ラッチイネーブル制御信号ＬＥＸの代わりに、センスアンプを制御するビット線プリチャージ活性化制御信号ＢＲＳや、シェアードセンスアンプ方式を採用した場合のビット線絶縁ゲート制御信号ＢＬＴを使用することもできる。
【００３２】
すなわち、本実施例の半導体記憶装置におけるＭＷＣＬドライバ４１は、センスアンプを制御する信号（ＬＥＸ，ＢＲＳ，ＢＬＴ）を用いるようになっており、これにより、信号線の増加を防いで書き込み専用コラム選択線ＷＣＬ（ＭＷＣＬ，ＳＷＣＬ）の制御をレイアウト的にも効率的で簡単に行うことが可能となる。
【００３３】
図１２は図１０の半導体記憶装置におけるＳＷＣＬドライバ４２の一例を示す回路図である。
図１２に示されるように、ＳＷＣＬドライバ４２は、直列に接続されたインバータ４２１および２入力のナンドゲート４２２で構成されている。ここで、ナンドゲート４２２の入力信号としては、ＭＷＣＬドライバ４１の出力信号（ＭＷＣＬ）およびブロック選択信号ＢＳが供給されている。
【００３４】
図１３は図１０の半導体記憶装置におけるセンスアンプ（Ｓ／Ａ）１３の一例を示す回路図である。なお、図１３のセンスアンプにおいて、前述した図２に示すダイレクト型センスアンプを構成する各トランジスタに対応するトランジスタには同じ参照符号を付している。
図１３において、Ｎチャネル型ＭＯＳトランジスタ２１１およびＰチャネル型ＭＯＳトランジスタ２１２はインバータ（２１）を構成し、また、Ｎチャネル型ＭＯＳトランジスタ２２１およびＰチャネル型ＭＯＳトランジスタ２２２はインバータ（２２）を構成し、これらのインバータ（２１および２２）により相補のビット線対ＢＬ，／ＢＬに接続されるフリップフロップが構成される。なお、トランジスタ２１１，２２１のソースには、信号ＮＳＡが印加され、また、トランジスタ２２１，２２２のソースには、それぞれ信号ＰＳＡが印加されている。
【００３５】
トランジスタ２３および２４のゲートには、相補のビット線ＢＬおよび／ＢＬが直接に接続され、コラム選択線ＣＬにより制御されるトランジスタ２５および２６を介してデータｒｄｂｘ，ｒｄｂｚが読み出されるようになっている。ここで、図２の回路では、トランジスタ２３および２４のドレインは接地されているが、本実施例の回路では、それぞれ信号ＲＣＬＥ２およびＲＣＬＥ１が印加されるようになっている。
【００３６】
ビット線ＢＬおよび／ＢＬには、書き込み専用コラム選択線ＷＣＬにより制御されるトランジスタ２９および３０、並びに、コラム選択線ＣＬにより制御されるトランジスタ２７および２８を介してデータｗｄｂｚ，ｗｄｂｘが書き込まれるようになっている。
図１３において、トランジスタ１３１，１３２および１３３，１３４は、前述したシェアードセンスアンプ方式を採用した図３に示す回路のスイッチ用トランジスタ３１，３２および３３，３４に対応するもので、トランジスタ１３１，１３２のゲートにはビット線絶縁ゲート制御信号ＢＬＴＬが供給され、また、トランジスタ１３３，１３４のゲートにはビット線絶縁ゲート制御信号ＢＬＴＲが供給されている。ここで、ビット線絶縁ゲート制御信号ＢＬＴＬおよびＢＬＴＲは、その一方のみが高レベル“Ｈ”となり、センスアンプ１３の両側に設けられたメモリセルアレイ（１０）のビット線ＢＬ，／ＢＬのうち、使わないメモリセルアレイ側のゲート（１３１，１３２または１３３，１３４）を閉じる（オフ状態とする）ようになっている。
【００３７】
トランジスタ１３６，１３７，１３８は、例えば、メモリセル（ＭＣ）からのデータ読み出し前後等において行うビット線のプリチャージ（ビット線ＢＬ，／ＢＬの短絡およびプリチャージ）を行うためのものであり、各トランジスタ１３６，１３７，１３８のゲートに供給されたビット線プリチャージ活性化制御信号ＢＲＳが高レベル“Ｈ”になることで、相補のビット線ＢＬと／ＢＬを短絡させると共に、基準電圧ｖｐｒを印加するようになっている。なお、ダミーワード線信号ＤＷＬＬおよびＤＷＬＵにより制御されるトランジスタ１３５および１３９は、メモリセル（ＭＣ）からデータを読み出す場合に、ビット線ＢＬ，／ＢＬ間の差電位がつき易くするためのものである。
【００３８】
図１４は図１３のセンスアンプに使用する信号を発生する回路の一例を示す図である。
上述した図１３のセンスアンプに使用される各制御信号、すなわち、トランジスタ２１２および２２２のソースに供給される信号ＰＳＡ、トランジスタ２１１および２２１のソースに供給される信号ＮＳＡ、および、基準電圧ｖｐｒは、相補のラッチイネーブル制御信号ＬＥＸ，ＬＥＺおよびビット線プリチャージ活性化制御信号ＢＲＳを入力とする、Ｐチャネル型ＭＯＳトランジスタ１４１およびＮチャネル型ＭＯＳトランジスタ１４２，１４３，１４４により構成された回路により生成される。
【００３９】
図１５は図１３のセンスアンプの動作（読み出し動作）を説明するためのタイミング図であり、図１６は図１５に示す各信号のタイミング波形をまとめて示す図である。
図１５および図１６に示されるように、シェアードセンスアンプ方式を採用した図１３のセンスアンプの読み出し動作において、まず、ビット線プリチャージ活性化制御信号ＢＲＳが高レベル“Ｈ”から低レベル“Ｌ”に変化して、トランジスタ１３６，１３７，１３８がオフ状態になると、相補のビット線ＢＬ，／ＢＬのプリチャージ（短絡）状態が開放される。また、ビット線絶縁ゲート制御信号ＢＬＴＲ（ＢＬＴ）が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、トランジスタ１３１および１３２がオフ状態となって、ビット線ＢＬ，／ＢＬが遮断される。このとき、ビット線絶縁ゲート制御信号ＢＬＴＬは高レベル“Ｈ”を維持しており、トランジスタ１３３および１３４はオン状態を保持し、ビット線ＢＬ，／ＢＬは、トランジスタ１３３および１３４を介して当該トランジスタ１３３および１３４に繋がるメモリセルアレイ（１０）に接続される（トランジスタ１３３および１３４に繋がるメモリセルアレイにおけるメモリセル（ＭＣ）のデータを読み出す）。
【００４０】
さらに、選択するワード線（ＷＬ）の信号ＷＬが低レベル“Ｌ”から高レベル“Ｈ”に変化し、ビット線（ＢＬ，／ＢＬ）と選択されたワード線（ＷＬ）とにより所定のメモリセル（ＭＣ）が選択されて、そのメモリセル（ＭＣ）のデータが読み出される。すなわち、相補のビット線ＢＬ，／ＢＬは、同じ基準電圧ｖｐｒからレベル差が生じ、ラッチイネーブル信号ＬＥＺ，ＬＥＸが変化し、それに応じて（図１４参照）信号ＰＳＡが変化して、フリップフロップ（２１１，２１２，２２１，２２２）が活性化され、ビット線のレベル差を増幅する。なお、図１５において、参照符号ＷＥはライトイネーブル信号を示し、また、ＢＳはブロック選択信号を示している。
【００４１】
図１７は本発明に係る半導体記憶装置の他の実施例の要部を概略的に示すブロック図である。
図１０と図１７との比較から明らかなように、図１０の半導体記憶装置では、サブ書き込み専用コラム選択線用駆動回路（ＳＷＣＬドライバ）４２が、各サブワードデコーダー列とセンスアンプ列との交差個所に配置されていたのに対して、図１７に示す本実施例の半導体記憶装置では、ＳＷＣＬドライバ４２が、１個おきのサブワードデコーダー列とセンスアンプ列との交差個所に配置するようになっている。すなわち、ＳＷＣＬドライバ４２は、各サブワードデコーダー列とセンスアンプ列との交差個所に配置するのに限定されず、Ｎ個おきのサブワードデコーダー列とセンスアンプ列との交差個所に配置することができる。なお、Ｎは自然数（１，２，３，…）である。
【００４２】
図１８は図１７の半導体記憶装置におけるＳＷＣＬドライバ４２の一例を示す回路図である。
図１８に示されるように、図１７に示すような１個おきのサブワードデコーダー列とセンスアンプ列との交差個所に配置するＳＷＣＬドライバ４２は、２つのインバータ４２３および４２４により構成されている。なお、ＭＷＣＬドライバ４１は、前述した図１１と同様の回路により構成することができる。
【００４３】
このように、書き込み専用のコラム選択線ＷＣＬ（ＭＷＣＬ，ＳＷＣＬ）を制御するために、センスアンプを制御している信号を使用することにより、信号線の増加を防いで、レイアウト上でも効率化を図ることができる。
【００４４】
【発明の効果】
以上、詳述したように、本発明の半導体記憶装置によれば、書き込み専用のコラム選択線を制御する信号としてセンスアンプを制御する信号を用いることによって、信号線の増加を防いで書き込み専用コラム選択線の制御をレイアウト的にも効率的で簡単に行うことができる。
【図面の簡単な説明】
【図１】関連技術の半導体記憶装置におけるメモリセルのブロック／アレイ構成の一例を概略的に示す図である。
【図２】図１の半導体記憶装置におけるダイレクト型センスアンプの一例を示す回路図である。
【図３】図１の半導体記憶装置におけるセンスアンプの切り換え機構の一例を説明するための図である。
【図４】図１の半導体記憶装置におけるセンスアンプ駆動系の一構成例を示す図である。
【図５】図４のセンスアンプ駆動系におけるコラムラインとセンスアンプの構成例を示す図である。
【図６】関連技術としての半導体記憶装置におけるバンク構成の一例を示す図である。
【図７】図６のバンク構成におけるコラムラインの選択を説明するための図である。
【図８】本発明が適用され得る半導体記憶装置におけるメモリセルのブロック／アレイ構成の一例を概略的に示す図である。
【図９】図８の半導体記憶装置におけるセンスアンプ駆動系の一構成例を示す図である。
【図１０】本発明に係る半導体記憶装置の一実施例の要部を概略的に示すブロック図である。
【図１１】図１０の半導体記憶装置におけるＭＷＣＬドライバの一例を示す回路図である。
【図１２】図１０の半導体記憶装置におけるＳＷＣＬドライバの一例を示す回路図である。
【図１３】図１０の半導体記憶装置におけるセンスアンプの一例を示す回路図である。
【図１４】図１３のセンスアンプに使用する信号を発生する回路の一例を示す図である。
【図１５】図１３のセンスアンプの動作を説明するためのタイミング図である。
【図１６】図１５に示す各信号のタイミング波形をまとめて示す図である。
【図１７】本発明に係る半導体記憶装置の他の実施例の要部を概略的に示すブロック図である。
【図１８】図１７の半導体記憶装置におけるＳＷＣＬドライバの一例を示す回路図である。
【符号の説明】
１…メモリセル群
２…ブロック
１０…メモリセルアレイ
１１…ロウデコーダ
１２…コラムデコーダ
１３…センスアンプ
１４…ＷＣＬドライバ
１５…プリデコーダ
１７…ライトバッファ
１９…入力端子群
２０…センスアンプブロック
４１…上位の書き込み専用コラム選択線用駆動回路（ＭＷＣＬドライバ）
４２…下位の書き込み専用コラム選択線用駆動回路（ＳＷＣＬドライバ）
ＣＬ…コラム選択線
ＷＣＬ…書き込み専用コラム選択線
ＭＷＣＬ…上位の書き込み専用コラム選択線
ＳＷＣＬ…下位の書き込み専用コラム選択線
Claims (6)
- アレイ状に配列されたメモリセル群と、
該メモリセル群の列毎に配置され、アクセスするメモリセルへのデータの書き込み／読み出しを行うためのダイレクト型センスアンプ群と、
アクセスするメモリセルが接続される列のセンスアンプを選択するコラム選択線と、
データの書き込み時にアクセスするメモリセルが接続される行のセンスアンプを選択する書き込み専用コラム選択線とを備えた半導体記憶装置であって、
前記書き込み専用コラム選択線を制御する信号として、前記センスアンプを制御する信号を用い、さらに、
前記書き込み専用コラム選択線を制御する回路は、メイン書き込み専用コラム選択線用駆動回路およびサブ書き込み専用コラム選択線用駆動回路を備え、該メイン書き込み専用コラム選択線用駆動回路により前記センスアンプ群の選択を行い、且つ、該サブ書き込み専用コラム選択線用駆動回路により当該選択されたセンスアンプ群におけるセンスアンプを駆動するようにしたことを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、前記メイン書き込み専用コラム選択線用駆動回路をメインワードデコーダー列とセンスアンプ列との交差個所に配置し、且つ、前記サブ書き込み専用コラム選択線用駆動回路をサブワードデコーダー列と前記センスアンプ列との交差個所に配置するようにしたことを特徴とする半導体記憶装置。
- 請求項１記載の半導体記憶装置において、前記サブ書き込み専用コラム選択線用駆動回路を、Ｎを自然数として、Ｎ個おきのサブワードデコーダー列と前記センスアンプ列との交差個所に配置するようにしたことを特徴とする半導体記憶装置。
- 請求項１記載の半導体記憶装置において、前記サブ書き込み専用コラム選択線用駆動回路は、ブロックを選択する信号により制御されるようになっていることを特徴とする半導体記憶装置。
- 請求項４記載の半導体記憶装置において、ブロックを選択す る信号線は、前記コラム選択線と平行にサブワードデコーダー列上に配置されていることを特徴とする半導体記憶装置。
- 請求項５記載の半導体記憶装置において、前記コラム選択線および前記書き込み専用コラム選択線は、異なる金属配線層で形成されるようになっていることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20185198A JP3558526B2 (ja) | 1998-07-16 | 1998-07-16 | 半導体記憶装置 |
| US09/274,245 US6147919A (en) | 1998-06-29 | 1999-03-23 | Semiconductor memory employing direct-type sense amplifiers capable of realizing high-speed access |
| KR1019990010400A KR100341343B1 (ko) | 1998-06-29 | 1999-03-26 | 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20185198A JP3558526B2 (ja) | 1998-07-16 | 1998-07-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000036189A JP2000036189A (ja) | 2000-02-02 |
| JP3558526B2 true JP3558526B2 (ja) | 2004-08-25 |
Family
ID=16447947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20185198A Expired - Fee Related JP3558526B2 (ja) | 1998-06-29 | 1998-07-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3558526B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10898224B2 (en) | 2014-05-28 | 2021-01-26 | Cook Medical Technologies Llc | Medical devices having a releasable member and methods of using the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176153A (ja) * | 2000-12-05 | 2002-06-21 | Fujitsu Ltd | 半導体記憶装置 |
-
1998
- 1998-07-16 JP JP20185198A patent/JP3558526B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10898224B2 (en) | 2014-05-28 | 2021-01-26 | Cook Medical Technologies Llc | Medical devices having a releasable member and methods of using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000036189A (ja) | 2000-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6314042B1 (en) | Fast accessible semiconductor memory device | |
| KR100228454B1 (ko) | 다수의 뱅크를 갖는 반도체 메모리 장치 | |
| US6240039B1 (en) | Semiconductor memory device and driving signal generator therefor | |
| US7180817B2 (en) | Semiconductor memory device with column selecting switches in hierarchical structure | |
| US6359813B1 (en) | Semiconductor memory device having improved data transfer rate without providing a register for holding write data | |
| KR100937600B1 (ko) | 고속 동작 반도체 메모리 장치 및 상기 반도체 메모리 장치로 이루어지는 메모리 시스템 | |
| JPH11126491A (ja) | 半導体記憶装置 | |
| KR100902125B1 (ko) | 저전력 디램 및 그 구동방법 | |
| JP3291206B2 (ja) | 半導体記憶装置 | |
| JP3185672B2 (ja) | 半導体メモリ | |
| JP2002025251A (ja) | 半導体記憶装置 | |
| JP4492897B2 (ja) | 半導体記憶装置 | |
| JP3279787B2 (ja) | 半導体記憶装置 | |
| US6147919A (en) | Semiconductor memory employing direct-type sense amplifiers capable of realizing high-speed access | |
| JP3558526B2 (ja) | 半導体記憶装置 | |
| JP3992781B2 (ja) | 半導体記憶装置 | |
| JP3953681B2 (ja) | カラムデコーダ | |
| JP2000156078A (ja) | 半導体記憶装置 | |
| US11043255B2 (en) | Memory device with improved writing features | |
| WO2022108752A1 (en) | Apparatuses and methods for faster memory access regions | |
| JP4077140B2 (ja) | 半導体記憶装置 | |
| US6201741B1 (en) | Storage device and a control method of the storage device | |
| JP4119105B2 (ja) | 半導体メモリ | |
| JP3583916B2 (ja) | 半導体記憶装置 | |
| JP3887073B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040518 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080528 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140528 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |