KR100228454B1 - 다수의 뱅크를 갖는 반도체 메모리 장치 - Google Patents

다수의 뱅크를 갖는 반도체 메모리 장치 Download PDF

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Abstract

다수의 뱅크가 다수의 메모리 셀을 포함하고 있는 반도체 메모리 장치가 제공된다. 이 장치는 각 뱅크에 제공되어 대응하는 뱅크 내의 메모리 셀 중 하나에 결합시키기 위한 데이터 라인을 갖고 있다. 공통 데이터 라인은 뱅크에서 공유되며, 이 공통 데이터 라인은 스위치를 통해 데이터 라인 중 하나에 선택적으로 결합된다. 또한, 공통 데이터 라인에 증폭기가 결합되어 선택된 메모리 셀로부터 판독되어진 데이터를 증폭시키며, 증폭기에 I/O 라인이 결합되어 증폭되어진 데이터를 외부로 전송한다. 이 장치에 있어서, 메모리 셀의 뱅크 중 하나는 뱅크 선택 신호에 의해 선택된다. 그러므로, 증폭기는 뱅크에서 공유되어진다. 또한, I/O 라인의 길이를 짧게 할 수 있어 증폭기에 대한 부하를 감소시킬 수 있다. 따라서, 칩 면적이 감소되며 메모리 장치의 속도가 향상된다.

Description

다수의 뱅크를 갖는 반도체 메모리 장치
제1도는 본 발명에 따른 반도체 메모리 장치의 제1실시예를 도시하는 블록도.
제2도는 제1도의 반도체 메모리 장치의 배치 설계를 도시하는 구성도.
제3(a)도는 제1도의 DQ 판독 증폭기를 구체적으로 도시하는 회로도.
제3(b)도는 제1도의 DQ 기록 구동 회로를 구체적으로 도시하는 회로도.
제4도는 본 발명에 따른 반도체 메모리 장치의 제2실시예를 도시하는 블록도.
제5도는 본 발명에 따른 반도체 메모리 장치의 제3실시예를 도시하는 블록도.
제6도는 본 발명에 따른 반도체 메모리 장치의 제4실시예를 도시하는 블록도.
제7도는 본 발명에 따른 반도체 메모리 장치의 제5실시예를 도시하는 블록도.
제8도는 종래의 반도체 메모리 장치의 배치 설계의 한 예를 도시하는 구성도.
제9도는 제8도의 반도체 메모리 장치를 구체적으로 도시하는 블록도.
제10도는 종래의 반도체 메모리 장치의 다른 배치 설계를 도시하는 블록도.
제11도는 제8도 및 제9도의 반도체 메모리 장치의 일부분에 대한 상세를 도시하는 블록도.
제12도는 제8도 및 제9도의 반도체 메모리 장치의 동작을 설명하는 타이밍 차트도.
제13도는 종래의 다른 반도체 메모리 장치를 도시하는 블록도.
* 도면의 주요부분에 대한 부호의 설명
10 : 칩 BK0, BK1 : 제1, 제2뱅크
DQ0, /DQ0 : 데이터 라인
SW0, SW1, GLSW0, GLSW1, SWm0, SWn0, SWm1, Swn1 : 스위치 게이트
DQY : 공유 데이터 라인 RWDn : I/O 라인
DQRA, DQRAn : 판독 증폭기 DQWD, DQWDn : 기록 구동 회로
GDQm0, GDQn0, GDQm1, GDQn1 : 전역 데이터 라인
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다수의 뱅크를 가지며, 각 뱅크 내의 데이터 라인이 스위치 게이트를 통해 공통 데이터 라인에 선택적으로 결합되는 다이나믹 랜덤 액세스 메모리 장치("DRAM")에 관한 것이다.
최근, 마이크로프로세서의 속도는 다이나믹 랜덤 액세스 메모리(DRAM) 속도에 비해 상당히 증가되어 왔다. DRAM은 통상 마이크로프로세서의 메인 메모리로서 사용되어지므로, 마이크로프로세서의 속도와 DRAM의 속도 차는 종래 컴퓨터시스템에서 "메모리 병목(memory bottleneck)"이라 칭해지는 만큼 심각화되고 있다. 따라서, 종래 컴퓨터 시스템에서 일어나는 메모리 병목 현상을 극복하기 위해서는 고용량 및 고속 동작을 갖는 DRAM이 필요로 된다.
동시성 동작이 DRAM의 속도를 증가시키는데 사용되어온 방법 중 하나이다. 종래의 동시성 다이나믹 랜덤 액세스 메모리("SDRAM")에 있어서는, 클럭 신호를 사용하여 회로 동작들을 동기화시켜 고속의 버스트 판독/기록 동작들을 수행할 수 있게 된다. 또한, 종래의 SDRAM의 경우, 하나의 칩 상태는 다수의 독립된 메모리 뱅크들이 제공되어진다. 종래의 SDRAM은 다수의 메모리 뱅크를 포함하므로, "캐쉬 미스(chashe miss)"가 발생하면 지연(delay)을 감소시킬 수 있다. 보다 상세히 설명하자면, 마이크로프로세서에 의해 요청된 데이터가 캐쉬(즉 고속) 메모리 내에 존재해 있지 않을 때는 캐쉬 미스가 발생한다. 종래의 1-뱅크 DRAM을 캐쉬로서 사용하는 시스템에서 캐쉬 미스가 발생하면 데이터는 메인 메모리로부터 DRAM으로 기록되어진다. 그러므로, DRAM 중 하나의 뱅크 내의 비트 라인을 프리차지(precharge)시키는 시간을 필요하게 된다. 한편, 다수의 뱅크를 갖는 SDRAM을 캐쉬 메모리로서 사용하면, 비트 라인을 프리차지시키는 추가 시간은 필요로 되지 않는다. 또한, 다수의 뱅크를 갖는 SDRAM은 버스트 액세스동안 상이한 뱅크들 사이를 교대하면서 데이터 판독/기록을 행하는 "뱅크 인터리브 동작"을 수행할 수 있다. 따라서, 메모리 셀을 상이한 행 및 열 어드레스로 연속적으로 액세스할 수 있다.
제8도 및 제9도는 다수의 메모리 뱅크를 갖는 종래의 반도체 메모리 장치(즉, 멀티-뱅크 메모리 장치)의 일례를 도시하고 있다. 제9도에서는 제8도의 일부분을 상세히 도시하고 있다. 뱅크 인터리브 동작은 제8도 및 제9도의 멀티-뱅크 메모리 장치에 의해 수행될 수 있다. 간략히 하기 위해, 장치 내의 뱅크의 수는 2인 것으로 하고, 제1뱅크 BK0은 메모리 칩(10)의 좌측 상에 제공되며, 제2뱅크 BK1은 우측 상에 제공되는 것으로 한다. 각각의 뱅크는 워드 라인 WL이 수직 방향으로 배열되고 비트 라인 BL이 수평 방향으로 배열되는 메모리 셀 어레이를 포함한다. 워드 라인 WL은 행 디코더(13)에 의해 선택되며, 비트 라인 BL은 열 디코더(14)에 의해 선택된다. 또한, 각각의 메모리 셀 어레이(11)는 서브-어레이(12)로 분할되어 비트 라인의 용량이 감소된다.
제9도에서 도시된 바와 같이, 각 서브-어레이(12) 내의 비트 라인 BL 및 /BL는 열 선택 신호[예를 들어, CSL(A) 및 CSL(A+1)]에 의해 선택된다. 선택된 비트라인 BL 및 /BL는 서브 어레이 각각에 배열된 데이터 라인 BQ 및 /DQ에 결합된다. 판독 동작 중에, 데이터 라인 DQ 및 /DQ 상의 신호들은 DQ 판독 증폭기 DQRA에서 증폭되어 데이터는 메모리 셀 어레이의 부근에 배열된 입력/출력("I/O")라인 RWDn(n0 내지 3)으로 전송되어진다. 기록 동작 중에, I/O 라인 RWDn 상의 데이터는 DQ 기록 구종 회로 DQWD에 의해 데이터 라인 DQ 및 /DQ로 전송된다. 데이터 라인 DQ 및 /DQ로부터 나온 데이터는 선택된 라인 BL 및 /BL를 통해 선택된 메모리 셀로 전송된다.
판독 동작 및 기록 동작은 동시에 또는 동일한 클럭 주기 중에는 실행되지 않으며 제1뱅크 BK0의 메모리 셀로의 액세스 및 제2뱅크 BK1의 메모리 셀로의 액세스는 동시에 행해지지 않는다. 그러므로, 상이한 뱅크 내의 DQ 판독 증폭기 및 DQ 기록 구동 회로는 동시에 동작하지 않아, 제1 및 제2뱅크는 I/O 라인 RWD를 공통으로 사용할 수 있다. 제9도에서 도시된 바와 같이, 각각의 I/O 라인 RWDn은 데이터 입력 회로 DIBn 및 데이터 출력 회로 DOBn에 결합된다. 데이터입력 회로 DIB는 핀 DO 내지 D3을 통해 외부 입력 데이터를 얻으며, 데이터 출력회로 DOB는 핀 D0 내지 D3을 통해 메모리 셀로부터 데이터를 출력시킨다. 제8도 및 제9도의 메모리 장치에 있어서, 입력 및 출력 회로는 칩의 중심에 배치되어 있다. 제10도에서는 입력 및 출력 회로들이 칩의 측면을 따라 배치되어진 메모리 장치를 도시하고 있다.
지금부터 제8도 및 제9도의 장치에 있어서의 뱅크 인터리브 판독 동작에 대해서 제11도 및 제12도를 참조하면서 설명하기로 한다. 제8도 및 제9도의 장치의 관련부분만이 제11도에 도시되어 있다. 이 예에서는, 제1뱅크 BK0 내의 행 어드레스 RA0은 클럭 주기 0에서 선택되며 제1뱅크 내의 열 어드레스 CA0은 클럭 주기 1에서 버스트 판독 동작동안 헤드 어드레스(head address)로서 선택된다. 행 어드레스 RA0에 의해 선택된 워드 라인(즉, 행)에 결합된 메모리 셀에 기억된 데이터는 증폭되어 대응하는 비트 라인에 기억된다. 버스트 액세스 코맨드가 수신되면, 열 어드레스는 클럭 신호와 동기하여 증가되어, 열 선택 라인 CSL은 헤드 어드레스에 의해 선택된 열에서 시작하는 시퀀스로 활성화된다. 클럭 주기 1동안 헤드 열 선비트 라인 상의 데이터는 데이터 라인 DQ 및 /DQ로 전송된다. DQ 판독 증폭기 DQRA는 데이터 라인 DQ 및 /DQ를 증폭시켜 데이터를 I/O 라인 RWD로 출력시킨다. 다음에, 클럭 주기 2동안, 다음 열 선택 라인 CSL(A+1)이 활성화되어 데이터가 동일한 방식으로 I/O 라인 RWD로 출력된다.
제1뱅크 내의 열 선택 라인 [CSL(A) 및 CSL(A+1)]이 활성화인 동안, 제1뱅크 BK0을 선택하기 위한 뱅크 선택 신호 BS0(도시 안됨)은 활성(예를 들어, "하이(high)") 상태이며, 제2뱅크 BK1의 메모리 셀 어레이는 완전히 프리차지된다. 이와는 다르게, 제2뱅크 BK1 내의 행 어드레스 RB1이 선택되어 행 어드레스 RB1에 의해 선택된 워드 라인에 결합되어진 메모리 셀 내에 기억된 데이터가 증폭되어 제2뱅크 내의 대응하는 비트 라인에 기억되어진다(이러한 설명은 본 발명에 관련되는 사항이므로 나중에 설명하기로 한다).
다음에, 제2뱅크 BK1 내의 열 어드레스 CB1은 클럭 주기 3에서 제2뱅크의 헤드 어드레스로서 선택된다. 제2뱅크 내의 헤드 열 선택 라인 CSL(B)는 클럭주기 3동안 활성화되며 제1뱅크의 뱅크 선택 신호 BS0은 비활성(예를 들어, 로우(low) 상태로 진행한다. 그 결과, 제1뱅크 BK0 내의 DQ 판독 증폭기 DQRA 및 DQ 기록 구동 회로 DQWD는 I/O 라인과 분리된다. 동시에, 제2뱅크 BK1을 선택하기 위한 뱅크 선택 신호 BS1(도시 안됨)은 활성 상태로 진행하여 제2뱅크 BK1 내의 DQ 판독 증폭기 DQRA 및 DQ 기록 구동 회로 DQWD는 I/O 라인에 결합된다. 그러므로, 클럭 주기 3동안, 헤드 열 선택 라인 CSL(B)에 대응하는 비트라인 상의 데이터는 I/O 라인 RWD로 입력된다. 다음에 클럭 주기 4동안, 다음 열 선택 라인 CSL(B+1)이 활성화되어 데이터가 I/O 라인 RWD로 동일한 방식으로 출력된다. 이와 같이, 제1뱅크 BK0으로부터 출력된 데이터는 뱅크 인터리브 동작 중에 제2뱅크 BK1로부터 출력된 데이터와 연속적으로 인터리브된다.
그러나, 뱅크 인터리브 동작을 지원하는 종래의 반도체 메모리 장치는 다음과 같은 단점을 갖는다.
(1) 제1 및 제2뱅크 BK0 및 BK1은 I/O 라인 RWD를 공통으로 사용한다. 그러나, 이러한 이유 때문에, I/O 라인 RWD는 제1 및 제2뱅크를 따라 연장되어 라인의 길이가 비교적 길어진다. DQ 판독 증폭기 DQRA는 풀-스윙(full-swing) 신호(예를 들어 0V 내지 5V)를 I/O 라인 RWD로 전송하므로, DQ판독 증폭기의 구동 부하는 긴 I/O 라인에 의해 상당히 증가되어진다. 그 결과, 데이터를 고속으로 액세스하는 것이 곤란하다. DQ 판독 증폭기에 대한 부하는 I/O 라인 RWD를 판독 전용 라인과 기록 전용 라인으로 분리함으로써 감소시킬 수 있다. 그러나, 이것은 I/O 라인의 수를 증배시키므로 라인이 차지하는 면적이 증가되어 진다.
제13도는 상술된 단점을 극복하기 위해 제안되어진 메모리 장치를 도시하고 있다. 이러한 장치에 있어서는, I/O 라인의 부하를, 공통 I/O 라인 RWD를 제1뱅크 BK0의 경우에는 I/O 라인 RWD0으로 제2뱅크 BK1의 경우에는 I/O 라인 RWD1로 분할함으로써 감소시키고 있다. 분할로 인해, 부분 I/O 라인 RWD0 및 RWD1 각각의 부하는 공통 I/O 라인 RWD 부하의 1/2로 감소된다. 그러나, 이러한 장치에 있어서, 부분 I/O 라인 RWD0 및 RWD1은 데이터 입력 회로 DIB 및 데이터 출력 회로 DOB에 선택적으로 결합되어져야 한다. 그러므로, 데이터 입력 및 데이터 출력 회로에 결합하기 위한 부분 I/O 라인을 선택하기 위해서는 멀티플렉서 회로 MUX를 제공해야만 한다. 멀티플렉서 회로를 부가시킴으로써 장치의 구조가 복잡해져 데이터를 액세스하는데 요하는 시간이 증가될 수 있다. 또한, 데이터 입력 회로 DIB 및 데이터 출력 회로 DOB가 제10도에서 도시된 바와 같이 칩의 측면을 따라 배치되면, 부분 I/O 라인 RWD0 및 RWD1의 부하는 동일하지 않게 된다. 따라서, 장치의 배치 설계에 있어서의 자유도가 감소된다.
(2) 각 뱅크에는 독립된 DQ 판독 증폭기 DQRA 및 DQ 기록 구동 회로 DQWD 셋트를 제공해야만 한다. 따라서, 뱅크의 수가 증가함에 따라 DQ 판독 증폭기 및 기록 구동 회로의 셋트 수도 증가된다. 더욱이, 각 뱅크 내의 각 서브-어레이에는 독립된 DQ 판독 증폭기 및 기록 구동 회로 셋트를 제공해야만 한다. 그러므로, 각 뱅크 내의 메모리 셀 어레이가 많은 수의 서브-어레이로 분할되면, DQ판독 증폭기 및 기록 구동 회로의 셋트 수가 증가된다. 제8도 및 제9도의 메모리 장치는 2개의 뱅크 구조를 갖고 있으며, 각 뱅크 내의 메모리 셀 어레이는 4개의 서브-어레이로 분할된다. 각 서브-어레이는 데이터를 입력 및 출력시킬 수 있으므로, 각 서브-어레이에는 DQ 판독 증폭기 DQRA 및 DQ 기록 구동 회로 DQWD가 제공된다. 또한, 각 서브-어레이에는 두 쌍의 데이터 라인 DQ 및 /DQ가 제공되며, 한 사이클동안 뱅크 내의 4개 서브-어레이 중 2개는 활성화된다. 따라서, 다음식으로 도시된 바와 같이, 대다수의 DQ 판독 증폭기 및 기록 구동 회로가 필요해진다.
2(DQRA 및 DQWD) x 2(DQ의 쌍들) x 4(서브-어레이) x 2(뱅크)32회로
또한, 각 뱅크 내의 DQ 판독 증폭기 및 DQ 기록 구동 회로에 제어 신호를 공급해야만 한다. 따라서, 멀티-뱅크 구조에서는 회로 개수 및 제어 신호 라인수 모두 증가된다.
상술된 바와 같이, 멀티-뱅크 구조를 갖는 종래의 반도체 메모리 장치(예를 들어, SDRAM)에 있어서는, 회로 개수의 증가, 라인수의 증가, 및 I/O 라인의 부하용량 증가 등과 같은 결함이 존재한다. 따라서, 멀티-뱅크 장치의 속도가 감소되거나 및/또는 라인이 차지하는 면적이 증가되어진다.
[발명이 이루고자 하는 기술적 과제]
상기한 문제들을 감안하여, 본 발명의 목적은 상술된 결함을 제거하며 고용량 및 고속의 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 회로 개수, 라인수 및 I/O 라인의 부하 용량의 증가를 감소시켜 칩 면적을 감소시키고 장치의 속도를 향상시킨 멀티-뱅크 반도체 메모리 장치를 제공하는데 있다. 이러한 목적을 달성하기 위해, 소자의 각 뱅크 내의데이터 라인은 스위치 게이트를 통해 뱅크에서 공유되어지는 공통 데이터 라인에 선택적으로 결합된다. 스위치 게이트는 뱅크를 선택하는데 사용되는 뱅크 선택 신호에 따라 동작된다. 판독 증폭기가 공통 데이터 라인에 결합되고 뱅크에서 공유된다. 따라서, 뱅크 인터리브 동작은 감소된 회로의 수로 행해질 수 있다. 또한, 판독 증폭기의 출력을 전송하는데 사용되는 라인을 단축시켜 판독 증폭기에 대한 부하를 감소시킬 수 있다. 따라서, 칩 면적이 감소되며 장치의 속도가 향상된다.
본 발명의 또 다른 목적은 판독 증폭기의 구동 부하를 상당히 감소시킨 멀티-뱅크 반도체 메모리 장치를 제공하는데 있다. 이러한 목적을 달성하기 위해, 각 뱅크는 데이터 라인과 이 데이터 라인에 수직인 전역(global) 데이터 라인을 갖추고 있다. 제1스위치 게이트는 데이터 라인을 전역 데이터 라인에 선택적으로 결합시키며, 제2스위치 게이트는 각 뱅크의 전역 데이터 라인을 공통 데이터 라인에 선택적으로 결합시킨다. 공통 데이터 라인은 뱅크들 간에 형성되며, 제2스위치 게이트는 뱅크를 선택하는데 사용되는 뱅크 선택 신호에 따라 동작된다. 판독 증폭기가 공통 데이터 라인에 결합되며 뱅크에서 공유되어진다. 전역 데이터 라인을 부가시킴으로써, 뱅크들 간의 영역에는 공통 데이터 라인, 판독 증폭기 등이 형성될 수 있다. 그러므로, 판독 증폭기의 출력을 전송하는데 사용되는 라인 및 공통 데이터라인의 길이가 감소되어 판독 증폭기에 대한 부하를 상당히 감소시킬 수 있다.
본 발명의 바람직한 실시예에 따르면, 다수의 메모리 셀 뱅크를 갖는 반도체메모리 장치가 제공된다. 이 장치는 각각의 뱅크 내에 제공되어 대응하는 뱅크 내의 메모리 셀 중 하나에 결합되는 데이터 라인을 갖고 있다. 공통 데이터 라인은 뱅크에서 공유되어지며, 스위치를 통해 데이터 라인 중 하나에 선택적으로 결합된다. 공통 데이터 라인에 증폭기가 결합되어 선택된 메모리 셀로부터 판독된 데이터를 증폭시키며, 증폭기에 I/O 라인이 결합되어 증폭되어진 데이터를 외부로 전송시킨다. 바람직한 실시예에 있어서, 메모리 장치의 뱅크 중 하나는 뱅크 선택 신호에 의해 선택되어진다.
본 발명의 다른 실시예에 따르면, 제1 및 제2메모리 셀 뱅크를 갖는 반도체메모리 장치가 제공된다. 이 장치는 제1 및 제2뱅크 각각마다 대응하는 뱅크 내의 메모리 셀에 결합하기 위한 제1데이터 라인을 갖고 있다. 또한 각각의 제1 및 제2뱅크마다 제1데이터 라인과 수직하여 배열되는 제2데이터 라인이 제공된다.
제1스위치는 제1데이터 라인을 제2데이터 라인에 선택적으로 결합시킨다. 제2스위치는 제1뱅크의 제2데이터 라인을 뱅크 선택 신호에 따라, 공통 데이터 라인에 선택적으로 결합시킨다. 제3스위치는 제2뱅크의 제2데이터 라인을 뱅크 선택 신호에 따라 공통 데이터 라인에 선택적으로 결합시킨다. 또한, 공통 데이터라인에 증폭기가 결합되어 메모리 셀 중 하나로부터 판독되어진 데이터를 증폭시키며, 증폭기에 I/O 라인이 결합되어 증폭되어진 데이터를 외부로 전송시킨다. 이러한 장치에 있어서는, 뱅크 선택 신호는 제1 또는 제2메모리 셀 뱅크를 선택하는데 사용된다.
본 발명의 다른 목적, 특징 및 장점들은 다음의 상세한 설명으로부터 명백해질 것이다. 그러나, 본 발명의 바람직한 실시예를 예시하는 동안의 상세한 기술 및 특정예들은 단지 예시에 불과한 것으로, 본 발명의 시상을 벗어나지 않는 한은 여러 가지의 변형 실시예가 가능하다는 것에 주목해야 한다.
[발명의 구성 및 작용]
지금부터 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 대해 설명하기로 한다.
제1도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 회로 구조를 도시한 것이며, 제2도는 제1도의 장치에 대한 개략적인 배치 설계를 도시한 것이다. 제1도 및 제2도에 있어서, 제8도 및 제9도의 소자와 동일한 소자들은 동일한 참조 부호로 병기하였으므로 그에 대한 설명은 생략하기로 한다. 제1실시예에 있어서, 메모리 칩(10)은 비트 라인 BL의 방향으로 배열된 제1뱅크 BK0 및 제2 뱅크 BK1을 포함한다. 각 뱅크에서는, 메모리 셀 어레이가 4개의 서브-어레이(12)로 분할되며, 각 서브-어레이마다 데이터 라인 DQ 및 /DQ가 제공된다. 특히, 제1뱅크 BK0에는 데이터 라인 DQ0 및 /DQ0이 제공되며, 제2뱅크 BK1에는 데이터 라인 DQ1 및 /DQ1가 제공된다.
제1뱅크 BK0의 데이터 라인 DQ0 및 /DQ0는 제1스위치 게이트 SW0을 통해 공통 데이터 라인 DQY에 선택적으로 결합된다. 제1스위치 게이트 SW0은 뱅크 선택 신호 BS에 따라(예를 들어, BS"0"일 때) 활성화된다. 제2뱅크 BK1의 데이터 라인 DQ1 및 /DQ1는 제2스위치 게이트 SW1을 통해 공통 데이터 라인 DQY에 선택적으로 결합된다. 제2스위치 게이트 SW1은 또한 뱅크 선택 신호 BS에 따라(예를 들어, BS"1"일 때) 활성화된다. 바람직한 실시예에 있어서, 제1 및 제2스위치 게이트 SW0 및 SW1 각각은 제1도에서 도시된 바와 같이 한 쌍의 2개 트랜지스터 전송 게이트로 형성된다. 제1 및 제2스위치 게이트 SW0 및 SW1은 공통 뱅크 선택 신호 BS에 따라 상보적으로 동작되어 제1뱅크 BK0의 데이터 라인 DQ0에 /DQ0과 제2 뱅크 BK1의 데이터 라인 DQ1 및 DQ1은 동시에 공통 데이터라인 DQY에 결합되지 않는다. 다른 실시예에 있어서는, 다른 종류의 스위치 게이트(예를 들어, 하나의 트랜지스터 전송 게이트) 및/또는 독립된 뱅크 선택 신호를 사용한다.
공통 데이터 라인 DQY는 DQ 판독 증폭기 DQRA 및 DQ 기록 구동 회로 DQWD에 접속되며, 이들 DQRA 및 DQWD는 I/O 라인 RWDn을 통해 데이터 입력회로 DIBn 및 데이터 출력 DOBn에 공통으로 접속된다. 입력 및 출력 회로 DIBn 및 DOBn은 메모리 칩의 핀 Dn에 접속된다. 제1실시예에 있어서, DQ 판독 증폭기 DQRA, DQ 기록 구동 회로 DQWD, I/O 라인 RWDn 및 데이터 입력 및 출력회로 DIBn 및 DOBn은 제2도의 배치 설계에서 도시된 바와 같이 제1뱅크와 제2뱅크 사이에 바람직하게 배치된다.
지금부터 제1도 및 제2도에서 도시된 메모리 장치의 동작에 대해 설명하기로 한다. 판독 동작 중에, 데이터는 선택된 메모리 셀로부터 판독되어 비트 라인 BL, 데이터 라인 DQ 및 /DQ, 및 공통 데이터 라인 DQY를 통해 DQ 판독 증폭기 DQRA에 공급된다. DQ 판독 증폭기는 공통 데이터 라인 상의 신호들을 증폭시켜 선택된 메모리 셀로부터 나온 데이터를 I/O 라인 RWDn으로 출력시킨다. I/O 라인으로부터 나온 데이터는 데이터 출력 회로 DOBn을 통해 핀 Dn으로 공급된다. 동일하게, 기록 동작 중에는, 데이터 입력 회로 DIBn은 핀 Dn으로부터의 데이터를 I/O 라인 RWDn으로 전송한다. I/O 라인 상의 데이터는 DQ 기록 구동 회로 DQWD에 의해 공통 데이터 라인으로 전송된다. 공통 데이터 라인으로부터 나온 데이터는 데이터 라인 DQ 및 /DQ와 비트 라인 BL을 통해 선택된 메모리 셀에 기록된다.
판독 및 기록 동작 중에, 공통 데이터 라인 DQY는, 제1스위치 게이트 SW0이 활성화될 경우에는 제1뱅크 BK0의 데이터 라인 DQD 및 /DQD에 결합되며, 제2스위치 게이트 SW1이 활성화될 경우에는 제2뱅크 BK1의 데이터 라인 DQ1 및 /DQ1에 결합된다. 제1 및 제2스위치 게이트가 상보적으로 동작하므로(예를 들어, 공통 뱅크 선택 신호 BS에 따라), DQ 판독 증폭기 및 DQ 기록 구동 회로는 제1 및 제2뱅크에서 공유될 수 있다. 또한, 뱅크 선택 신호를 뱅크를 교대로 선택하도록 제어함으로써 장치에서 뱅크 인터리브 동작을 수행할 수 있다.
제3(a)도는 본 발명의 제1실시예의 DQ 판독 증폭기의 바람직한 실시예를 도시하는 회로도이다. 도시된 바와 같이, 2개의 N-채널 트랜지스터(31 및 32)는 신호 øSW에 따라 센스 증폭기 SA를 공통 데이터 라인 DQY 및 /DQY에 선택적으로 결합시킨다. 센스 증폭기 SA는 2개의 P-채널 트랜지스터(33 및 34)와 3개의 N-채널 트랜지스터(35,36 및 37)를 포함한다. 센스 증폭기는 제3N-채널 트랜지스터(37)의 게이트에 공급되는 DQ 센스 인에이블 신호 QSE에 의해 구동되어진다. 제3(a)도에서 도시된 바와 같이, 센스 증폭기 SA의 출력 신호는 DQ 센스 인에이블 신호 QSE와 함께 2개의 NAND 회로(38 및 39)에 공급된다. NAND 회로(38)의 출력은 P-채널 트랜지스터(40)의 게이트에 공급되며, 다른 NAND 회로(39)의 출력은 반전기(41)를 통해 N-채널 트랜지스터(42)의 게이트에 공급된다. P-채널 트랜지스터(40) 및 N-채널 트랜지스터(42)는 전원과 접지 사이에 직렬 접속되어 반전기를 구성하며, I/O 라인 RWD는 트랜지스터의 직렬 접속점에 접속된다.
제3(b)도는 본 발명의 제1실시예의 DQ 기록 구동 회로의 바람직한 실시예를 도시하는 회로도이다. 도시된 바와 같이, I/O 라인 RWD는 제1N-채널 트랜지스터(43)의 게이트와 제1반전기(45)의 입력 단자에 접속된다. I/O 라인 신호 RWD는 제3반전기(49)를 통해 제2N-채널 트랜지스터(44)의 게이트와 제2반전기(46)의 입력 단자에 공급된다. 반전기(45 및 46)의 출력 단자는 제1 및 제2P-채널 트랜지스터(47 및 48)의 게이트에 각각 접속된다. 제1P-채널 및 N-채널 트랜지스터(47 및 43)와 제2P-채널 및 N-채널 트랜지스터(48 및 44)는 전원과 접지 사이에 직렬 접속된다. 공통 데이터 라인 DQY 및 /DQY는 제3(b)도에 도시된 바와 같이 제2 및 제1트랜지스터의 직렬 접속점에 각각 접속된다.
본 발명의 제1실시예를 메모리 장치에 있어서, 제1 및 제2스위치 게이트는 공통 뱅크 선택 신호에 따라 상보적으로 동작하며, 한 쌍의 공통 데이터 라인은 제1 및 제2스위치 게이트에 접속된다. 한 쌍의 공통 데이터 라인에 의해 DQ 판독 증폭기 및 DQ 기록 구동 회로는 제1 및 제2뱅크에서 공유될 수 있다. 따라서, DQ 판독 증폭기 및 기록 구동 회로의 셋트수는 각 서브-어레이 내의 데이터 라인 쌍(DQ 및 /DQ)의 개수와 동일하게 감소된다. DQ 판독 증폭기와 기록 구동 회로 각각은 부가된 스위치 게이트 각각을 단지 하나 또는 2개의 트랜지스터로만 형성하면서도 다수의 트랜지스터를 포함하므로, 제1실시예에서는 칩 면적이 상당히 감소된다.
또한, I/O 라인은 DQ 판독 증폭기 및 기록 구동 회로 각각을 데이터 입력 및 출력 회로에 접속시켜야만 한다. 제1실시예에서는 DQ 판독 증폭기 및 기록구동 회로가 뱅크에서 공유되어지므로, DQ 판독 증폭기 및 기록 구동 회로와 데이터 입력 및 출력 회로는 I/O 라인이 종래 장치에서보다 짧게 되도록 배치될 수 있다. 따라서, DQ 판독 증폭기의 구동 부하가 감소되어 DQ 판독 증폭기는 그의 풀-스윙 출력 신호를 고속으로 전송시킬 수 있다. 또한, 공통 데이터 라인이 제1 및 제2뱅크의 길이를 따라 연장하지만, DQ 판독 증폭기는 공통 데이터 라인 간에 미소한 전위차가 존재하자마자 동작을 개시할 수 있다. 그러므로, 공통 데이터 라인의 부하로 인한 장치의 속도 저하는 일어나지 않는다. 따라서, 본 발명의 제1실시예는 칩 면적을 감소시키며 장치의 속도를 향상시킨 멀티-뱅크 메모리 장치를 제공한다.
제4도는 본 발명의 메모리 장치의 제2실시예를 도시한다. 제4도에 있어서, 제1도 및 제2도의 소자와 동일한 소자들은 동일 부호를 병기하였으므로 그에 대한 설명은 생략하기로 한다. 제1실시예의 경우, 제1 및 제2뱅크 BK0 및 BK1은 비트라인 방향으로 배열된다. 제2실시예에 있어서는, 제1 및 제2뱅크 BK0 및 BK1은 워드 라인의 방향으로 배열된다. 제1 및 제2스위치 게이트 SW0 및 SW1, 공통 데이터 라인 DQY, DQ 판독 증폭기 DQRA, DQ 기록 구동 회로 DQWD, I/O 라인 RWDn, 데이터 입력 회로 DIBn, 및 데이터 출력 회로 DOBn은 뱅크 BK0와 뱅크 BK1 사이에 바람직하게 배치된다. 본 발명의 제2실시예는 제1실시예와 동일한 장점을 제공한다. 그러나, 제2실시예의 경우, 공통 데이터 라인 DQY 및 I/O 라인 RWDn을 제1실시예에 비해 짧게 할 수 있다. 그러므로, 데이터 액세스 속도 및 칩 면적을 더욱 향상시킬 수 있다.
제5도는 본 발명의 메모리 장치의 제3실시예를 도시한다. 제5도에 있어서, 제1 및 제2실시예의 소자와 동일한 소자들은 동일한 부호를 병기하였으므로 그에 대한 설명은 생략하기로 한다. 제3실시예에 있어서는, DQ 판독 증폭기 DQRA는 제1 및 제2뱅크 BK0 및 BK1에서 공유되지만, 각 뱅크에는 독립된 DQ 기록 구동회로 DQWD가 제공된다. 따라서, 단지 DQ 판독 증폭이 DQRA만이 공통 데이터라인 DQY에 접속된다. 제1DQ 기록 구동 회로 DQWD0은 I/O 라인 RWDn과 제1뱅크 BK0의 데이터 라인 DQ0 및 /DQ0 사이에 접속되며, 제2기록 구동 회로 DQWD1은 I/O 라인 RWDn과 제2뱅크 BK1의 데이터 라인 DQ1 및 /DQ1 사이에 접속된다. 따라서, DQ 기록 구동 회로의 수는 종래 장치에서의 수와 동일하다. 그러나, 제1 및 제2스위치 게이트 SW0 및 SW1은 기록 동작 중에는 사용되지 않으므로, 데이터 경로에는 스위치 게이트의 등가 저항 부품은 제공되지 않는다. 그러므로, 제3실시예의 장치에서는 데이터를 고속으로 기록할 수 있다.
보다 상세히 기술하자면, 뱅크 선택 신호 BS와, 판독 동작 중에 발생되는 판독 신호 RC는 예시적으로 2개의 AND 게이트 A0 및 A1에 공급된다. AND 게이트 중 하나인 A0의 출력은 제1스위치 게이트 SW0에 공급되며, 다른 AND 게이트 A1의 출력은 제2스위치 게이트 SW1에 공급된다. 따라서, 제1 및 제2스위치 게이트 SW0 및 SW1은 판독 신호 RC의 레벨이 "하이"일 때만 활성화된다. 그 결과, 공통 데이터 라인 DQY는 데이터가 판독될 때만 사용된다. 기록 동작 중 공통데이터 라인 DQY는 데이터 라인 DQ 및 /DQ에 접속되지 않으므로, 부하가 감소된다.
제6도는 본 발명의 메모리 장치의 제4실시예를 도시한다. 제6도에 있어서, 제1 내지 제3실시예의 소자와 동일한 소자들은 동일한 부호를 병기하였으므로 그에 대한 설명은 생략하기로 한다. 상기 실시예의 경우에는, 공통 데이터 라인은 스위치 게이트를 통해 각 서브-어레이의 데이터 라인 DQ 및 /DQ에 결합되었다. 제4실시예에 있어서는 전역 데이터 라인 GDQ는 각 뱅크에 배열되며 전역 스위치게이트 GLSW를 통해 데이터 라인 DQ 및 /DQ에 결합된다. 공통 데이터 라인 DQY는 제1 및 제2스위치 게이트 SW를 통해 각 뱅크 내의 전역 데이터 라인에 결합된다.
보다 상세히 설명하자면, 제1 및 제2뱅크 BK0 및 BK1은 비트 라인 BL의 방향으로 배열된다. 제1뱅크 BK0에서는, 전역 데이터 라인 GDQm0 및 GDQn0은 데이터 라인 DQ 및 /DQ와 수직으로 배열되며, 전역 스위치 게이트 GLSW0을 통해 각 서브-어레이의 데이터 라인 DQ 및 /DQ에 결합된다(예를 들어, 전역 데이터 라인쌍 GDQn0은 제1뱅크 BK0의 각 서브-어레이 내의 데이터 라인쌍 DQ 및 /DQ중 하나에 결합된다). 동일하게, 제2뱅크 BK1에서는, 전역 데이터 라인 GDQm1 및 GDQn1은 데이터 라인 DQ 및 /DQ와 수직으로 배열되며, 전역 스위치 게이트 GLSW1을 통해 각 서브-어레이의 데이터 라인 DQ 및 /DQ에 결합된다. 제1뱅크의 전역 데이터 라인 GDQm0 및 GDQn0은 제1스위치 게이트 SWm0 및 SWn0에 결합되며, 제2뱅크의 전역 데이터 라인 GDQm1 및 GDQn1은 제2스위치 게이트 SWm1 및 SWn1에 접속된다. 제1공통 데이터 라인 DQYm은 제1스위치 게이트중 하나 SWm0과 제2스위치 게이트 중 하나 SWm1에 접속되며, 제2공통 데이터라인 DQYn은 다른 제1스위치 게이트 SWn0과 다른 제2스위치 게이트 SWn1에 접속된다.
또한, 제1DQ 판독 증폭기 DQRAm 및 제1DQ 기록 구동 회로 DQWDm은 제1공통 데이터 라인 DQYm에 접속된다. 제1데이터 입력 회로 DIBm 및 제1데이터 출력 회로 DOBm은 제1DQ 판독 증폭기 및 기록 구동 회로에 제1I/O 라인 RWDm을 통해 접속된다. 제1데이터 입력 및 출력 회로는 제1 핀 Dm에 접속된다. 동일하게, 제2DQ 판독 증폭기 DQRAn 및 제2DQ 기록 구동 회로 DQWDn은 제2공통 데이터 라인 DQYn에 접속된다. 제2데이터 입력 회로 DIBn및 제2데이터 출력 회로 DOBn은 제2DQ 판독 증폭기 및 기록 구동 회로에 제2I/O 라인 RWDn을 통해 접속된다. 제1데이터 입력 및 출력 회로는 제2 핀 Dn에 접속된다. 제1 내지 제3실시예에서와 같이, 제1스위치 게이트 SWm0 및 SWn0과 제2스위치 게이트 SWm1 및 SWn1은 뱅크 선택 신호 BS에 따라 상보적으로 동작된다.
제4실시예의 메모리 장치에 있어서는, 제1 및 제2뱅크는 비트 라인의 방향으로 배열되며, 각 뱅크의 데이터 라인은 스위치 게이트를 통해 전역 데이터 라인에 결합되며, 전역 데이터 라인은 스위치 게이트를 통해 공통 데이터 라인에 결합된다. DQ 판독 증폭기, DQ 기록 구동 회로, 데이터 입력 회로 및 데이터 출력 회로는 제1메모리 뱅크와 제2메모리 뱅크 사이에 바람직하게 배치된다. 그러므로, I/O 라인은 짧아져 DQ 판독 증폭기에 대한 부하를 감소시킬 수 있다. 또한, 데이터 라인(DQ 및 /DQ)은 이들이 메모리 셀 어레이의 외측으로 연장되지 않도록 바람직하게 배치된다. 이로써 데이터 라인의 길이가 감소되어져 데이터 라인의 부하가 감소된다. 그러므로, 비트 라인으로부터 데이터 라인으로 데이터가 신속하게 전송되어 데이터 액세스 속도가 더욱 향상되어진다.
제7도는 본 발명의 메모리 장치의 제5실시예를 도시한다. 제7도에 있어서, 제1 내지 제4실시예의 소자와 동일한 소자들은 동일 부호를 병기하였으므로 그에 대한 설명은 생략하기로 한다. 제4실시예와 동일하게, 본 발명의 제5실시예는 전역 데이터 라인 GDQ를 포함하여 제1 및 제2뱅크 BK0 및 BK1에서 공유되어진 DQ 판독 증폭기 DQRA를 갖고 있다. 그러나, 제5실시예에 있어서는, 각 뱅크에는 독립된 DQ 기록 구동 회로 DQWD가 제공된다. 따라서, 제3실시예(제5도)에서와 같이, 제5실시예는 기록 동작 중 감소된 부하를 갖게 된다.
따라서, 본 발명의 바람직한 실시예는 뱅크 선택 신호에 따라 동작하는 스위치 게이트와 스위치 게이트에 접속된 공통 데이터 라인을 포함한다. 이러한 구조로 인해, DQ 판독 증폭기 및 I/O 라인은 다수의 뱅크에서 공유될 수 있으므로, 뱅크각각에서 독립된 DQ 판독 증폭기와 I/O 라인을 필요로 하지 않는다. 그러므로, 필요한 DQ 판독 증폭기의 수가 감소되어 메모리 장치의 칩 면적이 감소되어진다. 또한, 본 발명의 일부 실시예에서는, DQ 기록 구동 회로는 다수의 뱅크에서 공유될 수 있으므로 필요한 칩 면적을 더욱 감소시킬 수 있다. 보다 상세히 기술하자면, 본 발명의 상기 각 실시예에서 필요로 되는 DQ 판독 증폭기 및 기록 구동 회로수는 다음과 같이 계산할 수 있다(다음의 설명을 위해, 본 발명의 메모리 장치 내의 데이터 라인 DQ 및 서브-어레이의 수는 제8도 및 제9도의 종래 장치의 수와 동일한 것으로 가정한다).
제1실시예에 있어서, DQ 판독 증폭기 및 기록 구동 회로수는 다음 식에서 표현된 바와 같이 4개로 감소된다.
2(DQRA 및 DQWD) x 2(DQ쌍) x 1(서브-어레이 공유) x 1(뱅크 공유)4
제2실시예의 메모리 장치(제4도)에 있어서는, 필요한 DQ 판독 증폭기 및 기록 구동 회로의 수는 다음 식에서 도시된 바와 같이 종래 장치에서 필요로 되는 수의 절반이다(즉, 16 회로).
2(DQRA 및 DQWD) x 2(DQ쌍) x 4(서브-어레이 공유) x 1(뱅크 공유)16
제3실시예의 메모리 장치(제5도)에 있어서는, 다음 식에서 표시된 바와 같이 뱅크들은 DQ 기록 구동 회로를 공유하지 않으므로 24개의 회로를 필요로 한다.
[1(DQRA) x 2(DQ쌍) x 4(서브-어레이) x 1(뱅크 공유)] + [1(DQWD) X 2(DQ쌍) x 4(서브-어레이) x 2(뱅크)]24
제4실시예의 메모리 장치(제6도)에 있어서는, 다음 식으로 표현된 바와 같이 전역 데이터 라인이 제공되어, 단지 4개의 회로만이 필요로 된다.
2(DQRA 및 DQWD) x 2(DQ/GDQ쌍) x 1(서브-어레이 공유) x 1(뱅크공유)4
제5실시예의 메모리 장치(제7도)에 있어서는, 전역 데이터 라인은 제공되지만, DQ 기록 구동 회로는 뱅크에서 공유되지 않는다. 따라서, 다음 식으로 표현된 바와 같이 6개의 회로가 필요로 된다.
[1(DQRA) x 2(DQ/GDQ쌍) x 1(서브어레이 공유) x 1(뱅크 공유)] + [1(DQWD) x 2(DQ/GDQ쌍) x 1(서브-어레이 공유) x 2(뱅크)]6
따라서, 상기 실시예에 있어서는, DQ 판독 증폭기 및 DQ 기록 구동 회로의 총수는 종래 장치와 비교해볼 때 감소되었다. 또한, 제4 및 제5실시예(제6도 및 제7도)의 전역 데이터 라인의 제공에 의해 DQ 판독 증폭기 및 DQ 기록 구동 회로의 수를 더욱 감소시킬 수 있다.
상기 실시예에 있어서는, I/O 라인 RWD는 DQ 판독 증폭기 및 DQ 기록 구동 회로에 접속된다. 그러나, 다른 실시예에서는 제1도 및 제4도 내지 제7도의 점선으로 도시된 바와 같이 I/O 라인 RWD는 판독 전용 라인 RD와 기록 전용 라인 WD로 분할된다. 이러한 실시예의 경우에는 선택된 메모리 셀로부터 판독되어진 데이터는 DQ 판독 증폭기 DQRA로부터 판독 전용 I/O 라인 RD를 통해 데이터 출력 회로 DOR로 공급된다. 동일하게, 선택된 메모리 셀로부터 판독되어진 데이터는 데이터 입력 회로 DIB로부터 기록 전용 I/O 라인 WD를 통해 DQ 기록 구동 회로 DQWD로 공급된다. 분할로 인해, 각 I/O 라인의 부하는 공유된 I/O 라인 실시예와 비교해볼 때 감소되었다. 따라서, 장치의 속도도 더욱 증가되었다. 또한, 라인수는 공유된 I/O 실시예에서보다 많지만, DQ 판독 증폭기 및 기록 구동 회로의 수가 감소되어짐으로써 종래의 회로에 비해 칩 면적이 감소되어진다.
지금까지는 본 발명의 바람직한 실시예에 대해 도시 및 기술하였지만, 당업자라면 본 발명의 사상 및 범주를 벗어나지 않는 한은 여러 가지의 변형, 대체 및 등가 실시예가 가능하다는 것을 인식할 수 있을 것이다. 따라서, 본 발명은 상기 특정 실시예에만 한정되지 않고 첨부된 청구 범위의 범주 내에서는 모든 실시예를 포함하는 것으로 해석해야 한다.

Claims (25)

  1. 다수의 뱅크가 다수의 메모리 셀을 갖고 있는 종류의 반도체 메모리 장치에 있어서, 상기 각 뱅크 내에 제공되는 데이터 라인으로서, 상기 데이터 라인 중 적어도 하나는 선택된 메모리 셀에 선택적으로 결합되어지는 데이터 라인과, 상기 다수의 뱅크 중 적어도 2개에서 공유되어지는 공통 데이터 라인과, 상기 데이터 라인 중 하나를 상기 공통 데이터 라인에 선택적으로 각각 결합시키는 다수의 스위치와, 상기 공통 데이터 라인에 접속되며 상기 데이터를 증폭시키는 증폭기와, 상기 증폭기에 결합되어 상기 증폭되어진 데이터를 외부로 전송시키는 I/O 라인을 포함하며, 상기 다수의 뱅크 중 하나는 뱅크 선택 신호에 의해 선택되어지는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 다수의 뱅크 각각은 다수의 서브-어레이를 포함하며, 상기 각 서브-어레이에는 상기 데이터 라인 중 적어도 하나가 제공되어지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 공통 데이터 라인 및 상기 I/O 라인에 결합되어 상기 I/O 라인으로부터의 데이터를 상기 공통 데이터 라인으로 전송하기 위한 기록 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 데이터 라인 중 하나와 상기 I/O 라인 사이에 각각 접속되어 상기 I/O 라인으로부터의 데이터를 상기 하나의 데이터 라인으로 전송시키기 위한 다수의 기록 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 메모리 셀들에는 비트 라인들이 접속되며, 상기 다수의 뱅크는 상기 비트 라인의 방향으로 배치되며, 상기 공통 데이터 라인은 상기 다수의 뱅크 각각을 따라 연장하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 메모리 셀들에는 워드 라인들이 접속되며, 상기 다수의 뱅크는 상기 워드 라인들의 방향으로 배치되며, 상기 공통 데이터 라인은 상기 다수의 뱅크들 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 I/O 라인에 결합된 데이터 입력 및 출력 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 반도체 메모리 장치에 있어서, 다수의 메모리 셀을 각각 포함하고 있는 제1 및 제2뱅크와, 상기 제1 및 제2뱅크 각각에 제공되어 대응하는 뱅크 내의 메모리 셀들에 선택적으로 결합되어지는 적어도 하나의 제1데이터 라인과, 상기 제1 및 제2뱅크 각각에 제공되어 상기 제1데이터 라인과 수직으로 배열되는 적어도 하나의 제2데이터 라인과, 상기 제1 및 제2뱅크 각각에 제공되어 상기 제1데이터 라인 중 하나를 상기 제2데이터 라인 중 하나에 선택적으로 결합시키는 적어도 하나의 제1스위치와, 상기 제1뱅크와 상기 제2뱅크 사이에 배열되어 상기 제1 및 제2뱅크에서 공유되어지는 적어도 하나의 공통 데이터 라인과, 상기 제1뱅크의 상기 제2데이터 라인을 뱅크 선택 신호에 따라 상기 공통 데이터 라인에 선택적으로 결합시키기 위한 제2스위치와, 상기 제2뱅크의 상기 제2데이터 라인을 뱅크 선택 신호에 따라 상기 공통 데이터 라인에 선택적으로 결합시키기 위한 제3스위치와, 상기 공통 데이터 라인에 결합되어 상기 메모리 셀 중 하나로부터 판독되어진 데이터를 증폭시키기 위한 증폭기와, 상기 증폭기에 결합되어 상기 증폭되어진 데이터를 외부로 전송시키기 위한 I/O 라인을 포함하며, 상기 뱅크 선택 신호는 상기 제1뱅크 또는 상기 제2뱅크를 선택하는데 사용되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제1 및 제2뱅크 각각은 다수의 서브-어레이를 포함하며, 상기 서브-어레이 각각에는 상기 적어도 하나의 제1데이터 라인이 제공되어지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 공통 데이터 라인 및 상기 I/O 라인에 결합되어 입력데이터를 상기 메모리 셀 중 하나에 기록시키기 위한 기록 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 제2데이터 라인 중 하나와 상기 I/O 라인에 각과 결합되어 입력 데이터를 상기 메모리 셀 중 하나에 기록시키기 위한 다수의 기록 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 I/O 라인에 결합되는 데이터 입력 및 출력 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제8항에 있어서, 상기 증폭기는 출력 I/O 라인에 접속되며, 상기 기록 회로는 분리된 입력 I/O 라인에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 반도체 메모리 장치에 있어서, 제1 및 제2뱅크로서, 상기 제1 및 제2뱅크 각각은 다수의 메모리 셀과 상기 다수의 메모리 셀에 접속되어진 비트 라인을 포함하며, 상기 뱅크 중 하나는 뱅크 선택 신호에 의해 선택되어지는 제1 및 제2뱅크와, 상기 뱅크 각각에 제공되며 상기 비트 라인 방향과 수직으로 배열되는 적어도 하나의 데이터 라인을 포함하되, 상기 제1 및 제2뱅크는 상기 데이터 라인의 방향으로 서로 분리되어지고, 상기 제1뱅크와 상기 제2뱅크 사이에 배치되어 상기 제1 및 제2뱅크에서 공유되어지는 공통 데이터 라인과, 상기 제1뱅크의 상기 데이터 라인과 상기 공통 데이터 라인 사이에 접속되어 상기 제1뱅크의 상기 데이터 라인을 상기 뱅크 선택 신호에 따라 상기 공통 데이터 라인에 선택적으로 결합시키는 제1스위치와, 상기 제2뱅크의 상기 데이터 라인과 상기 공통 데이터 라인 사이에 접속되어 상기 제2뱅크의 상기 데이터 라인을 상기 뱅크 선택 신호에 따라 상기 공통 데이터 라인에 선택적으로 결합시키는 제2스위치와, 상기 제1뱅크와 상기 제2뱅크 사이에 배치되어 이들 뱅크에서 공유되어지며, 상기 공통 데이터 라인에 결합되어 상기 메모리 셀 중 하나로부터 판독되어진 데이터를 증폭시키는 증폭기와, 상기 제1뱅크와 상기 제2뱅크 사이에 배열되며, 상기 증폭기에 결합되어 상기 증폭되어진 데이터를 외부로 전송시키기 위한 I/O 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 제1 및 제2뱅크 각각은 다수의 서브-어레이를 포함하며, 상기 각 서브-어레이에는 상기 적어도 하나의 데이터 라인이 형성되어지는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 공통 데이터 라인 및 상기 I/O 라인에 결합되어 상기 I/O 라인으로부터의 데이터를 상기 공통 데이터 라인으로 전송시키며, 상기 제1 및 제2뱅크에서 공유되어지는 기록 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서, 상기 제1뱅크의 상기 데이터 라인 및 상기 I/O 라인에 결합되어 상기 I/O 라인으로부터의 데이터를 상기 제1뱅크의 상기 데이터 라인으로 전송시키기 위한 제1기록 회로와, 상기 제2뱅크의 상기 데이터 라인 및 상기 I/O 라인에 결합되어 상기 I/O라인으로부터의 데이터를 상기 제2뱅크의 상기 데이터 라인으로 전송시키기 위한 제2기록 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 I/O 라인에 결합되는 데이터 입력 및 출력 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제14항에 있어서, 상기 제1스위치에 결합되어 상기 뱅크 선택 신호 및 데이터 판독 신호에 따라 상기 제1스위치를 제어하기 위한 제1논리 회로와, 상기 제2스위치에 결합되어 상기 데이터 판독 신호 및 상기 뱅크 선택 신호의 반전 신호에 따라 상기 제2스위치를 제어하기 위한 제2논리 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 반도체 메모리 장치에 있어서, 제1 및 제2뱅크로서, 상기 제1 및 제2뱅크 각각은 다수의 메모리 셀을 포함하며, 상기 뱅크 중 하나는 뱅크 선택 신호에 의해 선택되어지는 제1 및 제2뱅크와, 상기 제1뱅크에 제공되어 상기 제1뱅크 내에서 선택된 메모리 셀에 결합되어지는 적어도 하나의 제1데이터 라인과, 상기 제1뱅크에 제공되며 상기 제1데이터 라인과 수직으로 배열되는 적어도 하나의 제2데이터 라인과, 상기 제1데이터 라인과 상기 제2데이터 라인을 선택적으로 결합시키는 적어도 하나의 제1스위치와, 상기 제2뱅크에 제공되어 상기 제2뱅크에서 선택된 메모리 셀에 결합되는 적어도 하나의 제3데이터 라인과, 상기 제2뱅크에 제공되며 상기 제3데이터 라인과 수직으로 배열되는 적어도 하나의 제4데이터 라인과, 상기 제3데이터 라인을 상기 제4데이터 라인에 선택적으로 결합시키는 적어도 하나의 제2스위치와, 상기 제1뱅크와 제2뱅크 사이에 배열되어 상기 제1 및 제2뱅크에서 공유되어지는 적어도 하나의 공통 데이터 라인과, 상기 제2데이터 라인을 상기 뱅크 선택 신호에 따라 상기 공통 데이터 라인에 선택적으로 결합시키는 제3스위치와, 상기 제4데이터 라인을 상기 뱅크 선택 신호에 따라 상기 공통 데이터 라인에 선택적으로 결합시키는 제4스위치와, 상기 공통 데이터 라인에 결합되어 상기 메모리 셀 중 하나로부터 판독되어진 데이터를 증폭시키며 상기 제1 및 제2뱅크에서 공유되어지는 증폭기와, 상기 증폭기에 결합되어 상기 증폭되어진 데이터를 외부로 전송시키는 I/O 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 제1뱅크는 다수의 서브-어레이를 포함하며, 상기 제1뱅크의 상기 각 서브-어레이에는 상기 적어도 하나의 제1데이터 라인이 제공되어지고, 상기 제2뱅크는 다수의 서브-어레이를 포함하며, 상기 제2뱅크의 상기 각 서브-어레이에는 상기 적어도 하나의 제3데이터 라인이 제공되어지는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제20항에 있어서, 상기 공통 데이터 라인 및 상기 I/O 라인에 결합되어 상기 I/O 라인으로부터의 데이터를 상기 공통 데이터 라인으로 전송시키며, 상기 제1 및 제2뱅크에 의해 공유되어지는 기록 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제20항에 있어서, 상기 데이터 라인 및 상기 I/O 라인에 결합되어 상기 I/O 라인으로부터의 데이타를 상기 제2데이터 라인으로 전송시키기 위한 제1기록 회로와, 상기 제4데이터 라인 및 상기 I/O 라인에 결합되어 상기 I/O 라인으로부터의 데이터를 상기 제4데이터 라인으로 전송시키기 위한 제2기록 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제20항에 있어서, 상기 제3스위치에 결합되어 상기 뱅크 선택 신호 및 데이터 판독 신호에 따라 상기 제3스위치를 제어하기 위한 제1논리 회로와, 상기 제4스위치에 결합되어 상기 데이터 판독 신호 및 상기 뱅크 선택 신호의 반전 신호에 따라 상기 제4스위치를 제어하기 위한 제2논리 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제20항에 있어서, 상기 I/O 라인에 전기 접속되어지는 데이터 입력 및 출력회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101030274B1 (ko) * 2009-07-01 2011-04-20 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5999482A (en) * 1997-10-24 1999-12-07 Artisan Components, Inc. High speed memory self-timing circuitry and methods for implementing the same
US6072730A (en) * 1997-10-25 2000-06-06 Artisan Components, Inc. Low power differential signal transition techniques for use in memory devices
JP4197755B2 (ja) * 1997-11-19 2008-12-17 富士通株式会社 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置
KR100252057B1 (ko) * 1997-12-30 2000-05-01 윤종용 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
US6260103B1 (en) * 1998-01-05 2001-07-10 Intel Corporation Read-while-write memory including fewer verify sense amplifiers than read sense amplifiers
US6091620A (en) * 1999-07-06 2000-07-18 Virage Logic Corporation Multi-bank memory with word-line banking, bit-line banking and I/O multiplexing utilizing tilable interconnects
DE10110274B4 (de) * 2001-03-02 2006-06-29 Infineon Technologies Ag Integrierter Speicher mit mehreren Speicherzellenfeldern
US6647455B2 (en) 2001-06-27 2003-11-11 Intel Corporation On-die cache memory with repeaters
US6631444B2 (en) 2001-06-27 2003-10-07 Intel Corporation Cache architecture for pipelined operation with on-die processor
US6662271B2 (en) * 2001-06-27 2003-12-09 Intel Corporation Cache architecture with redundant sub array
US6678204B2 (en) * 2001-12-27 2004-01-13 Elpida Memory Inc. Semiconductor memory device with high-speed operation and methods of using and designing thereof
US6922798B2 (en) * 2002-07-31 2005-07-26 Intel Corporation Apparatus and methods for providing enhanced redundancy for an on-die cache
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
EP1932158A4 (en) * 2005-09-30 2008-10-15 Mosaid Technologies Inc MEMORY WITH OUTPUT CONTROL
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US7747833B2 (en) 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
EP2242058B1 (en) * 2006-03-31 2014-07-16 Mosaid Technologies Incorporated Flash memory system control scheme
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US7885102B2 (en) * 2006-09-15 2011-02-08 Renesas Electronics Corporation Semiconductor device
US8700818B2 (en) * 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
US7817470B2 (en) 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US7853727B2 (en) * 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US8331361B2 (en) 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
US8271758B2 (en) 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US8010710B2 (en) * 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
WO2008098342A1 (en) * 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices
US8086785B2 (en) * 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
US7796462B2 (en) 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
WO2008101316A1 (en) * 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US7983099B2 (en) * 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US7940572B2 (en) * 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
US7830734B2 (en) 2008-03-14 2010-11-09 Promos Technologies Pte. Ltd. Asymetric data path position and delays technique enabling high speed access in integrated circuit memory devices
US8164974B2 (en) * 2009-02-24 2012-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and method of interleaving accesses thereof
EP3268965A4 (en) 2015-03-12 2018-10-03 Micron Technology, INC. Apparatuses and methods for data movement
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
WO2020117700A1 (en) 2018-12-03 2020-06-11 Rambus Inc. Dram interface mode with improved channel integrity and efficiency at high signaling rates

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07109703B2 (ja) * 1989-11-15 1995-11-22 株式会社東芝 半導体メモリ装置
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
US5521880A (en) * 1994-05-31 1996-05-28 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory having control circuitry for shared data bus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101030274B1 (ko) * 2009-07-01 2011-04-20 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
US8379473B2 (en) 2009-07-01 2013-02-19 Hynix Semiconductor Inc. Semiconductor memory device and method for operating the same

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Publication number Publication date
TW307869B (en) 1997-06-11
US5818785A (en) 1998-10-06
KR970051296A (ko) 1997-07-29

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