JPH0528783A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【構成】 ８ビット単位でデータ信号の書込および読出
が可能な、１メガビットのメモリ容量を有するフラッシ
ュＥＥＰＲＯＭが開示される。メモリセルアレイは、各
々が８ビットのデータ信号Ｄ０なしＤ７を指定された列
アドレスにおいてストアする１２８個のメモリアレイブ
ロックを含む。１つのメモリアレイブロックＢＫ０にお
いて、全メモリトランジスタのソース電極がアルミ配線
により形成されたソース線ＳＬＯに接続される。消去電
圧ＥＶがトランジスタ７０を介してソース線ＳＬ０に与
えられる。 【効果】 ソース線をそれほど増加させることなく、指
定された列アドレスにおいて８ビットのデータ信号を１
つの消去命令で一括消去できるので、高集積化に適した
フラッシュＥＥＰＲＯＭが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に不揮発性半導
体メモリに関し、特に、半導体基板上の集積度を低下さ
せることなく、複数ビット単位でデータ信号を書込，読
出および消去できる不揮発性半導体メモリに関する。

【０００２】

【従来の技術】従来から、フローティングゲートを有す
る不揮発性半導体メモリとして、ＥＰＲＯＭおよびＥＥ
ＰＲＯＭが知られる。図６は、ＥＰＲＯＭのメモリセル
の断面構造図である。図６を参照して、８１はＰ型半導
体基板、８２および８３はＮ⁺ 拡散層、８４はコントロ
ールゲート、８５はフローティングゲート、８６および
８７は酸化膜である。

【０００３】ＥＰＲＯＭは、図６に示すような構造を有
しているので、高集積化が容易でかつビットコストが安
い（チップサイズが小さい）という利点を有している
が、データを消去するのに紫外線を必要とし、電気的に
消去することができないという欠点がある。

【０００４】また、図７は、ＥＥＰＲＯＭのメモリセル
の断面構造図である。ＥＥＰＲＯＭは、電気的にバイト
単位でデータの書込および消去が可能であるという利点
を有しているが、図７に示すように１つのメモリセルが
スイッチングトランジスタを必要としているので、高集
積化が難しく、ビットコストが高いという欠点を有して
いる。

【０００５】このような状況の下で、近年、フラッシュ
ＥＥＰＲＯＭが注目されてきている。フラッシュＥＥＰ
ＲＯＭは、一括消去型（ストアされたデータの全ビット
を電気的に同時に消去するもの）であり、バイト単位で
データを消去することができる。また、ＥＰＲＯＭと同
様に、１つのメモリトランジスタで１つのメモリセルが
構成できるので、高集積化が可能であり、かつビットコ
ストが安いという利点も有している。フラッシュＥＥＰ
ＲＯＭの断面構造が図８に示される。図８を参照して、
８１はＰ型半導体基板、８２および８３はＮ⁺ 拡散層、
８４はコントロールゲート、８５はフローティングゲー
ト、８６および８７は酸化膜である。Ｎ ⁺ 拡散層２１お
よび８３は、それぞれドレインおよびソースを構成し、
メモリアレイにおいてそれぞれビット線およびソース線
に接続されている。コントロールゲート８４は、ワード
線に接続される。

【０００６】フローティングゲートは、データ信号の書
込により電子を蓄積し、消去により電子を放出する。酸
化膜８６は、通常１００Å程度の膜厚を有し、トンネル
酸化膜と呼ばれる。消去動作において、フローティング
ゲート８５内に蓄積された電子が酸化膜８６を介してソ
ースにトンネル現象を利用して放出される。酸化膜８７
は、通常２００Å以上の膜厚を有している。

【０００７】前述の図６および図７においても、図８に
示したフラッシュＥＥＰＲＯＭに対応する部分について
は、同一の番号が付されている。ただし、図６に示した
ＥＰＲＯＭでは、酸化膜８６はトンネル現象が生じない
程度の膜厚すなわち２００Å以上の膜厚を有している。
また、図７に示したＥＥＰＲＯＭにおいても、酸化膜８
６は２００Å以上になっており、酸化膜８６の一部分８
６′がトンネル酸化膜となっている。

【０００８】図９は、従来のフラッシュＥＥＰＲＯＭの
ブロック図である。図９を参照して、このＥＥＰＲＯＭ
１００は、１メガビットのメモリ容量を有するメモリセ
ルアレイ１と、外部から与えられる行アドレス信号Ａ０
ないしＡ９をデコードする行デコーダ２と、外部から与
えられる列アドレス信号Ｂ０ないしＢ０をデコードする
列デコーダ３と、列デコーダ３の出力信号に応答して指
定された列を選択するＹゲート回路４と、センスアンプ
／書込ドライバ回路５と、入出力バッファ６と、外部か
ら与えられる消去命令信号ＥＲＳに応答してメモリセル
アレイ１にストアされたデータを消去する消去回路７と
を含む。

【０００９】メモリセルアレイ１は、８つのメモリアレ
イブロックＭＢ０ないしＭＢ７に分かれている。メモリ
アレイブロックＭＢ０ないしＭＢ７は、行アドレス信号
Ａ０ないしＡ９および列アドレス信号Ｂ０ないしＢ６に
よって指定されたメモリセルに、データ信号Ｄ０ないし
Ｄ７をそれぞれストアする。すなわち、アクセスにおい
て、行デコーダ２により１本のワード線が選択されたと
き、ｎ番目の８本のビット線ＢＬ０ｎないしＢＬ７ｎが
同時に選択されるので、バイト単位、すなわち８ビット
単位でデータの書込および読出が可能である。８ビット
単位でデータ信号を扱うことができるように、Ｙゲート
回路４，センスアンプ／書込ドライバ回路５および入出
力バッファ６は、それぞれ８つの部分４０ないし４７，
５０ないし５７および６０ないし６７にそれぞれ分割さ
れている。

【００１０】図１０は、図９に示したメモリセルアレイ
１の分割を示すブロック図である。図１０を参照して、
メモリセルアレイ１は、８つに分割されたメモリアレイ
ブロックＭＢ０ないしＭＢ７を含む。１つのメモリアレ
イブロックは、１２８本のビット線を備えている。各ブ
ロックＭＢ０ないしＭＢ７において、ｎ番目のビット線
ＢＬ０ｎないしＢＬ７ｎが示される。

【００１１】図１２は、図９に示した１つのメモリアレ
イブロックＭＢ０の模式的な回路図である。図１２を参
照して、１つのメモリアレイブロックＭＢ０は、行方向
にｉ個，列方向にｍ個の合計ｉ×ｍ個のメモリトランジ
スタＭＣを含む。ｉ本のビット線ＢＬ０ないしＢＬ１２
７は、対応する列においてｍ個のメモリトランジスタＭ
Ｃのドレイン電極に接続される。ビット線ＢＬ０ないし
ＢＬ１２７は、対応するＹゲートトランジスタを介して
データ信号Ｄ０を受けるように接続される。それぞれの
Ｙゲートトランジスタは、図９に示した列デコーダ３か
ら出力される信号ＹＧ０ないしＹＧ１２７に応答して選
択的にオンする。

【００１２】ｍ本の各ワード線ＷＬ０ないしＷＬｍは、
対応する行において１２８個のメモリトランジスタＭＣ
のコントロールゲートに接続される。ワード線ＷＬ０な
いしＷＬｍは、図９に示したすべてのメモリアレイブロ
ックＭＢ０ないしＭＢ７に延在して形成されており、各
メモリアレイブロックにおいてメモリアレイブロックＭ
Ｂ０と同様にメモリトランジスタＭＣが接続される。

【００１３】それぞれの行において配設された１２８個
のメモリトランジスタＭＣのソース電極は、半導体基板
内に形成されたＮ⁺ 拡散層を介して電気的に接続されて
いる。これらのＮ⁺ 拡散層は、アルミ配線により形成さ
れたソース線ＳａおよびＳｂに接続される。ソース線Ｓ
ａおよびＳｂは、図９に示した消去回路７から発生され
る消去電圧ＥＶが与えられる。他のメモリアレイブロッ
クＭＢ１ないしＭＢ７においても、メモリアレイブロッ
クＭＢ０と同様に、メモリトランジスタＭＣのソース
が、Ｎ⁺ 拡散層およびソース線を介して消去電圧ＥＶを
受けるように接続される。

【００１４】消去動作において、ワード線ＷＬ０ないし
ＷＬｍは、低レベルの電圧が与えられる。これに加え
て、すべてのＹゲートトランジスタのゲートに低レベル
の電圧が与えられるので、すべてのビット線ＢＬ０ない
しＢＬ１２７がフローティング状態にもたらされる。こ
の状態で、図９に示した消去回路７から消去電圧ＥＶ
（たとえば１２ボルト）が与えられる。消去電圧ＥＶ
は、ソース線ＳａおよびＳｂを介してメモリトランジス
タＭＣのソース電極に与えられる。その結果、それぞれ
のメモリトランジスタＭＣのゲート−ソース間に電位差
が生じ、フローティングゲートに蓄積された電子がソー
ス電極に引かれて放電される。その結果、メモリトラン
ジスタＭＣの消去が完了する。

【００１５】図１３は、図１２に示したメモリアレイブ
ロックのレイアウト図である。図１３を参照して、ビッ
ト線ＢＬ１２６，ＢＬ１２７およびソース線Ｓｂは、ア
ルミ配線により形成される。行方向に、基板内にＮ⁺ 拡
散層が形成されており、これにより行方向に配設された
メモリトランジスタＭＣのソース電極が電気的に接続さ
れている。図中斜線により示されたポリシリコン層は、
メモリトランジスタＭＣのフローティングゲートを構成
する。図中□で示されたコンタクトホールを介して、ア
ルミ配線層とＮ⁺ 拡散層とが接続される。

【００１６】図９に示したフラッシュＥＥＰＲＯＭで
は、図１２に示すような回路構成を有しているので、消
去電圧ＥＶがすべてのメモリアレイブロックＭＢ０ない
しＭＢ７内のすべてのメモリトランジスタＭＣのソース
電極に与えられるので、メモリセルアレイ１内にストア
されていた全データ信号が１回の消去動作により消去さ
れる（一括消去）。したがって、ストアされたデータ信
号を部分的に消去することができない。たとえば、特定
のアドレスにストアされたデータ信号をバイト単位（８
ビット単位）で消去することができない。このような消
去動作を行なうために、従来から次のような回路が知ら
れている。

【００１７】図１４は、従来のもう１つのメモリアレイ
ブロックの模式的な回路図である。図１４を参照して、
１つのメモリアレイブロックＭＢ０′は、図１２に示し
たものと類似の回路構成を有しているが、次の点で異な
っている。それぞれの行において配設されたメモリトラ
ンジスタＭＣは、図１２に示した回路では対応する行に
おいて形成されたＮ⁺ 拡散層によりソース電極が電気的
に接続されていたが、図１４に示した回路では、電気的
に分離されている。これに加えて、それぞれの列に配設
されたメモリトランジスタのソース電極が、アルミ配線
により形成された対応するソース線Ｓ０ないしＳ１２７
に接続されている。ソース線Ｓ０ないしＳ１２７は、ソ
ースゲートトランジスタを介して消去電圧ＥＶを受ける
ように接続される。ソースゲートトランジスタは、図９
に示した消去回路７から与えられるソースゲート制御信
号ＳＧ０ないしＳＧ１２７に応答して動作する。他のメ
モリアレイブロックにおいても、メモリアレイブロック
ＭＢ０′と同様に回路が構成される。

【００１８】消去動作において、ソース線Ｓ０ないしＳ
１２７のうちのいずれかに選択的に消去電圧ＥＶを与え
ることができるので、図１４に示した回路構成は、スト
アされたデータ信号をバイト単位（８ビット単位）で消
去することができる。

【００１９】

【発明が解決しようとする課題】しかしながら、図１４
に示した回路構成では、１２８本のメモリトランジスタ
列ごとに、アルミ配線により形成されたソース線Ｓ０な
いしＳ１２７が必要となるので、メモリアレイブロック
ＭＢ０′を基板上の小さな占有領域内に形成することが
できない。その理由は、多数のアルミ配線Ｓ０ないしＳ
１２７を形成するために、広い配線領域が必要となるか
らである。

【００２０】この発明は、上記のような課題を解決する
ためになされたれもので、複数ビット単位でデータ信号
を書込および読出できる不揮発性半導体メモリにおい
て、配線による基板上の占有面積の増加なしに、複数ビ
ットのストアされたデータ信号を１つの消去命令で一括
消去することを目的とする。

【００２１】

【課題を解決するための手段】この発明にかかる不揮発
性半導体メモリは、半導体基板と、各々が、基板上に形
成され、行方向にｉ個，列方向にｍ個配設された合計ｉ
×ｍ個のメモリトランジスタを備えたｊ個のメモリアレ
イブロックと、基板内に形成され、それぞれのメモリア
レイブロックを基板内において互いに電気的に分離する
分離領域とを含む。各メモリアレイブロックは、ｉビッ
トのデータ信号を外部からそれぞれ受けるように接続さ
れ、かつ列方向にそれぞれ置かれたｉ本のビット線と、
基板内に形成され、それぞれの行方向に配設されたｉ個
のメモリトランジスタのソース電極を電気的に接続する
不純物領域とを備える。ｉ本のビット線は、対応する列
において配設されたｍ個のメモリトランジスタのドレイ
ン電極に接続される。この不揮発性半導体メモリは、さ
らに、メモリアレイブロックのメモリトランジスタにス
トアされたデータ信号を消去するための消去電圧を発生
する消去電圧発生手段と、外部的に与えられる消去命令
および列アドレス信号に応答して、ｊ個のメモリアレイ
ブロックのうちの列アドレス信号によって指定されたも
のの不純物領域に、消去電圧を選択的に与える選択的消
去電圧供与手段とを含む。

【００２２】

【作用】この発明における不揮発性半導体メモリでは、
各メモリアレイブロックにおいて、ｉ本のビット線がｉ
ビットのデータ信号を外部からそれぞれ受けるように接
続されており、それぞれの行方向に配設されたｉ個のメ
モリトランジスタのソース電極が、基板内に形成された
不純物領域を介して電気的に接続されている。選択的消
去電圧供与手段が列アドレス信号によって指定されたメ
モリアレイブロックの不純物領域に消去電圧を選択的に
与えるので、外部から指定されたメモリアレイブロック
においてストアされたｉビットのデータ信号が一括して
消去される。消去されるべきデータ信号をストアしてい
るメモリトランジスタが１つのメモリアレイブロック内
にまとまって存在しているので、メモリアレイブロック
内の不純物領域に消去電圧を与えるのに多くの配線を必
要としない。したがって、集積度を低下させることな
く、ｉビットのデータ信号を１つの消去命令で一括消去
することができる。

【００２３】

【実施例】図２は、この発明の一実施例を示すフラッシ
ュＥＥＰＲＯＭのメモリセルアレイの簡単化された回路
図である。図２を参照して、メモリセルアレイは、各々
が８本のビット線に接続された１２８個のメモリアレイ
ブロックＢＫ０ないしＢＫ１２７を含む。メモリアレイ
ブロックＢＫ０ないしＢＫ１２７は、対応するＹゲート
トランジスタ９０００ないし９１２７を介してデータ信
号Ｄ０ないしＤ７をそれぞれ受けるように接続される。
各メモリアレイブロックＢＫ０ないしＢＫ１２７におい
て、アルミ配線により形成されたソース線ＳＬ０ないし
ＳＬ１２７が設けられる。ソース線ＳＬ０ないＳＬ１２
７は、対応するメモリアレイブロックＢＫ０ないしＢＫ
１２７において、メモリトランジスタ領域を取囲むよう
に形成されている。ソース線ＳＬ０ないしＳＬ１２７
は、対応するソースゲートトランジスタ７０００ないし
７１２７を介して、消去回路から発生される消去電圧Ｄ
Ｖを受けるように接続される。トランジスタ７０００な
いし７１２７は、ゲートが消去回路から発生されるソー
スゲートトランジスタ制御信号ＳＧ０ないしＳＧ１２７
を受けるように接続される。

【００２４】図１１は、図２に示した実施例におけるメ
モリアレイ１′の分割を示すブロック図である。図１０
に示した従来のものと比較するとわかるように、図２に
示した実施例ではメモリアレイブロックにおいて次のよ
うなビット線の組換が行なわれている。図１１を参照し
て、メモリアレイ１′は、１２８個に分割されたメモリ
アレイブロックＢＫ０ないしＢＫ１２７を含む。１つの
メモリアレイブロックは、８本のビット線を備えてい
る。図１０に示した従来のメモリセルアレイ１において
各メモリアレイブロックＭＢ０ないしＭＢ７内にあるビ
ット線ＢＬ０ｎないしＢＬ７ｎは、図１１に示したメモ
リセルアレイ１′において、１つのメモリアレイブロッ
ク、すなわちｎ番目のメモリアレイブロックＢＫｎ７に
設けられるる。すなわち、メモリアレイブロックＢＫｎ
は、８本のビット線ＢＬ０ｎないしＢＬ７ｎを備えてい
る。言い換えると、ｎ番目のメモリアレイブロックＢＫ
ｎにおいて、特定の列アドレス信号が与えられたとき、
ｎ番目のメモリアレイブロックＢＫｎにおいて８ビット
のデータ信号がストアされる。

【００２５】図１は、図２に示した１つのメモリアレイ
ブロックＢＫ０の模式的な回路図である。図１を参照し
て、メモリアレイブロックＢＫ０は、行方向にｉ個，列
方向にｍ個配設された合計ｉ×ｍ個のメモリトランジス
タを備える。それぞれの列方向に配設されたｍ個のメモ
リトランジスタのドレインは、アルミ配線により形成さ
れたビット線ＢＬ００ないしＢＬ７０にそれぞれ接続さ
れる。ビット線ＢＬ００ないしＢＬ７０は、Ｙゲートト
ランジスタ９０００を介してデータ信号Ｄ０ないしＤ７
を受けるように接続される。ワード線ＷＬ０ないしＷＬ
ｍは、対応する行において配設された８個のメモリトラ
ンジスタのコントロールゲートにそれぞれ接続される。
それぞれの行において配設された８個のメモリトランジ
スタＭＣのソース電極は、Ｎ⁺ 拡散層を介して電気的に
接続される。それらのＮ⁺ 拡散層は、アルミ配線により
形成されたソース線ＳＬ０に接続される。ソース線ＳＬ
０は、消去回路から発生されるソースゲート制御信号Ｓ
Ｇ０に応答して消去電圧ＥＶが与えられる。

【００２６】ソースゲート制御信号ＳＧ０ないしＳＧ１
２７は、外部から消去命令信号が与えられかつ消去され
るべき列アドレス信号が与えられたとき、ソースゲート
トランジスタ７０００ないし７１２７のいずれかに選択
的に与えられる。したがって、消去電圧ＥＶがトランジ
スタ７０００ないし７１２７のいずれかを介してソース
線ＳＬ０ないしＳＬ１２７のうちの１つに与えられる。

【００２７】次に、図１に示したメモリアレイブロック
ＢＫ０内のメモリトランジスタＭＣの消去動作について
説明する。外部から消去命令が与えられかつメモリアレ
イブロックＢＫ０を指定する列アドレス信号が与えられ
たとき、消去回路から消去電圧ＥＶ（たとえば＋１２ボ
ルト）および高レベルの信号ＳＧ０が発生される。した
がって、消去電圧ＥＶがソース線ＳＬ０を介してメモリ
アレイブロックＢＫ０内のすべてのメモリトランジスタ
のソース電極に与えられる。このとき、すでにビット線
ＢＬ００ないしＢＬ７０はフローティング状態にもたら
されており、低レベルのワード線信号ＷＬ０ないしＷＬ
ｍが与えられているので、メモリトランジスタのフロー
ティングゲートに蓄積されていた電子がソース電極側に
引抜かれる。その結果、ストアされていたデータ信号の
消去動作が完了する。

【００２８】図３は、図１に示したメモリアレイブロッ
クＢＫ０のレイアウト図である。図３を参照して、メモ
リアレイブロックＢＫ０とＢＫ１との間は、基板内に形
成された素子分離領域８により電気的に分離されてい
る。したがって、メモリアレイブロックＢＫ０内のＮ⁺
拡散層とメモリアレイブロックＢＫ１内のＮ⁺ 拡散層と
が素子分離領域８により電気的に分離されているので、
ソース線ＳＬ０およびＳＬ１を介して与えられる消去電
圧ＥＶによる作用は、それぞれのメモリアレイブロック
ＢＫ０またはＢＫ１内のメモリトランジスタＭＣのソー
ス電極にのみ与えられる。その結果、メモリアレイブロ
ックごとに、言い換えると、指定された列アドレスにス
トアされた８ビットのデータごとに、一括してデータの
消去を行なうことが可能となる。

【００２９】図１に示した回路と図１４に示した従来の
ものとを比較するとわかるように、図１に示したメモリ
アレイブロックＢＫ０では、列方向に配設されるソース
線ＳＬ０として、２本のアルミ配線だけが形成されてい
る。。すなわち、図１４に示した従来の回路では、各列
ごとにソース線としてアルミ配線を形成する必要があっ
たが、図１に示した回路ではアルミ配線の数が２本に減
少されている。その結果、指定された列アドレスに対し
８ビット単位でのデータ信号の消去が可能でありなが
ら、アルミ配線の本数を減少させることができ、したが
って、高集積度を維持することができる。

【００３０】図４は、この発明のもう１つの実施例を示
すフラッシュＥＥＰＲＯＭのメモリセルアレイの簡単化
された回路図である。図４を参照して、図２に示した前
述の実施例と比較すると、ソース線ＳＬ０′ないしＳＬ
１２７′が対応するメモリアレイブロックＢＫ０′ない
しＢＫ１２７′の中央部にそれぞれ形成されている点で
異なる。各ソース線ＳＬ０′ないしＳＬ１２７′は、対
応するメモリアレイブロックＢＫ０′ないしＢＫ１２
７′において、Ｎ⁺ 拡散層を介してメモリトランジスタ
のソース電極に接続されている。したがって、図２に示
したものと同様の消去動作が行なえる。

【００３１】図５は、図４に示したメモリアレイブロッ
クＢＫ０′のレイアウト図である。図５に示すように、
アルミ配線により形成されたソース線ＳＬ０′が、メモ
リアレイブロックＢＫ０′の中央部、すなわちビット線
ＢＬ３０とＢＬ４０との間に形成されている。メモリア
レイブロックＢＫ０′とＢＫ１′との間は、基板内に形
成された素子分離領域８により分離されているので、メ
モリアレイブロックごと、すなわち指定された列アドレ
スにおいて８ビットのデータごとに消去動作を行なうこ
とができる。

【００３２】このように、図２または図４に示したメモ
リアレイブロックをなえたメモリセルアレイをフラッシ
ュＥＥＰＲＯＭに適用することにより、指定された列ア
ドレスにおいて８ビットのデータ信号の一括消去が可能
であり、かつソース線として必要なアルミ配線がそれほ
ど増加しないので、フラッシュＥＥＰＲＯＭの高集積化
が妨げられない。

【００３３】

【発明の効果】以上のように、この発明によれば、各々
がｉビット単位でデータ信号を一括してストアするｊ個
のメモリアレイブロックを設け、メモリアレイブロック
の不純物領域に選択的に消去電圧を与える選択的消去電
圧供与手段を設けたので、配線による基板上に占有領域
の増加なしに、ｉビットのデータ信号を１つの消去命令
で一括消去することのできる不揮発性半導体メモリが得
られた。

【図面の簡単な説明】

【図１】図２に示した１つのメモリアレイブロックの模
式的な回路図である。

【図２】この発明の一実施例を示すフラッシュＥＥＰＲ
ＯＭのメモリセルアレイの簡単化された回路図である。

【図３】図１に示したメモリアレイブロックのレイアウ
ト図である。

【図４】この発明のもう１つの実施例を示すフラッシュ
ＥＥＰＲＯＭのメモリセルアレイの簡単化された回路図
である。

【図５】図４に示したメモリアレイブロックのレイアウ
ト図である。

【図６】ＥＰＲＯＭのメモリセルの断面構造図である。

【図７】ＥＥＰＲＯＭのメモリセルの断面構造図であ
る。

【図８】フラッシュＥＥＰＲＯＭのメモリセルの断面構
造図である。

【図９】従来のフラッシュＥＥＰＲＯＭのブロック図で
ある。

【図１０】図９に示したメモリセルアレイの分割を示す
ブロック図である。

【図１１】図２に示したメモリセルアレイの分割を示す
ブロック図である。

【図１２】図９に示した１つのメモリアレイブロックの
模式的な回路図である。

【図１３】図１２に示したメモリアレイブロックのレイ
アウト図である。

【図１４】従来のもう１つのメモリアレイブロックの模
式的な回路図である。

【符号の説明】

ＢＫ０ メモリアレイブロック ＢＬ００ ビット線 ＷＬ０ ワード線 ＳＬ０ ソース線 ＭＣ メモリトランジスタ １′ メモリセルアレイ ８ 素子分離領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｉ（ｉ≧２）ビット単位でデータ信号を
   書込および読出することのできる不揮発性半導体メモリ
   であって、 半導体基板と、 各々が、前記基板上に形成され、行方向にｉ個そして列
   方向にｍ個配設されたｉ×ｍ個のメモリトランジスタを
   備えたｊ個のメモリアレイブロックと、 前記基板内に形成され、各前記ｊ個のメモリアレイブロ
   ックを前記基板内において互いに電気的に分離する分離
   領域とを含み、 各前記メモリアレイブロックは、 ｉビットのデータ信号を外部からそれぞれ受けるように
   接続され、かつ列方向にそれぞれ置かれたｉ本のビット
   線を備え、 各前記ｉ本のビット線は、対応する列において配設され
   たｍ個のメモリトランジスタのドレイン電極に接続さ
   れ、 前記基板内に形成され、それぞれの行方向に配設された
   ｉ個のメモリトランジスタのソース電極を電気的に接続
   する不純物領域を備え、 前記メモリアレイブロックのメモリトランジスタにスト
   アされたデータ信号を消去するための消去電圧を発生す
   る消去電圧発生手段と、 外部的に与えられる消去命令および列アドレス信号に応
   答して、前記ｊ個のメモリアレイブロックのうちの前記
   列アドレス信号によって指定されたものの前記不純物領
   域に、消去電圧を選択的に与える選択的消去電圧供与手
   段とを含む、不揮発性半導体メモリ。
2. 【請求項２】 前記選択的消去電圧供与手段は、 各々が、前記ｊ個のメモリアレイブロックの対応する１
   つごとに設けられ、かつ前記対応するメモリアレイブロ
   ックの前記不純物領域に接続されたｊ本の消去電圧伝送
   配線と、 前記消去電圧発生手段とｊ本の消去電圧伝送配線との間
   にそれぞれ接続され、前記外部的に与えられる消去命令
   および列アドレス信号に応答して、選択的にオンされる
   ｊ個のスイッチング手段とを含む、請求項１に記載の不
   揮発性半導体メモリ。