JP4552258B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4552258B2 JP4552258B2 JP2000090188A JP2000090188A JP4552258B2 JP 4552258 B2 JP4552258 B2 JP 4552258B2 JP 2000090188 A JP2000090188 A JP 2000090188A JP 2000090188 A JP2000090188 A JP 2000090188A JP 4552258 B2 JP4552258 B2 JP 4552258B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bank
- sense amplifier
- bit lines
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 230000015654 memory Effects 0.000 claims description 240
- 239000003990 capacitor Substances 0.000 claims description 72
- 230000004913 activation Effects 0.000 claims description 18
- 230000003321 amplification Effects 0.000 claims description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 36
- 230000010354 integration Effects 0.000 description 22
- 230000001419 dependent effect Effects 0.000 description 17
- 238000003491 array Methods 0.000 description 16
- 239000000758 substrate Substances 0.000 description 15
- 230000000694 effects Effects 0.000 description 11
- 230000003213 activating effect Effects 0.000 description 8
- 101100491335 Caenorhabditis elegans mat-2 gene Proteins 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000009467 reduction Effects 0.000 description 7
- 101100495256 Caenorhabditis elegans mat-3 gene Proteins 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910004438 SUB2 Inorganic materials 0.000 description 4
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000011295 pitch Substances 0.000 description 4
- 101150018444 sub2 gene Proteins 0.000 description 4
- 101001077298 Homo sapiens Retinoblastoma-binding protein 5 Proteins 0.000 description 3
- 102100025192 Retinoblastoma-binding protein 5 Human genes 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100495270 Caenorhabditis elegans cdc-26 gene Proteins 0.000 description 1
- 102100040428 Chitobiosyldiphosphodolichol beta-mannosyltransferase Human genes 0.000 description 1
- 101000891557 Homo sapiens Chitobiosyldiphosphodolichol beta-mannosyltransferase Proteins 0.000 description 1
- 101150026634 SAA3 gene Proteins 0.000 description 1
- 101150023658 SUB4 gene Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 102100036550 WD repeat-containing protein 82 Human genes 0.000 description 1
- 101710093192 WD repeat-containing protein 82 Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、主にワード線とビット線の交点にダイナミック型メモリセルが配置されてなるいわゆる１交点方式のメモリアレイを用い、多数のバンクを備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平４−１３４６９１号公報（以下、先行技術１という）、特開平２−２８９９８８号公報（以下、先行技術２という）、特開平９−２１３０６９号公報（以下、先行技術３という）、特開平４−６６９２９号公報（以下、先行技術４という）、特開平９−２４６４８２号公報（以下、先行技術５という）があることが判明した。先行技術１ないし５の公報においては、ＭＯＳ容量を利用した情報記憶キャパシタを用い、かつオープンビットライン型（１交点方式）のセンスアンプを交互配置するものが開示されている。しかしながら、これらの公報には、いずれにおいても後に説明するような本願発明に係るマルチバンク構成のＤＲＡＭに向けた配慮は何ら開示されていない。
【０００３】
【発明が解決しようとする課題】
ダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）ではコスト低減が望まれている。そのためにはチップサイズの低減が最も効果的である。これまでは微細化を推し進めてメモリセルサイズを縮小してきたが、今後はメモリアレイの動作方式も変えることにより、さらにセルサイズを縮小する必要がある。メモリアレイの動作方式を２交点から１交点に変えることにより、同一のデザインルールを用いて理想的にはセルサイズを７５％低減できる。しかし、１交点方式のメモリアレイは２交点方式のメモリアレイと比較して、ビット線等に乗るアレイノイズが大きいという問題がある。
【０００４】
一方、システム性能向上のため、ランバス（Ｒambus ）ＤＲＡＭやロジック混載ＤＲＡＭにおいては、マルチバンク構成のＤＲＡＭアレイが重要となってきている。１交点アレイのマルチバンクのＤＲＡＭを構成した場合、上記のように１交点方式のメモリアレイは２交点方式のメモリアレイと比較してビット線等に乗るアレイノイズが大きいという問題があり、隣接したマット間のノイズの干渉がマルチバンク構成では大きな問題となることが判明した。加えて、１交点でセンスアンプを交互配置した場合に生ずる端マットによるチップ面積の増加も問題であり、マルチバンク構成のＤＲＡＭに向けたこれらの問題の解決法を検討する中で発明が生まれるに至った。
【０００５】
この発明の目的は、高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を提供することにある。この発明の他の目的は、高集積化と動作の安定化を図りつつ、使い勝手のよい半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、メモリアレイ領域を２つ以上間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択タイミング又はアドレスを独立に設定する。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、隣接して設けられた２つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスを独立に設定する。
【０００８】
【発明の実施の形態】
図１には、この発明に係るＤＲＡＭの一実施例の概略構成図が示されている。図１（ａ）には、マットとバンクの関係を示すレイアウトが例示的に示され、図１（ｂ）は１つのバンクのマット構成が例示的に示されている。図１（ａ）において、メモリアレイに接する部分には、行デコーダＸＤＥＣと列デコーダＹＤＥＣとが設けられる。行デコーダＸＤＥＣは、それに対応したメモリアレイを貫通するように延長されるメインワード線ＭＷＬの選択信号を形成する。
【０００９】
上記行デコーダＸＤＥＣには、サブワード選択用のサブワード選択線のドライバも設けられ、上記メインワード線と平行に延長されてサブワード選択線の選択信号が伝えられる。列デコーダＹＤＥＣは、それに対応したメモリアレイを貫通するように延長されたカラム選択線ＹＳを通してセンスアンプ列ＳＡＡに設けられたカラム選択スイッチに選択信号を供給する。
【００１０】
上記メモリアレイは、複数からなるアレイ（Ａrray) 又はマット（Ｍat) に分割される。同図の例では、上記メインワード線ＭＷＬ方向には４つに分割され、上記カラム選択線ＹＳ方向には１０分割される。上記１つのアレイは、センスアンプ領域（又はセンスアンプ列）ＳＡＡ、サブワードドライバ領域（又はサブワードドライバ列）ＳＷＤＡに囲まれて形成される。上記センスアンプ領域ＳＡＡと上記サブワードドライバ領域ＳＷＤＡとの交差部は、交差領域（クロスエリア）とされる。
【００１１】
上記センスアンプ領域ＳＡＡに設けられるセンスアンプＳＡは、ＣＭＯＳ構成のラッチ回路により構成され、かかるセンスアンプＳＡを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる１交点方式とされる。１つのアレイは、特に制限されないが、サブワード線が５１２本と、それと直交する相補ビット線の一方（又はデータ線）は１０２４本とされる。したがって、上記のような１つのアレイでは、約５１２Ｋビットのような記憶容量を持つようにされる。
【００１２】
図１（ｂ）において、ビット線ＢＬとワード線ＷＬの全ての交点にＭＯＳトランジスタとセル容量からなるメモリセルが接続されている。ビット線ＢＬにはセンスアンプＳＡ、ワード線ＷＬにはサブワードドライバＳＷＤが接続される。サブワードドライバＳＷＤとセンスアンプＳＡで囲まれるアレイ（Ａrray）領域内にはメモリセルがアレイ状に配置される。
【００１３】
上記センスアンプＳＡはアレイ領域（Ａrray）に対して交互配置されており、例示的に示されているマット（Ｍat）２内のビット線ＢＬに注目すると左右のセンスアンプＳＡに交互に接続されている。ここではビット線ＢＬの１本おきに左右のセンスアンプＳＡに接続される場合を示したが、ビット線ＢＬの２本おきに左右のセンスアンプＳＡに接続されてもよい。
【００１４】
行デコーダ（ＸＤＥＣ）から出力されるメインワード線ＭＷＬはワード線ＷＬと同方向に配線され、サブワードドライバ列ＳＷＤＡにメインワード選択信号を入力する。列デコーダ（ＹＤＥＣ）から出力されるカラム（列）選択線ＹＳはビット線ＢＬと同方向に配線され、センスアンプ列ＳＡＡに設けられるカラムスイッチに列選択線を入力する。この実施例では、センスアンプＳＡとサブワードドライバＳＷＤにより囲まれた領域をアレイ（Ａrray）といい、ワード線方向にならんだ複数のアレイをマットと呼ぶことにする。
【００１５】
この発明に係る１交点アレイ従属バンクＤＲＡＭでは、上記のように隣接した２つのマットで１つのバンクを構成する。例えば、バンク１はマット２、３から構成される。そして、あるバンクを活性化した後、そのバンクをプリチャージするまでは隣接バンクの活性化を禁止するようにされる。バンクの境界ではセンスアンプが左右のバンクから共用されているため従属バンク構成となる。また、最も外側には参照ビット線ＢＬが設けられるダミーマットＤＭat0 とＤＭat1 が配置される。
【００１６】
図１（ａ）において、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、ビット線方向に４本からなるサブワード線を配置させる。メインワード線方向には４本に分割され、及びビット線方向に対して上記４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが上記行デコーダＸＤＥＣに配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向（サブワードドライバ列ＳＷＤＡ）に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１７】
上記２つのアレイＡrray（Ｍat2 とＭat3)の間に設けられたセンスアンプ列ＳＡＡ３のセンスアンプＳＡは、上記２つのアレイ（Ｍat2 とＭat3)の両側に延長するような一対のビット線に接続される。これらのセンスアンプＳＡは、上記センスアンプ列ＳＡＡにおいて、２つのビット線毎に１つのセンスアンプＳＡが配置される。したがって、上記アレイ（Ｍat2 とＭat3)の間に設けられたセンスアンプ列ＳＡＡには、前記のようにビット線ＢＬが１０２４本ある場合には、その半分の５１２個のセンスアンプＳＡが設けられる。
【００１８】
そして、アレイ（Ｍat2)において、残りの５１２本のビット線は、アレイ（Ｍat2)と図示しないアレイ（Ｍat1)との間に設けられたセンスアンプ列ＳＡＡに設けられたセンスアンプＳＡに接続される。アレイ（Ｍat3)において、残り５１２本のビット線は、アレイ（Ｍat3)と図示しないアレイ（Ｍat4)との間に設けられたセンスアンプ列ＳＡＡに設けられたセンスアンプＳＡに接続される。このようなセンスアンプＳＡのビット線方向の両側の分散配置によって、２本分のビット線に対して１つのセンスアンプを形成すればよいから、センスアンプＳＡとビット線ＢＬのピッチを合わせて高密度にサブアレイ及びセンスアンプ列を形成することができる。
【００１９】
このことは、サブワードドライバＳＷＤにおいても同様である。１つのアレイＡrrayに設けられた５１２本のサブワード線ＷＬは、２５６本ずつに分けられてアレイＡrrayの両側に配置されたサブワードドライバ列ＳＷＤＡの２５６個のサブワードドライバＳＷＤに接続される。この実施例では、２本のサブワード線ＷＬを１組として、２個ずつのサブワードドライバＳＷＤが分散配置される。つまり、２本のサブワード線を１組として、２つのサブワードドライバＳＷＤがアレイＡrrayの一端側（図の上側）に配置され、それと隣接する上記同様の２本のサブワード線を１組として、２つのサブワードトライバＳＷＤがアレイＡrrayの他端側（図の下側）に配置される。
【００２０】
上記サブワードドライバＳＷＤは、図示しないが、それが形成されるサブワードドライバ列ＳＷＤＡを挟んで両側に設けられるサブアレイのサブワード線の選択信号を形成する。これにより、メモリセルの配列ピッチに合わせて形成されたサブワード線に対応して、サブワードドライバＳＷＤを効率よく分散配置させるとともに、サブワードドライバＳＷＤから遠端部のメモリセルまでの距離が短くなってサブワード線ＷＬによるメモリセルの選択動作を高速に行なうようにすることができる。
【００２１】
特に制限されないが、上記各メモリセルが形成されるアレイＡrrayにおいて、記憶キャパシタの上部電極（プレート電極）はアレイ内の全てのメモリセルＭＣで共通に形成されて平面状の電極とされる。かかるプレート電極への給電は、ビット線ＢＬの延長方向に配線された電源配線より接続部を介して、サブワードドライバ列ＳＷＤＡとアレイとの境界で行うようにされる。そして、アレイ間のプレート電極は、センスアンプ列の隙間を利用して、プレート電極と同じ電極材料により相互に接続される。
【００２２】
つまり、アレイにそれぞれ形成される上記のようなプレート電極を、プレート層自体を用いた配線で互いに接続する。しかも、この配線をセンスアンプ列ＳＡＡを貫通させるよう多数設けて、２つのプレート電極の間の抵抗を大幅に下げるようにするものである。これによって、上記アレイ相互のビット線ＢＬ間に選択されたメモリセルＭＣから読み出された微小信号をセンスアンプＳＡによって増幅する際にプレート電極に生ずる互いに逆相になるノイズを高速に打ち消すことが可能になり、プレート電極に生ずるノイズを大幅に低減させることが可能になる。
【００２３】
図２には、この発明に係るＤＲＡＭの動作の一例の説明図が示されている。同図においては、連続して２つのバンクが活性化されたときの動作を示されている。この実施例では、前記のようにあるバンクを活性化した後、そのバンクをプリチャージするまでは隣接バンクの活性化を禁止するようにされる。したがって、例えばバンク（Ｂank)１のうちの右側のマット中のワード線ＷＬ３が活性化された後、バンク３（Ｂank)のうちの左側のマット中のワード線ＷＬ６が活性化される時が、最も近接したマットが続けて活性化される例である。
【００２４】
最初に増幅されるバンク１における右側マットのビット線ＢＬ４Ｔはバンク２中の左側マットのビット線ＢＬ４Ｂを参照用ビット線ＢＬとして用い、後に増幅されるバンク３の左側マットのビット線ＢＬ６Ｔは上記バンク２中の右側マットのビット線ＢＬ６Ｂを参照用ビット線ＢＬに用いる。上記バンク２に属する左側マットの参照用として用いられるビット線ＢＬ４Ｂと、上記バンク２に属する右側マットの参照用として用いられるビット線ＢＬ６Ｂは上記のように左右異なるマットに存在しているため、ビット線ＢＬ４Ｂの増幅により、基板ＳＵＢ４にノイズが加わつても、ビット線ＢＬ６Ｂにはノイズが戻らない。
【００２５】
ここで、上記１交点アレイでのノイズの発生原理について説明する。図９には非選択ワード線ノイズの発生原理の説明図が示されている。図９（ａ）において、ワーストケースとして選択マット（ワード線が選択される）のビット線が１本を除いて全てロウレベル（Ｌ）に増幅され、反対側のマット（ワード線は非選択となりビット線は参照用に用いられる）のビット線が１本を除いて全てハイレベル（Ｈ）に増幅される。このとき、選択マット中の１本だけハイレベル（Ｈ）の信号が出ているビット線が、非選択ワード線からノイズを受け、誤つて増幅される危険がある。
【００２６】
一例としてセンスアンプＳＡの左側マットのワード線ＷＬ０が活性化され、ビット線ＢＬ１Ｔにのみハイレベル（Ｈ）の信号がでてきて、その他のビット線ＢＬ０Ｔ、ＢＬ２Ｔ等にはロウレベル（Ｌ）の信号が読み出される場合を考える。さらにメモリセルのリーク等の理由により、ビット線ＢＬ１Ｔに生ずるハイレベル（Ｈ）のメモリセルからの電荷分散による信号が少ないとする。センスアンプＳＡ０〜ＳＡ３を活性化すると、信号が大きくでてきているビット線対ＢＬ０Ｔ／Ｂ、ＢＬ２Ｔ／Ｂ等は早く増幅される。一方、信号が少ないビット線対ＢＬ１Ｔ／Ｂは増幅が遅くなる。
【００２７】
このとき、選択マットのワード線ＷＬ１には上記一斉にロウレベルに変化するビット線ＢＬ０Ｔ，ＢＬ２Ｔとの寄生容量ＣＢＬＷＬによってビット線ＢＬ１Ｔの電位を下げるようなノイズＮoiseが発生し、逆に非選択マットのワード線ＷＬ２には上記一斉にハイレベルに変化するビット線ＢＬ０Ｂ，ＢＬ２Ｂからの上記ような寄生容量によるカップリングによってビット線ＢＬ１Ｂの電位を上げるようなノイズＮoiseが発生し、上記メモリセルから読み出されたビット線ＢＬ１ＴとＢＬ１Ｂの電位差を逆転させるようになると、センスアンプＳＡ１はそれを増幅してしまうので誤動作してしまう。
【００２８】
上記のような１交点方式のメモリアレイではメモリセルに蓄積されている信号電荷量が減少してきたときに、情報が誤って読み出される危険性が高い。このことは、リフレッシュ特性の劣化につながり、ＤＲＡＭの歩留まりを大きく低下させる原因となる。
【００２９】
以上では、非選択ワード線に生じるノイズを例にとったが、同様のメカニズムのノイズが、図１０に示すようなプレートＰＬとの寄生容量ＣＢＬＳＮ、及び図１１に示すような基板ＳＵＢとの寄生容量ＣＢＬＳＵＢによるカップリングによって生ずる。これらのノイズにより、読み出し時のビット線上の信号量が減少し、メモリアレイの読み出しマージンを劣化させるのである。
【００３０】
このようなノイズ発生のメカニズムは、センスアンプを挟んだ２つのメモリマット内において発生するものであり、前記図１及び図２のような実施例では、バンク２のセンスアンプＳＡ５は活性化されず、それに対応した２つのマットに設けられるビット線は、他のバンク１と３の選択ビット線の信号をセンスするための参照用としてのみ用いられるだけである。したがって、上記バンク１とバンク３との間には、上記のようなノイズ経路が問題にならない。これにより、この発明に係る１交点アレイ従属バンクＤＲＡＭでは信号の減少が起こらず、読み出しマージンが拡大され、安定動作が可能になる。なお、図２では示されていないが、バンク１がプリチャージされた後、すぐにバンク３が活性化される場合も同様に、バンク３のビット線ＢＬ６Ｂにはノイズが加わらないため読み出しマージンが拡大される。
【００３１】
図３には、この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるデータの入出力経路の一実施例を説明するためのブロック図が示されている。この実施例では、アレイＡrrayに設けられる複数のビット線は、２本ずつが２個のセンスアンプＳＡに設けられ、かかるアレイＡrrayの左右に交互に振り分けられて設けられる。センスアンプＳＡは、１つの回路が代表として例示的に示されている。
【００３２】
センスアンプＳＡは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。
【００３３】
上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴＱ３とＱ４が接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、かかるセンスアンプ領域に分散して配置されたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ３により接地電位供給線ＶＳＳが与えられる。上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、Ｎチャンネル型のパワーＭＯＳＦＥＴＱ4 が設けられて動作電圧ＶＤＬが与えられる。
【００３４】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ３とＱ４のゲートには、センスアンプ活性化信号ＳＡＮとＳＡＰが供給される。特に制限されないが、ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、上記電源電圧ＶＤＬに対してＭＯＳＦＥＴＱ４のしきい値電圧以上に昇圧されたものであり、上記Ｎチャンネル型ＭＯＳＦＥＴＱ４を十分にオン状態にして、その共通ソース線ＣＳＰの電位を上記動作電圧ＶＤＬにすることができる。
【００３５】
上記センスアンプＳＡの入出力ノードには、相補ビット線ＢＬ０ＴとＢＬ０Ｂを短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬ０ＴとＢＬ０Ｂにハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビット線イコライズ）信号ＰＣが供給される。このプリチャージ信号ＰＣを形成するドライバ回路は、図示しないが、前記図２に示したクロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、バンクアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００３６】
センスアンプＳＡの一対の入出力ノードは、相補ビット線ＢＬ０Ｔ，ＢＬ０Ｂに接続されることの他、ＭＯＳＦＥＴＱ１とＱ２からなるカラム（Ｙ）スイッチ回路を介してセンスアンプ列に沿って延長されるローカル（サブ）入出力線ＳＩＯに接続される。上記ＭＯＳＦＥＴＱ１とＱ２のゲートは、カラム選択線ＹＳに接続され、かかるカラム選択線ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプＳＡの入出力ノードとローカル入出力線ＳＩＯを接続させる。
【００３７】
これにより、センスアンプＳＡの入出力ノードは、それを挟んで設けられる２つのアレイのうち、選択されたアレイのワード線との交点に接続されたメモリセルの記憶電荷に対応して変化するビット線のハーフプリチャージ電圧に対する微小な電圧変化を、非選択とされたアレイ側のビット線のハーフプリチャージ電圧を参照電圧として増幅し、上記カラム選択線ＹＳにより選択されたものが、上記カラムスイッチ回路（Ｑ１とＱ２）等を通してローカル入出力線ＳＩＯに伝えられる。
【００３８】
メインワード線の延長方向に並ぶセンスアンプ列上を上記ローカル入出力線ＳＩＯが延長され、サブ増幅回路（ＳubＡＭＰ）を介して増幅せされた信号がそれと直交する方向、つまりカラム選択線ＹＳ方向に延長されるメイン入出力線ＭＩＯを通して、列デコーダ部に設けられたメインアンプに伝えられて、アレイの分割数に対応して複数ビット単位でパラレルに出力される。このような入出力線構成は１マットから読み出すデータが４ビット程度で、ＹＳの本数が多いときに適した方式である。上記ＳＩＯとＭＩＯの間はサブアンプでなく、単なるスイッチで接続されようにしてもよい。
【００３９】
図４には、この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるデータの入出力経路の他の一実施例を説明するためのブロック図が示されている。この実施例では、カラム選択線ＹＳをワード線方向に配線し、センスアンプＳＡのデータをビット線方向に配線されたメイン入出力線ＭＩＯに直接読み出している。これはメイン入出力線ＭＩＯの本数が多く、例えば１２８ビット程度の多ビットのデータを一度に上記メイン入出力線ＭＩＯへ読み出す場合に適した回路構成である。
【００４０】
図５には、この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるワード線の選択回路の一実施例を説明するためのブロック図が示されている。この実施例では、アレイＡrrayに設けられる複数のワード線は、２本ずつが２個のサブワードドライバに設けられ、かかるアレイＡrrayの上下に交互に振り分けられて設けられる。サブワードドライバＳＷＤは、上記２個の回路ＳＷＤ１とＳＷＤ２が代表として例示的に示されている。
【００４１】
１つのサブワードドライバＳＷＤ０は、Ｎチャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯＳＦＥＴＱ１３からなるＣＭＯＳインバータ回路と、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２に並列に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１４から構成される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２とＱ１４のソースは、サブワード線の非選択レベルＶＳＳ（０Ｖ）に対応した電源供給線ＶＳＳＷＬに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ１３が形成されるＮウェル領域（基板）に昇圧電圧を供給する電源供給線ＶＰＰが設けられる。
【００４２】
上記サブワードドライバＳＷＤ０のＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴＱ１２とＱ１３のゲートには、残りのサブワードドライバの同様なＭＯＳＦＥＴのゲートと共通にメインワード線ＭＷＬに接続される。そして、上記ＣＭＯＳインバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１３のソースは、それに対応するサブワード選択線ＦＸ０に接続され、上記サブワードドライバＳＷＤ１に設けられたＭＯＳＦＥＴＱ１４のゲートには、サブワード選択線ＦＸ０Ｂが供給される。残りのサブワードドライバＳＷＤ１には、上記サブワード選択線ＦＸ１とＦＸ１Ｂにそれぞれ接続される。
【００４３】
サブワード線ＷＬ０が選択されるときは、メインワード線ＭＷＬがロウレベルにされる。そして、上記サブワード線ＷＬ０に対応したサブワード選択線ＦＸ０が昇圧電圧ＶＰＰのようなハイレベルにされる。これにより、サブワードドライバＳＷＤ０のＰチャンネル型ＭＯＳＦＥＴＱ１３がオン状態となって、サブワード選択線ＦＸ０の選択レベルＶＰＰをサブワード線ＷＬ０に伝える。このとき、サブワードドライバＳＷＤ０において、サブワード選択線ＦＸ０ＢのロウレベルによりＭＯＳＦＥＴＱ１４はオフ状態になっている。
【００４４】
上記メインワード線ＭＷＬがロウレベルの選択状態にされた他のサブワードドライバＳＤＷ１においては、Ｐチャンネル型ＭＯＳＦＥＴがオン状態になるが、サブワード線選択線ＦＸ１Ｂのハイレベルにより、Ｎチャンネル型ＭＯＳＦＥＴがオン状態となって、サブワード線ＷＬ１を非選択レベルＶＳＳにする。メインワード線ＭＷＬがハイレベルにされる非選択のサブワードドライバでは、かかるメインワード線ＭＷＬのハイレベルによって、上記ＣＭＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴがオン状態となって、各サブワード線を非選択レベルＶＳＳにするものである。
【００４５】
このように３個のＭＯＳＦＥＴにより、２つのアレイに対応した一対のサブワード線を選択するので、前記１交点方式のアレイ（マット）に設けられる高密度で配置されるサブワード線ＷＬのピッチに合わせてサブワードドドライバを形成することができ、２交点方式と同一のデザインルールを用いて理想的にはセルサイズを７５％低減できる１交点方式に適合させたサブワードドライバの配置が可能になる。
【００４６】
上記のように２本のサブワード線ＷＬ毎に、アレイの両側に２個ずつの組み合わせでサブワードドライバを分散配置した場合、２つのサブワードドライバを構成するＰチャンネル型ＭＯＳＦＥＴを同一のＮ型ウェル領域に形成でき、Ｎチャンネル型ＭＯＳＦＥＴを同一のＰ型ウェル領域に形成することができるものとなり、結果としてサブワードドライバの高集積化を可能にするものである。このことは、前記のようなセンスアンプにおいても同様に２本のビット線ＢＬ毎にアレイの両側に２個ずつの組み合わせで分散配置するものである。
【００４７】
図６には、この発明に係る１交点アレイＤＲＡＭにおけるメモリセルの構造が示されている。図６（ａ）のレイアウトにおけるＡ−Ａ’部分の断面図を図６（ｂ）に示している。１交点アレイではビット線ＢＬとワード線ＷＬの全ての交点にＭＯＳトランジスタとセル容量からなるメモリセルが接続されている。ＡＣＴはＭＯＳトランジスタの活性領域、ＳＮはセル容量の下部電極、ＳＮＣＴはＳＮとＡＣＴを接続するコンタクト、ＢＬＣＴはＢＬとＡＣＴを接続するコンタクト、ＣＰは容量絶縁膜を示す。セル容量の上部電極プレートＰＬはマット内の全てのメモリセルで共通に接続され、平面状に配置される。ＭＯＳトランジスタの基板ＳＵＢも同様にマット内で共通に接続されている。プレートの上部には２層の金属配線Ｍ２、Ｍ３が配線される。この例ではＭ２をワード線方向に配線してメインワード線（ＭＷＬ）に用い、Ｍ３をビット線方向に配線して列選択線（ＹＳ）に用いている場合を示す。
【００４８】
メモリセルはＣＯＢ（Capacitor over Bitline）構造を用いている。すなわち、蓄積ノードＳＮをビット線ＢＬ上部に設ける。このことによって、プレート電極ＰＬはアレイ中でビット線ＢＬと上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されることなく、１枚の平面状に形成することができるため、プレート電極ＰＬの抵抗を低減することが可能である。この実施例とは逆にＣＵＢ（Capacitor under Bitline)構造を採用した場合には、ビット線ＢＬがプレート電極ＰＬの上に存在することになる。この構成ではアレイ中でプレート電極ＰＬに孔をあけて、ビット線ＢＬとアドレス選択ＭＯＳＦＥＴのソース，ドレインとを接続するために、かかる接続部ＢＬＣＴを活性化領域ＡＣＴへ落とす必要がある。
【００４９】
プレート電極ＰＬをＰＬ（Ｄ）とＰＬ（Ｕ）のような積層構造とし、かかるプレート電極ＰＬのシート抵抗値を下げるようにしてもよい。一例として、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積ノード）ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、記憶キャパシタＣＳの容量を高めることができる。Ｒｕは従来用いられていたポリＳｉに比べるとシート抵抗値が低いため、プレート電極ＰＬの抵抗値を下げることが出来る。
【００５０】
さらに、この構造にプレート電極ＰＬ（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗値をさらに下げることができる。このようにして、プレート電極ＰＬ自体の抵抗値を下げると、プレート電極ＰＬにのったノイズが打ち消される速度が高速化され、プレート電極ＰＬノイズが低減される。また、プレート電極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合も上記と同様の効果が得られる。
【００５１】
上記のようなメモリセルの構造では、図６（ａ）から明らかなようにビット線ＢＬに隣接して蓄積ノードＳＮとＭＯＳＦＥＴのソース，ドレイン拡散層とを接続する接続部ＳＮＣＴが設けられる。つまり、断面の縦方向においてメモリセルの蓄積ノードとビット線ＢＬとの間において寄生容量が存在するものとなる。この寄生容量は、前記図１０の寄生容量ＣＢＬＳＮを構成するので、この発明のようなプレート電極ＰＬをそれ自身を利用した配線によって相互に接続し、上記のように隣接した２つのマットで１つのバンクを構成し、かつあるバンクを活性化した後、そのバンクをプリチャージするまでは隣接バンクの活性化を禁止することが有益なものとなる。
【００５２】
図７には、この発明に係る１交点アレイ従属バンクＤＲＡＭの動作の一例を説明するための波形図が示されている。アドレスＡＤＤ端子からバンク（Ｂank)０に対するバンクアドレス、行（ＲＯＷ) ａに対する行アドレスが入力され、活性化コマンドＡＣＴが入力される。バンク０ではプリチャージ信号ＰＣが非活性化され、ビット線ＢＬのプリチャージが終了し、ワード線ＷＬａが活性化される。そしてビット線ＢＬＴ／Ｂにメモリセルからの微小信号が発生した後、センスアンプ起動信号ＳＡＮ／Ｐを駆動してセンスアンプＳＡでの増幅を開始する。この状態でバンク０のセンスアンプＳＡにはワード線ＷＬａの情報が保持される。
【００５３】
マルチバンクＤＲＡＭではバンク０に情報を保持した状態で、バンク２も活性化できる。先程と同様にして、アドレスＡＤＤ端子からバンク（Ｂank)２に対するバンクアドレス、行（ＲＯＷ) ｂに対する行アドレスが入力され、活性化コマンドＡＣＴが入力されと、ワード線、センスアンプが活性化され、Ｂank2のセンスアンプにはワード線ＷＬｂの情報が保持される。
【００５４】
この状態から、バンク０、バンク２のセンスアンプＳＡ中のデータを短時間で読み出すことが可能である。つまりバンク（Ｂank)０、列（ＣＯＬ）ｘに対して読み出しコマンドＲＥＡＤが入力されるとＹＳｘが活性化され、バンク０のセンスアンプＳＡからメイン入出力線ＭＩＯＴ／Ｂを介して、バンク（Ｂank)０、行ａ、列ｘのデータが入出力端子ＤＱへ読み出される。同様に、バンク（Ｂank)２、列（ＣＯＬ）ｙに対して読み出しコマンドＲＥＡＤが入力されるとＹＳｙが活性化され、バンク２のセンスアンプＳＡからメイン入出力線ＭＩＯを介して、バンク（Ｂank)２、行ｂ、列ｙのデータが入出力端子ＤＱへ読み出される。多バンク構成ＤＲＡＭでは、前記のように複数のバンクをアクティブにして置くことにより、センスアンプを記憶回路（メモリセル）とするようなスタティック型ＲＡＭと同様な高速読み出しが可能になるものである。
【００５５】
図８には、この発明に係る１交点アレイ従属バンクＤＲＡＭの動作の他の一例を説明するための波形図が示されている。前記図７では行アドレスと列アドレスが時間を分けて入力される場合を示したが、これらを同時に入力することもできる。つまり、同図のように最初のＡＣＴコマンド入力時にアドレスＡＤＤ端子からバンク（Ｂank)０に対するバンクアドレス、行（ＲＯＷ) ａに対する行アドレスと列アドレスＣＯＬｘを入力しており、次のＡＣＴコマンド入力時にアドレスＡＤＤ端子からバンク（Ｂank)２に対するバンクアドレス、行（ＲＯＷ) ｂに対する行アドレスと列アドレスＣＯＬｙを入力している。上記一つのコマンドでそれぞれ出力データを読み出している。
【００５６】
この実施例では、上記バンク（Ｂank)０のデータがデータ端子ＤＱから出力されるとすぐにバンク０のビット線をプリチャージしている。このようにしておくと、バンク０にａ以外の行アドレスが続けて入力される場合に、上記プリチャージを終了させて別の行アドレスに対応したワード線の選択ができるからアクセスを早くすることが出来る。先ほどと同様に、マルチバンク構成なのでバンク０とバンク２で同時にセンスアンプ中にデータを保持しておくことが出来る。
【００５７】
図１２には、本発明に係る１交点アレイ従属バンクＤＲＡＭの他の一実施例のメモリアレイ構成図が示されている。この実施例は、前記図１の実施例と異なる点は、１マットを１バンクに割り当てる点のみが異なる。この場合でも、連続するバンクのアクセスにルールを設けることでノイズによる信号減少を抑制することができる。その第一の構成はあるバンクを活性化した場合、そのバンクをプリチャージするまでは隣接およびその外側バンクの活性化を禁止することである。このようにすると、連続して活性化されるバンクの間には少なくとも２個のマット（バンク）が入る。これにより、前記図２で示したのと同様に、連続して活性化される参照ビット線ＢＬが異なるマットに存在することとなるため、後に活性化される参照ビット線ＢＬにノイズが加わらず、読み出しマージンを拡大することができる。
【００５８】
第二の構成はあるバンクを活性化した後、そのバンクをプリチャージするまでは隣接バンクの活性化を禁止し、なおかつ、あるバンクを活性化またはプリチャージをした後、一定の期間は隣接及びさらに１つ外側のバンクの活性化を禁止するようなスペック化を行うことである。あるマットを活性化した後、それによって隣接マットに生ずる非選択ワード線ＷＬ、プレートＰＬ、基板ＳＵＢに生ずるノイズが減衰するのを待つてから、さらにその一つ隣のマットの活性化を行うと、ノイズによる信号減少を抑制でき読み出しマージンを拡大することができる。
【００５９】
この実施例において、上記のような第一あるいは第二の構成に違反して、バンク（Ｂank)１を活性化中に、１つのバンク２を挟んで隣接するバンク３を活性化すると次のような問題が生じる。図１３には、その動作を説明するための構成図が示されている。図１３において、バンク（Ｂank)１に活性化コマンドＡＣＴが入力され、それに対応したワード線ＷＬ１を活性化したあと、かかるバンク１の両側に設けられたセンスアンプＳＡ１とＳＡ２を起動する。
【００６０】
ワーストケースとして、バンク（Ｂank)１のビット線ＢＬ１，ＢＬ２Ｔ等は全てハイレベル（Ｈ）のデータを読み出したとする。 ビット線ＢＬ２Ｔに対応した参照ビツト線ＢＬ２Ｂをはじめとするバンク（Ｂank)２中の参照ビット線ＢＬの半分は接地電位ＶＳＳ向かって増幅されるので、バンク（Ｂank)２の基板ＳＵＢ２、ワード線、プレートＰＬには負のノイズが生ずる。同図では基板ＳＵＢのみ示している。このノイズが減衰しないうちに、バンク（Ｂank)３に対してコマンドが入力されると、センスアンプＳＡ３、ＳＡ４のプリチャージＰＣ３、４が切れる。
【００６１】
すると、バンク３のビット線ＢＬ３Ｔに対応したバンク２の参照ビット線ＢＬ３Ｂはマット２の基板ＳＵＢ２、ワード線ＷＬ、プレートＰＬからノイズを受け、ハーフプリチャージ電位であるべき電位が上昇する。この状態でバンク３のワード線ＷＬ３が活性化され、ビット線ＢＬ３Ｔに高レベルの信号が読み出されても、上記参照ビット線線ＢＬ３Ｂのハーフプリチャージ電位がノイズによって高くなって、相対的に信号量が減少し、誤つて上記ビット線ＢＬ対の電位関係が反転してしまう。
【００６２】
また、バンク（Ｂank)１をプリチャージしたあとに，すぐにバンク（Ｂank)３を活性化する場合にも同様の信号量減少が生ずる。この問題を図１４を用いて説明する。バンク（Ｂank)１の前サイクルでのビット線全てロウレベル（Ｌ）の読み出しだったと仮定すると、バンク（Ｂank)２中の参照ビット線（ＢＬ２Ｂ等）は全て高レベル電位ＶＤＬに増幅されている。上記バンク（Ｂank)１がプリチヤージコマンドＰＲＥによりプリチャージされると、ビット線ＢＬのロウレベルが一斉に参照電位ＶＢＬＲへ戻るため、バンク（Ｂank)２の基板ＳＵＢ２には負のノイズが発生する。
【００６３】
続いて、バンク（Ｂank)３を活性化するために、ＳＡ３のプリチヤージが切れると、ビット線ＢＬ３Ｔの参照ビット線ＢＬ３Ｂはマット２の基板ＳＵＢ２、ワード線、プレートＰＬからノイズを受けて電位が上昇する。この状態でバンク３のワード線ＷＬ３が活性化され、ビット線ＢＬ３Ｔに高レベルの信号が読み出されると、相対的に信号量が減少し、誤つてＢＬ対の電位関係が反転してしまう。
【００６４】
また、バンク１がプリチャージされた後は隣接するバンク２の活性化が可能となるが、図１４に示すように、あるマットがプリチャージされると、その隣接マットにもノイズが生ずる。したがつて、前記図１のように２マットを１バンクに割り当てた場合でも、バンク１のプリチャージ後、すぐにバンク１やバンク２の活性化を行うと、バンク２の読み出し時に信号が滅少してしまう。そこで、バンク１のプリチャージによりバンク１やバンク２の非選択ワード線ＷＬ、プレートＰＬ、基板ＳＵＢに生ずるノイズが減衰する一定期間待つてから活性化するようにスペック化を行うと、ノイズによる信号減少を抑制でき、読み出しマージンが拡大される。
【００６５】
つまり、前記図１の２マットで１バンクを構成する場合、及び１マットで１バンクを構成する場合において、前記のように非選択ワード線ＷＬ、プレートＰＬ、基板ＳＵＢに生ずるノイズが減衰する一定期間をおいて隣接マットを活性化するような条件を加えるようにすることにより、ノイズによる信号減少を抑制でき、読み出しマージンが拡大することができる。
【００６６】
図１５には、本発明に係る１交点独立バンクＤＲＡＭの一実施例の構成図が示されている。この実施例では、行デコーダ（ＸＤＥＣ）から出力されるメインワード線ＭＷＬがビット線ＢＬと同方向に配線され、サブワードドライバ列ＳＷＤＡに入力する点に特徴がある。列デコーダ（ＹＤＥＣ）から出力されるカラム選択線（ＹＳ）はビット線ＢＬと同方向に配線され、センスアンプ列ＳＡＡに入力する。
【００６７】
この実施例でも、センスアンプ列ＳＡＡとサブワードドライバ列ＳＷＤＡにより囲まれた領域をアレイ（Ａrray）と呼ぶことにする。この実施例の１交点独立バンクＤＲＡＭではビット線ＢＬ方向に並んだ横１列のアレイ（Ａrray）で１つのバンクを構成する。バンクの境界にはＳＷＤＡを２列配置する。
【００６８】
１本のメインワード線ＭＷＬは少なくとも１個のアレイ間においてサブワードドライバ列ＳＷＤＡに入力し、すくなくとも間に１個以上のアレイをはさんでセンスアンプＳＡを活性化する。このようにすると、各バンクはセンスアンプＳＡ、サブワードドライバＳＷＤを独立に持つことが出来るので、ワード線ＷＬの活性化、センスアンプＳＡの情報保持を完全に独立に行うことが出来る。さらに、参照用のビット線ＢＬ専用のダミーマツトＤＭatは最も外側のマットのみに必要となるので、チップ面積を低減できる。
【００６９】
図１６には、本発明に係る１交点独立バンクＤＲＡＭの一実施例のワード線構成図が示されている。前記図５の実施例と異なる点は、アレイ（Ａrray）の境界でサブワードドライバ列ＳＷＤＡが２列あること、各サブワードドライバＳＷＤは片側のアレイ（Ａrray）のワード線ＷＬのみを駆動すること、メインワード線ＭＷＬがビット線ＢＬ方向に配線されることである。つまり、アレイ毎にバンクが構成され、アレイ毎にサブワードドライバＳＷＤが設けられることにより、隣接するアレイ（バンク）を独立にアクセスすることができる。言い換えるならば、互いに隣接するバンク０のワード線とバンク１のワード線を同時に選択することも可能となるため、独立バンクＤＲＡＭとすることができる。
【００７０】
この実施例ではメインワード線ＭＷＬはアレイ（Ａrray）１個おきにサブワードドライバＳＷＤに入力しているが、２個以上間をおいても構わない。このようにすると活性化されるアレイの距離が離れるために、ビット線ＢＬを増幅する際のアレイノイズを低減できるため、読み出しマージンが向上する利点がある。入出力線（ＬＩＯ−ＭＩＯ）の構成については図３または図４の実施例と同様にすることができる。
【００７１】
この実施例では、ビット線が１交点により構成する例が示されているが、２交点により構成されるものであってもよい。２交点方式では、センスアンプＳＡが同じアレイに設けられた相補ビット線の電圧差を増幅するものであるので、例えば図２１に示したようにセンスアンプＳＡをバンクの境界で２組設けることによって独立バンクにすることが考えられる。しかしながら、上記センスアンプＳＡは、前記図３に示したように多くの回路素子を必要とし、そのために比較的大きな占有面積及び消費電流を必要とする。これに対して、サブワードドライバＳＷＤは、前記図５に示したように３個のような少ない素子数により構成でき、しか消費電流が小さいから、上記２交点方式のアレイにおいても、独立バンク構成とする場合には、この実施例のようなバンク構成を採用することにより、高集積化と低消費電力化が可能になるものである。
【００７２】
図１７には、この発明が適用された論理混載ＤＲＡＭのチップ構成図が示されている。この実施例の半導体集積回路装置は、論理回路部ＬＯＧＩＣと、メモリ部ＤＲＡＭから構成される。ＤＲＡＭ部は、大きく２組のメモリ部からなり、それぞれのメモリ部は、バンク０〜３１の３２バンクからなるような多バンク構成とされる。同図の右側のメモリ部には、独立にアクセス可能なバンクをハッチングを付した偶数バンクと、白抜きの奇数バンクとに分けて表している。各バンクは、例えば前記図１のように２つのアレイにより１つのバンクが構成される。
【００７３】
上記バンク数が３２とされた１つのメモリ部は、各バンクに対応して行デコーダＸＤＥＣと列デコーダＹＤＥＣをそれぞれ独立に持つ、また、バンクの境界部でセンスアンプは両方のバンクに対応したアレイのビット線に共用されるために、前記１交点アレイ従属バンクＤＲＡＭとされる。そして、あるバンクを活性化した後、そのバンクをプリチャージするまでは隣接バンクの活性化を禁止するようにされることよって、動作マージンを確保するものである。
【００７４】
図１８には、この発明に係る従属バンクＤＲＡＭのチップ全体構成図が示されている。バンク数は３２バンクであり、これら３２バンクのメモリ部が全体で４組設けられる。各バンクは行デコーダＸＤＥＣを独立に持つが、列デコーダＹＤＥＣ、アドレスバッファ（ＡＤＢ）、入出力バッファ（ＤＩＢ，ＤＯＢ）は共有化される。他の構成は、前記図１７と同様であるので、その説明を省略する。
【００７５】
図１９には、この発明に係る従属バンクＤＲＡＭの一実施例のブロック図が示されている。この実施例では、センスアンプ列（ＳＡＡ）が隣接バンクと共有している１交点方式が採用される。例えば、ＳＡＡ０／１はバンク０（Ｂank0) とバンク１（Ｂank1）の両方から用いられる。ＸＰＣＫＴＤＥＣは行パケットデコーダ、ＹＰＣＫＴＤＥＣは列パケットデコーダ、Ｄemuxはデマルチプレクサであり、例えば１６ビットの単位で入力された書き込みデータを×８の１２８ビットに変換して書き込み動作を行なわせる。Ｍuxはマルチプレクサであり、例えば１２８ビットのデータを１／８に選択して１６ビットの単位で出力させる。
【００７６】
ＹＣＮＴは、Ｙカウンタであり、列パケットデコーダＹＰＣＫＴＤＥＣから入力された初期アドレスを基にクロックによりＹアドレスを歩進させる。これにより、バーストモードでのメモリアクセスが可能にされる。ＲＥＦＣＮＴは、自動リフレッシュ回路であり、リフレッシュアドレスを生成して上記行パケットデコーダＸＰＣＫＴＤＥＣを介して、各バンクのワード線を順次に選択してメモリセルのリフレッシュ動作を行なわせる。
【００７７】
この発明に係る多バンク構成ＤＲＡＭは、前記のような非選択ワード線、プレートあるいは基板を介したノイズ対策に止まらず、ＤＲＡＭの特徴である高集積化にも充分な配慮が成されているものである。例えば、図２０に示すように１交点アレイを用い、独立バンク構成とした場合には、３つのアレイを用いて１つのバンクを構成することができる。
【００７８】
つまり、１交点アレイでは隣接マット中のビット線を参照ビット線に用いる必要があるため、正規マツトのとなりに参照マツトが必要となる。各バンクの動作を完全に独立化するためには、参照マットも独立化する必要があるため、正規マット（Ｍat0)のとなりの参照マット（ＤＬＭat0、ＤＲＭat0)を含めた最低３マットで１バンクを構成する必要がある。一方、参照マット中のビット線のうち半分はＶＢＬＲへ固定され、センスアンプに接続されないダミービット線となるので、参照マットは半分の面積が無駄になる。したがって、３２バンクのようにバンク数が増えるとダミーマットが増えて、無駄な面積が大幅に増加して、ＤＲＡＭを用いることの意味がなくなってしまう。
【００７９】
これに対して、本願発明では１交点アレイでは前記のような従属バンクＤＲＡＭとし、そのバンクの選択動作を一部制限するという簡単な構成によって、高集積化と動作マージンの確保を行なうようにすることができるものである。本願において、バンクという概念は、シンクロナスＤＲＡＭ等において広く用いられるものであり、それと同様な意味で用いている。
【００８０】
ＤＲＡＭにおいては、記憶キャパシタに電荷が有るか無いかで２値情報の１と０に対応させている。したがって、ワード線を選択すると、ビット線のプリチャージ電荷との電荷結合によって元の蓄積電荷の状態が失われてしまうので、センスアンプによって上記ビット線の読み出し信号を増幅してもとの電荷の状態に戻すというリフレッシュ又はリライト動作を必須とするものである。したがって、ＤＲＡＭにおいては、ワード線の選択動作が常にセンスアンプの動作と密接に関連するものである。このことから、ワード線の選択タイミングあるいはワード線の選択アドレスを独立に設定できるということは、前記バンクという概念を用いなくともＤＲＡＭの動作上は実質的には同じ意義を有するものとなる。
【００８１】
以上説明した本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【００８２】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、メモリアレイ領域を２つ以上間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択タイミングを独立に制御することにより、高集積化と動作の安定化を実現した半導体記憶装置を実現できるとうい効果が得られる。
【００８３】
（２） 上記に加えて、上記メモリアレイ領域を１つ間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択タイミングを一定期間ずれて制御することにより、ワード線の選択タイミングに対応して発生するノイズの影響を無くすことができるから動作の安定化と使い勝手を良くした半導体記憶装置を実現できるとうい効果が得られる。
【００８４】
（３） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【００８５】
（４） 第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、メモリアレイ領域を２つ以上間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択アドレスを独立に制御することにより、高集積化と動作の安定化を実現した半導体記憶装置を実現できるとうい効果が得られる。
【００８６】
（５） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【００８７】
（６） 第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、隣接して設けられた２つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択タイミングを独立に制御することにより、高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を実現できるとうい効果が得られる。
【００８８】
（７） 上記に加えて、上記複数のバンクのうち互いに隣接する２つのバンクに対するそれぞれのワード線選択タイミングを一定期間ずれて制御することにより、ワード線の選択タイミングに対応して発生するノイズの影響を無くすことができるから動作の安定化と使い勝手を良くしたマルチバンク構成の半導体記憶装置を実現できるとうい効果が得られる。
【００８９】
（８） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上２０ＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【００９０】
（９） 第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプが上記各センスアンプ領域内に設け、隣接して設けられた２つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスを独立に設定することにより、高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を実現できるとうい効果が得られる。
【００９１】
（１０） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【００９２】
（１１） 第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、上記１つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち２のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスを独立に設定することにより、高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を実現できるとうい効果が得られる。
【００９３】
（１２） 上記に加えて、１つのバンクを挟んで離れた２つのバンクをセンスアンプによる微小信号増幅期間にはバンクの活性化を禁止することにより、動作の安定化を図りつつ、使い勝手を良くすることができるという効果が得られる。
【００９４】
（１３） 上記に加えて、１つのバンクを挟んで離された２つのバンクは、一方のバンクが活性化された時には、他方のバンクは所定時間遅れて活性化を許可することにより、動作の安定化を図りつつ、使い勝手を良くすることができるという効果が得られる。
【００９５】
（１４） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【００９６】
（１５） 第１方向に沿って配置された複数のメモリアレイ領域とと交互に配置された複数のワード選択領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のワード線と、上記第１方向と直交する第２方向に沿って設けられた複数のビット線と、上記複数のワード線と上記複数のビット線との交差部に対応して設けられた複数のメモリセルを設け、各ワード線選択領域に隣接する両側のメモリアレイ領域のうちの一方に延びるワード線及び他方に延びるワード線のそれぞれに対応してワード線選択回路を上記各ワード線選択領域内に設け、各メモリアレイ領域に対するそれぞれのワード線選択タイミングを独立に制御することにより、高集積化と動作の安定化を実現した半導体記憶装置を実現できるとうい効果が得られる。
【００９７】
（１６） 上記に加えて、上記ワード線選択回路は、上記メモリアレイに設けられるサブワード線を選択するものとし、上記ワード線選択回路に選択信号を伝えるメインワード線を上記第２方向に延長させることにより、メモリアレイ領域に対するそれぞれのワード線選択タイミングを独立に制御することができるという効果が得られる。
【００９８】
（１７） 上記に加えて、上記メモリアレイに設けられるビット線を、相補のビット線対が平行に延長されるものとすることにより、高集積化を図ることができるという効果が得られる。
【００９９】
（１８） 上記に加えて、上記第２方向にも複数のメモリアレイを設け、かかる複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を更に設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプが上記センスアンプ領域内に設けられるようにすることにより、高集積化を図ることができるという効果が得られる。
【０１００】
（１９） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【０１０１】
（２０） 複数の第１ビット線と、複数の第１ワード線と、上記複数の第１ビット線と上記複数の第１ワード線に結合された複数の第１メモリセルを含む第１メモリマットと、複数の第２ビット線と、複数の第２ワード線と、上記複数の第２ビット線と上記複数の第２ワード線との交点に結合された複数の第２メモリセルを含む第２メモリマットと、上記第１メモリマットと上記第２メモリマットとの問の領域に複数センスアンプを設け、上記複数のセンスアンプの各々は、上記複数の第１ビット線のうちの対応する１つと上記複数の第２ビット線のうちの対応する１つに結合し、上記複数の第１メモリセルの各々は、第１及び第２電極を有する第１容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第１ビット線のうちの対応する１つに結合されその他方が上記第１容量の上記第１電極に緯合されたソース−ドレイン経路とを有する第１トランジスタで構成し、上記複数の第２メモリセルの各々は、第３及び第４電極を有する第２容量と、上記複数の第２ワード線のうちの対応する１つに結合されたゲートと、その―方が上記複数の第２ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記第４電極に綜合されたソース−ドレイン径路とを有する第２トランジスタで構成し、上記複数の第１メモリセルの上記第１容量の上記第２電極の各々及び上記複数の第２メモリセルの上記第２容量の上記第４電極の各々は、上記第１メモリマット、上記第２メモリマット及び上記複数のセンスアンプの上に配置された１つの導電層に結合し、上記メモリマットを２つ以上間に挾んで離れた２つのメモリマットに対するそれぞれのワード線選択アドレスを独立に設定することにより、高集積化と動作の安定化を実現した半導体記憶装置を実現できるとうい効果が得られる。
【０１０２】
（２１） 複数の第１ビット線と、複数の第１ワード線と、上記複数の第１ビット線と上記複数の第１ワード線に結合された複数の第１メモリセルを含む第１メモリマットと、複数の第２ビット線と、複数の第２ワード線と、上記複数の第２ビット線と上記複数の第２ワード線との交点に結合された複数の第２メモリセルを含む第２メモリマットと、上記第１メモリマットと上記第２メモリマットとの問の領域に複数センスアンプを設け、上記複数のセンスアンプの各々は、上記複数の第１ビット線のうちの対応する１つと上記複数の第２ビット線のうちの対応する１つに結合し、上記複数の第１メモリセルの各々は、第１及び第２電極を有する第１容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第１ビット線のうちの対応する１つに結合されその他方が上記第１容量の上記第１電極に緯合されたソース−ドレイン経路とを有する第１トランジスタで構成し、上記複数の第２メモリセルの各々は、第３及び第４電極を有する第２容量と、上記複数の第２ワード線のうちの対応する１つに結合されたゲートと、その―方が上記複数の第２ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記第４電極に綜合されたソース−ドレイン径路とを有する第２トランジスタで構成し、上記複数の第１メモリセルの上記第１容量の上記第２電極の各々及び上記複数の第２メモリセルの上記第２容量の上記第４電極の各々は、上記第１メモリマット、上記第２メモリマット及び上記複数のセンスアンプの上に配置された１つの導電層に結合し、隣接して設けられた２つのマットにより１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスを独立に設定することにより、高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を実現できるとうい効果が得られる。
【０１０３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルは、前記のようなダイナミック型メモリセルの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。強誘電体キャパシタは、その誘電体膜に加える電圧の大きさによって、不揮発性モードと前記ダイナミック型メモリセルと同様な揮発性モードの両方に用いるようにするものであってもよい。ダイナミック型ＲＡＭの入出力インターフェイスは、ランバス構成あるいはシンクロナスＤＲＡＭ等に適合可能にするもの、あるいは前記論理回路に搭載されるもの等種々の実施形態を採ることができる。
【０１０４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、メモリアレイ領域を２つ以上間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択タイミング又はアドレスを独立に設定することにより、高集積化と動作の安定化を実現した半導体記憶装置を実現することができる。
【０１０５】
第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、隣接して設けられた２つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスを独立に設定することにより高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】この発明に係るＤＲＡＭの一実施例を示す概略構成図である。
【図２】この発明に係るＤＲＡＭの動作の一例の説明図である。
【図３】この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるデータの入出力経路の一実施例を説明するためのブロック図である。
【図４】この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるデータの入出力経路の他の一実施例を説明するためのブロック図である。
【図５】この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるワード線の選択回路の一実施例を説明するためのブロック図である。
【図６】この発明に係る１交点アレイＤＲＡＭにおけるメモリセルの構造の説明図である。
【図７】この発明に係る１交点アレイ従属バンクＤＲＡＭの動作の一例を説明するための波形図である。
【図８】この発明に係る１交点アレイ従属バンクＤＲＡＭの動作の他の一例を説明するための波形図である。
【図９】１交点アレイでの非選択ワード線ノイズの発生原理の説明図である。
【図１０】１交点アレイでのプレートノイズの発生原理の説明図である。
【図１１】１交点アレイでの基板ノイズの発生原理の説明図である。
【図１２】本発明に係る１交点アレイ従属バンクＤＲＡＭの他の一実施例を示すメモリアレイ構成図である。
【図１３】１交点アレイ従属バンクＤＲＡＭでのバンク選択動作の悪い例を説明するための構成図である。
【図１４】１交点アレイ従属バンクＤＲＡＭでのバンク選択動作の悪い他の例を説明するための構成図である。
【図１５】本発明に係る１交点独立バンクＤＲＡＭの一実施例を示す構成図である。
【図１６】本発明に係る１交点独立バンクＤＲＡＭの一実施例を示すワード線構成図である。
【図１７】この発明が適用された論理混載ＤＲＡＭのチップ構成図である。
【図１８】この発明に係る従属バンクＤＲＡＭのチップ全体構成図である。
【図１９】この発明に係る従属バンクＤＲＡＭの一実施例のブロック図である。
【図２０】この発明に先立って検討された１交点独立バンクＤＲＡＭの構成図である。
【図２１】この発明に先立って検討された２交点独立バンクＤＲＡＭの構成図である。
【符号の説明】
バンク…Ｂank 、ＸＤＥＣ…行デコーダ、ＹＤＥＣ…列デコーダ、ＳＡＡ…センスアンプ列（領域）、ＳＷＤＡ…サブワードドライバ列（領域）、Ａrray…アレイ、Ｍat…マット、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＰＬ…プレート電極、ＭＷＬ…メインワード線、ＷＬ…サブワード線、ＢＬ…ビット線、ＡＣＴ…活性領域、ＳＮ…蓄積ノード、ＣＰ…容量絶縁膜、ＢＬＣＴ…コンタクト部、ＳＮＣＴ…コンタクト部、Ｍ１〜Ｍ３…金属配線層、ＳＵＢ…基板（ウェル領域）、
Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、
ＡＢＤ…アドレスバッファ、ＤＩＢ…データ入力回路、ＤＯＢ…データ出力回路、ＸＰＣＫＴＤＥＣ…Ｘパケットデコーダ、ＹＰＣＫＴＤＥＣ…Ｙパケットデコーダ、ＹＣＮＤ…Ｙカウンタ、ＲＥＦＣＮＴ…リフレッシュ制御回路。Ｄemux…デマルチプレクサ、Ｍux…マルチプレクサ。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、主にワード線とビット線の交点にダイナミック型メモリセルが配置されてなるいわゆる１交点方式のメモリアレイを用い、多数のバンクを備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平４−１３４６９１号公報（以下、先行技術１という）、特開平２−２８９９８８号公報（以下、先行技術２という）、特開平９−２１３０６９号公報（以下、先行技術３という）、特開平４−６６９２９号公報（以下、先行技術４という）、特開平９−２４６４８２号公報（以下、先行技術５という）があることが判明した。先行技術１ないし５の公報においては、ＭＯＳ容量を利用した情報記憶キャパシタを用い、かつオープンビットライン型（１交点方式）のセンスアンプを交互配置するものが開示されている。しかしながら、これらの公報には、いずれにおいても後に説明するような本願発明に係るマルチバンク構成のＤＲＡＭに向けた配慮は何ら開示されていない。
【０００３】
【発明が解決しようとする課題】
ダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）ではコスト低減が望まれている。そのためにはチップサイズの低減が最も効果的である。これまでは微細化を推し進めてメモリセルサイズを縮小してきたが、今後はメモリアレイの動作方式も変えることにより、さらにセルサイズを縮小する必要がある。メモリアレイの動作方式を２交点から１交点に変えることにより、同一のデザインルールを用いて理想的にはセルサイズを７５％低減できる。しかし、１交点方式のメモリアレイは２交点方式のメモリアレイと比較して、ビット線等に乗るアレイノイズが大きいという問題がある。
【０００４】
一方、システム性能向上のため、ランバス（Ｒambus ）ＤＲＡＭやロジック混載ＤＲＡＭにおいては、マルチバンク構成のＤＲＡＭアレイが重要となってきている。１交点アレイのマルチバンクのＤＲＡＭを構成した場合、上記のように１交点方式のメモリアレイは２交点方式のメモリアレイと比較してビット線等に乗るアレイノイズが大きいという問題があり、隣接したマット間のノイズの干渉がマルチバンク構成では大きな問題となることが判明した。加えて、１交点でセンスアンプを交互配置した場合に生ずる端マットによるチップ面積の増加も問題であり、マルチバンク構成のＤＲＡＭに向けたこれらの問題の解決法を検討する中で発明が生まれるに至った。
【０００５】
この発明の目的は、高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を提供することにある。この発明の他の目的は、高集積化と動作の安定化を図りつつ、使い勝手のよい半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、メモリアレイ領域を２つ以上間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択タイミング又はアドレスを独立に設定する。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、隣接して設けられた２つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスを独立に設定する。
【０００８】
【発明の実施の形態】
図１には、この発明に係るＤＲＡＭの一実施例の概略構成図が示されている。図１（ａ）には、マットとバンクの関係を示すレイアウトが例示的に示され、図１（ｂ）は１つのバンクのマット構成が例示的に示されている。図１（ａ）において、メモリアレイに接する部分には、行デコーダＸＤＥＣと列デコーダＹＤＥＣとが設けられる。行デコーダＸＤＥＣは、それに対応したメモリアレイを貫通するように延長されるメインワード線ＭＷＬの選択信号を形成する。
【０００９】
上記行デコーダＸＤＥＣには、サブワード選択用のサブワード選択線のドライバも設けられ、上記メインワード線と平行に延長されてサブワード選択線の選択信号が伝えられる。列デコーダＹＤＥＣは、それに対応したメモリアレイを貫通するように延長されたカラム選択線ＹＳを通してセンスアンプ列ＳＡＡに設けられたカラム選択スイッチに選択信号を供給する。
【００１０】
上記メモリアレイは、複数からなるアレイ（Ａrray) 又はマット（Ｍat) に分割される。同図の例では、上記メインワード線ＭＷＬ方向には４つに分割され、上記カラム選択線ＹＳ方向には１０分割される。上記１つのアレイは、センスアンプ領域（又はセンスアンプ列）ＳＡＡ、サブワードドライバ領域（又はサブワードドライバ列）ＳＷＤＡに囲まれて形成される。上記センスアンプ領域ＳＡＡと上記サブワードドライバ領域ＳＷＤＡとの交差部は、交差領域（クロスエリア）とされる。
【００１１】
上記センスアンプ領域ＳＡＡに設けられるセンスアンプＳＡは、ＣＭＯＳ構成のラッチ回路により構成され、かかるセンスアンプＳＡを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる１交点方式とされる。１つのアレイは、特に制限されないが、サブワード線が５１２本と、それと直交する相補ビット線の一方（又はデータ線）は１０２４本とされる。したがって、上記のような１つのアレイでは、約５１２Ｋビットのような記憶容量を持つようにされる。
【００１２】
図１（ｂ）において、ビット線ＢＬとワード線ＷＬの全ての交点にＭＯＳトランジスタとセル容量からなるメモリセルが接続されている。ビット線ＢＬにはセンスアンプＳＡ、ワード線ＷＬにはサブワードドライバＳＷＤが接続される。サブワードドライバＳＷＤとセンスアンプＳＡで囲まれるアレイ（Ａrray）領域内にはメモリセルがアレイ状に配置される。
【００１３】
上記センスアンプＳＡはアレイ領域（Ａrray）に対して交互配置されており、例示的に示されているマット（Ｍat）２内のビット線ＢＬに注目すると左右のセンスアンプＳＡに交互に接続されている。ここではビット線ＢＬの１本おきに左右のセンスアンプＳＡに接続される場合を示したが、ビット線ＢＬの２本おきに左右のセンスアンプＳＡに接続されてもよい。
【００１４】
行デコーダ（ＸＤＥＣ）から出力されるメインワード線ＭＷＬはワード線ＷＬと同方向に配線され、サブワードドライバ列ＳＷＤＡにメインワード選択信号を入力する。列デコーダ（ＹＤＥＣ）から出力されるカラム（列）選択線ＹＳはビット線ＢＬと同方向に配線され、センスアンプ列ＳＡＡに設けられるカラムスイッチに列選択線を入力する。この実施例では、センスアンプＳＡとサブワードドライバＳＷＤにより囲まれた領域をアレイ（Ａrray）といい、ワード線方向にならんだ複数のアレイをマットと呼ぶことにする。
【００１５】
この発明に係る１交点アレイ従属バンクＤＲＡＭでは、上記のように隣接した２つのマットで１つのバンクを構成する。例えば、バンク１はマット２、３から構成される。そして、あるバンクを活性化した後、そのバンクをプリチャージするまでは隣接バンクの活性化を禁止するようにされる。バンクの境界ではセンスアンプが左右のバンクから共用されているため従属バンク構成となる。また、最も外側には参照ビット線ＢＬが設けられるダミーマットＤＭat0 とＤＭat1 が配置される。
【００１６】
図１（ａ）において、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、ビット線方向に４本からなるサブワード線を配置させる。メインワード線方向には４本に分割され、及びビット線方向に対して上記４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが上記行デコーダＸＤＥＣに配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向（サブワードドライバ列ＳＷＤＡ）に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１７】
上記２つのアレイＡrray（Ｍat2 とＭat3)の間に設けられたセンスアンプ列ＳＡＡ３のセンスアンプＳＡは、上記２つのアレイ（Ｍat2 とＭat3)の両側に延長するような一対のビット線に接続される。これらのセンスアンプＳＡは、上記センスアンプ列ＳＡＡにおいて、２つのビット線毎に１つのセンスアンプＳＡが配置される。したがって、上記アレイ（Ｍat2 とＭat3)の間に設けられたセンスアンプ列ＳＡＡには、前記のようにビット線ＢＬが１０２４本ある場合には、その半分の５１２個のセンスアンプＳＡが設けられる。
【００１８】
そして、アレイ（Ｍat2)において、残りの５１２本のビット線は、アレイ（Ｍat2)と図示しないアレイ（Ｍat1)との間に設けられたセンスアンプ列ＳＡＡに設けられたセンスアンプＳＡに接続される。アレイ（Ｍat3)において、残り５１２本のビット線は、アレイ（Ｍat3)と図示しないアレイ（Ｍat4)との間に設けられたセンスアンプ列ＳＡＡに設けられたセンスアンプＳＡに接続される。このようなセンスアンプＳＡのビット線方向の両側の分散配置によって、２本分のビット線に対して１つのセンスアンプを形成すればよいから、センスアンプＳＡとビット線ＢＬのピッチを合わせて高密度にサブアレイ及びセンスアンプ列を形成することができる。
【００１９】
このことは、サブワードドライバＳＷＤにおいても同様である。１つのアレイＡrrayに設けられた５１２本のサブワード線ＷＬは、２５６本ずつに分けられてアレイＡrrayの両側に配置されたサブワードドライバ列ＳＷＤＡの２５６個のサブワードドライバＳＷＤに接続される。この実施例では、２本のサブワード線ＷＬを１組として、２個ずつのサブワードドライバＳＷＤが分散配置される。つまり、２本のサブワード線を１組として、２つのサブワードドライバＳＷＤがアレイＡrrayの一端側（図の上側）に配置され、それと隣接する上記同様の２本のサブワード線を１組として、２つのサブワードトライバＳＷＤがアレイＡrrayの他端側（図の下側）に配置される。
【００２０】
上記サブワードドライバＳＷＤは、図示しないが、それが形成されるサブワードドライバ列ＳＷＤＡを挟んで両側に設けられるサブアレイのサブワード線の選択信号を形成する。これにより、メモリセルの配列ピッチに合わせて形成されたサブワード線に対応して、サブワードドライバＳＷＤを効率よく分散配置させるとともに、サブワードドライバＳＷＤから遠端部のメモリセルまでの距離が短くなってサブワード線ＷＬによるメモリセルの選択動作を高速に行なうようにすることができる。
【００２１】
特に制限されないが、上記各メモリセルが形成されるアレイＡrrayにおいて、記憶キャパシタの上部電極（プレート電極）はアレイ内の全てのメモリセルＭＣで共通に形成されて平面状の電極とされる。かかるプレート電極への給電は、ビット線ＢＬの延長方向に配線された電源配線より接続部を介して、サブワードドライバ列ＳＷＤＡとアレイとの境界で行うようにされる。そして、アレイ間のプレート電極は、センスアンプ列の隙間を利用して、プレート電極と同じ電極材料により相互に接続される。
【００２２】
つまり、アレイにそれぞれ形成される上記のようなプレート電極を、プレート層自体を用いた配線で互いに接続する。しかも、この配線をセンスアンプ列ＳＡＡを貫通させるよう多数設けて、２つのプレート電極の間の抵抗を大幅に下げるようにするものである。これによって、上記アレイ相互のビット線ＢＬ間に選択されたメモリセルＭＣから読み出された微小信号をセンスアンプＳＡによって増幅する際にプレート電極に生ずる互いに逆相になるノイズを高速に打ち消すことが可能になり、プレート電極に生ずるノイズを大幅に低減させることが可能になる。
【００２３】
図２には、この発明に係るＤＲＡＭの動作の一例の説明図が示されている。同図においては、連続して２つのバンクが活性化されたときの動作を示されている。この実施例では、前記のようにあるバンクを活性化した後、そのバンクをプリチャージするまでは隣接バンクの活性化を禁止するようにされる。したがって、例えばバンク（Ｂank)１のうちの右側のマット中のワード線ＷＬ３が活性化された後、バンク３（Ｂank)のうちの左側のマット中のワード線ＷＬ６が活性化される時が、最も近接したマットが続けて活性化される例である。
【００２４】
最初に増幅されるバンク１における右側マットのビット線ＢＬ４Ｔはバンク２中の左側マットのビット線ＢＬ４Ｂを参照用ビット線ＢＬとして用い、後に増幅されるバンク３の左側マットのビット線ＢＬ６Ｔは上記バンク２中の右側マットのビット線ＢＬ６Ｂを参照用ビット線ＢＬに用いる。上記バンク２に属する左側マットの参照用として用いられるビット線ＢＬ４Ｂと、上記バンク２に属する右側マットの参照用として用いられるビット線ＢＬ６Ｂは上記のように左右異なるマットに存在しているため、ビット線ＢＬ４Ｂの増幅により、基板ＳＵＢ４にノイズが加わつても、ビット線ＢＬ６Ｂにはノイズが戻らない。
【００２５】
ここで、上記１交点アレイでのノイズの発生原理について説明する。図９には非選択ワード線ノイズの発生原理の説明図が示されている。図９（ａ）において、ワーストケースとして選択マット（ワード線が選択される）のビット線が１本を除いて全てロウレベル（Ｌ）に増幅され、反対側のマット（ワード線は非選択となりビット線は参照用に用いられる）のビット線が１本を除いて全てハイレベル（Ｈ）に増幅される。このとき、選択マット中の１本だけハイレベル（Ｈ）の信号が出ているビット線が、非選択ワード線からノイズを受け、誤つて増幅される危険がある。
【００２６】
一例としてセンスアンプＳＡの左側マットのワード線ＷＬ０が活性化され、ビット線ＢＬ１Ｔにのみハイレベル（Ｈ）の信号がでてきて、その他のビット線ＢＬ０Ｔ、ＢＬ２Ｔ等にはロウレベル（Ｌ）の信号が読み出される場合を考える。さらにメモリセルのリーク等の理由により、ビット線ＢＬ１Ｔに生ずるハイレベル（Ｈ）のメモリセルからの電荷分散による信号が少ないとする。センスアンプＳＡ０〜ＳＡ３を活性化すると、信号が大きくでてきているビット線対ＢＬ０Ｔ／Ｂ、ＢＬ２Ｔ／Ｂ等は早く増幅される。一方、信号が少ないビット線対ＢＬ１Ｔ／Ｂは増幅が遅くなる。
【００２７】
このとき、選択マットのワード線ＷＬ１には上記一斉にロウレベルに変化するビット線ＢＬ０Ｔ，ＢＬ２Ｔとの寄生容量ＣＢＬＷＬによってビット線ＢＬ１Ｔの電位を下げるようなノイズＮoiseが発生し、逆に非選択マットのワード線ＷＬ２には上記一斉にハイレベルに変化するビット線ＢＬ０Ｂ，ＢＬ２Ｂからの上記ような寄生容量によるカップリングによってビット線ＢＬ１Ｂの電位を上げるようなノイズＮoiseが発生し、上記メモリセルから読み出されたビット線ＢＬ１ＴとＢＬ１Ｂの電位差を逆転させるようになると、センスアンプＳＡ１はそれを増幅してしまうので誤動作してしまう。
【００２８】
上記のような１交点方式のメモリアレイではメモリセルに蓄積されている信号電荷量が減少してきたときに、情報が誤って読み出される危険性が高い。このことは、リフレッシュ特性の劣化につながり、ＤＲＡＭの歩留まりを大きく低下させる原因となる。
【００２９】
以上では、非選択ワード線に生じるノイズを例にとったが、同様のメカニズムのノイズが、図１０に示すようなプレートＰＬとの寄生容量ＣＢＬＳＮ、及び図１１に示すような基板ＳＵＢとの寄生容量ＣＢＬＳＵＢによるカップリングによって生ずる。これらのノイズにより、読み出し時のビット線上の信号量が減少し、メモリアレイの読み出しマージンを劣化させるのである。
【００３０】
このようなノイズ発生のメカニズムは、センスアンプを挟んだ２つのメモリマット内において発生するものであり、前記図１及び図２のような実施例では、バンク２のセンスアンプＳＡ５は活性化されず、それに対応した２つのマットに設けられるビット線は、他のバンク１と３の選択ビット線の信号をセンスするための参照用としてのみ用いられるだけである。したがって、上記バンク１とバンク３との間には、上記のようなノイズ経路が問題にならない。これにより、この発明に係る１交点アレイ従属バンクＤＲＡＭでは信号の減少が起こらず、読み出しマージンが拡大され、安定動作が可能になる。なお、図２では示されていないが、バンク１がプリチャージされた後、すぐにバンク３が活性化される場合も同様に、バンク３のビット線ＢＬ６Ｂにはノイズが加わらないため読み出しマージンが拡大される。
【００３１】
図３には、この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるデータの入出力経路の一実施例を説明するためのブロック図が示されている。この実施例では、アレイＡrrayに設けられる複数のビット線は、２本ずつが２個のセンスアンプＳＡに設けられ、かかるアレイＡrrayの左右に交互に振り分けられて設けられる。センスアンプＳＡは、１つの回路が代表として例示的に示されている。
【００３２】
センスアンプＳＡは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。
【００３３】
上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴＱ３とＱ４が接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、かかるセンスアンプ領域に分散して配置されたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ３により接地電位供給線ＶＳＳが与えられる。上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、Ｎチャンネル型のパワーＭＯＳＦＥＴＱ4 が設けられて動作電圧ＶＤＬが与えられる。
【００３４】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ３とＱ４のゲートには、センスアンプ活性化信号ＳＡＮとＳＡＰが供給される。特に制限されないが、ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、上記電源電圧ＶＤＬに対してＭＯＳＦＥＴＱ４のしきい値電圧以上に昇圧されたものであり、上記Ｎチャンネル型ＭＯＳＦＥＴＱ４を十分にオン状態にして、その共通ソース線ＣＳＰの電位を上記動作電圧ＶＤＬにすることができる。
【００３５】
上記センスアンプＳＡの入出力ノードには、相補ビット線ＢＬ０ＴとＢＬ０Ｂを短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬ０ＴとＢＬ０Ｂにハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビット線イコライズ）信号ＰＣが供給される。このプリチャージ信号ＰＣを形成するドライバ回路は、図示しないが、前記図２に示したクロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、バンクアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００３６】
センスアンプＳＡの一対の入出力ノードは、相補ビット線ＢＬ０Ｔ，ＢＬ０Ｂに接続されることの他、ＭＯＳＦＥＴＱ１とＱ２からなるカラム（Ｙ）スイッチ回路を介してセンスアンプ列に沿って延長されるローカル（サブ）入出力線ＳＩＯに接続される。上記ＭＯＳＦＥＴＱ１とＱ２のゲートは、カラム選択線ＹＳに接続され、かかるカラム選択線ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプＳＡの入出力ノードとローカル入出力線ＳＩＯを接続させる。
【００３７】
これにより、センスアンプＳＡの入出力ノードは、それを挟んで設けられる２つのアレイのうち、選択されたアレイのワード線との交点に接続されたメモリセルの記憶電荷に対応して変化するビット線のハーフプリチャージ電圧に対する微小な電圧変化を、非選択とされたアレイ側のビット線のハーフプリチャージ電圧を参照電圧として増幅し、上記カラム選択線ＹＳにより選択されたものが、上記カラムスイッチ回路（Ｑ１とＱ２）等を通してローカル入出力線ＳＩＯに伝えられる。
【００３８】
メインワード線の延長方向に並ぶセンスアンプ列上を上記ローカル入出力線ＳＩＯが延長され、サブ増幅回路（ＳubＡＭＰ）を介して増幅せされた信号がそれと直交する方向、つまりカラム選択線ＹＳ方向に延長されるメイン入出力線ＭＩＯを通して、列デコーダ部に設けられたメインアンプに伝えられて、アレイの分割数に対応して複数ビット単位でパラレルに出力される。このような入出力線構成は１マットから読み出すデータが４ビット程度で、ＹＳの本数が多いときに適した方式である。上記ＳＩＯとＭＩＯの間はサブアンプでなく、単なるスイッチで接続されようにしてもよい。
【００３９】
図４には、この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるデータの入出力経路の他の一実施例を説明するためのブロック図が示されている。この実施例では、カラム選択線ＹＳをワード線方向に配線し、センスアンプＳＡのデータをビット線方向に配線されたメイン入出力線ＭＩＯに直接読み出している。これはメイン入出力線ＭＩＯの本数が多く、例えば１２８ビット程度の多ビットのデータを一度に上記メイン入出力線ＭＩＯへ読み出す場合に適した回路構成である。
【００４０】
図５には、この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるワード線の選択回路の一実施例を説明するためのブロック図が示されている。この実施例では、アレイＡrrayに設けられる複数のワード線は、２本ずつが２個のサブワードドライバに設けられ、かかるアレイＡrrayの上下に交互に振り分けられて設けられる。サブワードドライバＳＷＤは、上記２個の回路ＳＷＤ１とＳＷＤ２が代表として例示的に示されている。
【００４１】
１つのサブワードドライバＳＷＤ０は、Ｎチャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯＳＦＥＴＱ１３からなるＣＭＯＳインバータ回路と、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２に並列に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１４から構成される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２とＱ１４のソースは、サブワード線の非選択レベルＶＳＳ（０Ｖ）に対応した電源供給線ＶＳＳＷＬに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ１３が形成されるＮウェル領域（基板）に昇圧電圧を供給する電源供給線ＶＰＰが設けられる。
【００４２】
上記サブワードドライバＳＷＤ０のＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴＱ１２とＱ１３のゲートには、残りのサブワードドライバの同様なＭＯＳＦＥＴのゲートと共通にメインワード線ＭＷＬに接続される。そして、上記ＣＭＯＳインバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１３のソースは、それに対応するサブワード選択線ＦＸ０に接続され、上記サブワードドライバＳＷＤ１に設けられたＭＯＳＦＥＴＱ１４のゲートには、サブワード選択線ＦＸ０Ｂが供給される。残りのサブワードドライバＳＷＤ１には、上記サブワード選択線ＦＸ１とＦＸ１Ｂにそれぞれ接続される。
【００４３】
サブワード線ＷＬ０が選択されるときは、メインワード線ＭＷＬがロウレベルにされる。そして、上記サブワード線ＷＬ０に対応したサブワード選択線ＦＸ０が昇圧電圧ＶＰＰのようなハイレベルにされる。これにより、サブワードドライバＳＷＤ０のＰチャンネル型ＭＯＳＦＥＴＱ１３がオン状態となって、サブワード選択線ＦＸ０の選択レベルＶＰＰをサブワード線ＷＬ０に伝える。このとき、サブワードドライバＳＷＤ０において、サブワード選択線ＦＸ０ＢのロウレベルによりＭＯＳＦＥＴＱ１４はオフ状態になっている。
【００４４】
上記メインワード線ＭＷＬがロウレベルの選択状態にされた他のサブワードドライバＳＤＷ１においては、Ｐチャンネル型ＭＯＳＦＥＴがオン状態になるが、サブワード線選択線ＦＸ１Ｂのハイレベルにより、Ｎチャンネル型ＭＯＳＦＥＴがオン状態となって、サブワード線ＷＬ１を非選択レベルＶＳＳにする。メインワード線ＭＷＬがハイレベルにされる非選択のサブワードドライバでは、かかるメインワード線ＭＷＬのハイレベルによって、上記ＣＭＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴがオン状態となって、各サブワード線を非選択レベルＶＳＳにするものである。
【００４５】
このように３個のＭＯＳＦＥＴにより、２つのアレイに対応した一対のサブワード線を選択するので、前記１交点方式のアレイ（マット）に設けられる高密度で配置されるサブワード線ＷＬのピッチに合わせてサブワードドドライバを形成することができ、２交点方式と同一のデザインルールを用いて理想的にはセルサイズを７５％低減できる１交点方式に適合させたサブワードドライバの配置が可能になる。
【００４６】
上記のように２本のサブワード線ＷＬ毎に、アレイの両側に２個ずつの組み合わせでサブワードドライバを分散配置した場合、２つのサブワードドライバを構成するＰチャンネル型ＭＯＳＦＥＴを同一のＮ型ウェル領域に形成でき、Ｎチャンネル型ＭＯＳＦＥＴを同一のＰ型ウェル領域に形成することができるものとなり、結果としてサブワードドライバの高集積化を可能にするものである。このことは、前記のようなセンスアンプにおいても同様に２本のビット線ＢＬ毎にアレイの両側に２個ずつの組み合わせで分散配置するものである。
【００４７】
図６には、この発明に係る１交点アレイＤＲＡＭにおけるメモリセルの構造が示されている。図６（ａ）のレイアウトにおけるＡ−Ａ’部分の断面図を図６（ｂ）に示している。１交点アレイではビット線ＢＬとワード線ＷＬの全ての交点にＭＯＳトランジスタとセル容量からなるメモリセルが接続されている。ＡＣＴはＭＯＳトランジスタの活性領域、ＳＮはセル容量の下部電極、ＳＮＣＴはＳＮとＡＣＴを接続するコンタクト、ＢＬＣＴはＢＬとＡＣＴを接続するコンタクト、ＣＰは容量絶縁膜を示す。セル容量の上部電極プレートＰＬはマット内の全てのメモリセルで共通に接続され、平面状に配置される。ＭＯＳトランジスタの基板ＳＵＢも同様にマット内で共通に接続されている。プレートの上部には２層の金属配線Ｍ２、Ｍ３が配線される。この例ではＭ２をワード線方向に配線してメインワード線（ＭＷＬ）に用い、Ｍ３をビット線方向に配線して列選択線（ＹＳ）に用いている場合を示す。
【００４８】
メモリセルはＣＯＢ（Capacitor over Bitline）構造を用いている。すなわち、蓄積ノードＳＮをビット線ＢＬ上部に設ける。このことによって、プレート電極ＰＬはアレイ中でビット線ＢＬと上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されることなく、１枚の平面状に形成することができるため、プレート電極ＰＬの抵抗を低減することが可能である。この実施例とは逆にＣＵＢ（Capacitor under Bitline)構造を採用した場合には、ビット線ＢＬがプレート電極ＰＬの上に存在することになる。この構成ではアレイ中でプレート電極ＰＬに孔をあけて、ビット線ＢＬとアドレス選択ＭＯＳＦＥＴのソース，ドレインとを接続するために、かかる接続部ＢＬＣＴを活性化領域ＡＣＴへ落とす必要がある。
【００４９】
プレート電極ＰＬをＰＬ（Ｄ）とＰＬ（Ｕ）のような積層構造とし、かかるプレート電極ＰＬのシート抵抗値を下げるようにしてもよい。一例として、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積ノード）ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、記憶キャパシタＣＳの容量を高めることができる。Ｒｕは従来用いられていたポリＳｉに比べるとシート抵抗値が低いため、プレート電極ＰＬの抵抗値を下げることが出来る。
【００５０】
さらに、この構造にプレート電極ＰＬ（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗値をさらに下げることができる。このようにして、プレート電極ＰＬ自体の抵抗値を下げると、プレート電極ＰＬにのったノイズが打ち消される速度が高速化され、プレート電極ＰＬノイズが低減される。また、プレート電極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合も上記と同様の効果が得られる。
【００５１】
上記のようなメモリセルの構造では、図６（ａ）から明らかなようにビット線ＢＬに隣接して蓄積ノードＳＮとＭＯＳＦＥＴのソース，ドレイン拡散層とを接続する接続部ＳＮＣＴが設けられる。つまり、断面の縦方向においてメモリセルの蓄積ノードとビット線ＢＬとの間において寄生容量が存在するものとなる。この寄生容量は、前記図１０の寄生容量ＣＢＬＳＮを構成するので、この発明のようなプレート電極ＰＬをそれ自身を利用した配線によって相互に接続し、上記のように隣接した２つのマットで１つのバンクを構成し、かつあるバンクを活性化した後、そのバンクをプリチャージするまでは隣接バンクの活性化を禁止することが有益なものとなる。
【００５２】
図７には、この発明に係る１交点アレイ従属バンクＤＲＡＭの動作の一例を説明するための波形図が示されている。アドレスＡＤＤ端子からバンク（Ｂank)０に対するバンクアドレス、行（ＲＯＷ) ａに対する行アドレスが入力され、活性化コマンドＡＣＴが入力される。バンク０ではプリチャージ信号ＰＣが非活性化され、ビット線ＢＬのプリチャージが終了し、ワード線ＷＬａが活性化される。そしてビット線ＢＬＴ／Ｂにメモリセルからの微小信号が発生した後、センスアンプ起動信号ＳＡＮ／Ｐを駆動してセンスアンプＳＡでの増幅を開始する。この状態でバンク０のセンスアンプＳＡにはワード線ＷＬａの情報が保持される。
【００５３】
マルチバンクＤＲＡＭではバンク０に情報を保持した状態で、バンク２も活性化できる。先程と同様にして、アドレスＡＤＤ端子からバンク（Ｂank)２に対するバンクアドレス、行（ＲＯＷ) ｂに対する行アドレスが入力され、活性化コマンドＡＣＴが入力されと、ワード線、センスアンプが活性化され、Ｂank2のセンスアンプにはワード線ＷＬｂの情報が保持される。
【００５４】
この状態から、バンク０、バンク２のセンスアンプＳＡ中のデータを短時間で読み出すことが可能である。つまりバンク（Ｂank)０、列（ＣＯＬ）ｘに対して読み出しコマンドＲＥＡＤが入力されるとＹＳｘが活性化され、バンク０のセンスアンプＳＡからメイン入出力線ＭＩＯＴ／Ｂを介して、バンク（Ｂank)０、行ａ、列ｘのデータが入出力端子ＤＱへ読み出される。同様に、バンク（Ｂank)２、列（ＣＯＬ）ｙに対して読み出しコマンドＲＥＡＤが入力されるとＹＳｙが活性化され、バンク２のセンスアンプＳＡからメイン入出力線ＭＩＯを介して、バンク（Ｂank)２、行ｂ、列ｙのデータが入出力端子ＤＱへ読み出される。多バンク構成ＤＲＡＭでは、前記のように複数のバンクをアクティブにして置くことにより、センスアンプを記憶回路（メモリセル）とするようなスタティック型ＲＡＭと同様な高速読み出しが可能になるものである。
【００５５】
図８には、この発明に係る１交点アレイ従属バンクＤＲＡＭの動作の他の一例を説明するための波形図が示されている。前記図７では行アドレスと列アドレスが時間を分けて入力される場合を示したが、これらを同時に入力することもできる。つまり、同図のように最初のＡＣＴコマンド入力時にアドレスＡＤＤ端子からバンク（Ｂank)０に対するバンクアドレス、行（ＲＯＷ) ａに対する行アドレスと列アドレスＣＯＬｘを入力しており、次のＡＣＴコマンド入力時にアドレスＡＤＤ端子からバンク（Ｂank)２に対するバンクアドレス、行（ＲＯＷ) ｂに対する行アドレスと列アドレスＣＯＬｙを入力している。上記一つのコマンドでそれぞれ出力データを読み出している。
【００５６】
この実施例では、上記バンク（Ｂank)０のデータがデータ端子ＤＱから出力されるとすぐにバンク０のビット線をプリチャージしている。このようにしておくと、バンク０にａ以外の行アドレスが続けて入力される場合に、上記プリチャージを終了させて別の行アドレスに対応したワード線の選択ができるからアクセスを早くすることが出来る。先ほどと同様に、マルチバンク構成なのでバンク０とバンク２で同時にセンスアンプ中にデータを保持しておくことが出来る。
【００５７】
図１２には、本発明に係る１交点アレイ従属バンクＤＲＡＭの他の一実施例のメモリアレイ構成図が示されている。この実施例は、前記図１の実施例と異なる点は、１マットを１バンクに割り当てる点のみが異なる。この場合でも、連続するバンクのアクセスにルールを設けることでノイズによる信号減少を抑制することができる。その第一の構成はあるバンクを活性化した場合、そのバンクをプリチャージするまでは隣接およびその外側バンクの活性化を禁止することである。このようにすると、連続して活性化されるバンクの間には少なくとも２個のマット（バンク）が入る。これにより、前記図２で示したのと同様に、連続して活性化される参照ビット線ＢＬが異なるマットに存在することとなるため、後に活性化される参照ビット線ＢＬにノイズが加わらず、読み出しマージンを拡大することができる。
【００５８】
第二の構成はあるバンクを活性化した後、そのバンクをプリチャージするまでは隣接バンクの活性化を禁止し、なおかつ、あるバンクを活性化またはプリチャージをした後、一定の期間は隣接及びさらに１つ外側のバンクの活性化を禁止するようなスペック化を行うことである。あるマットを活性化した後、それによって隣接マットに生ずる非選択ワード線ＷＬ、プレートＰＬ、基板ＳＵＢに生ずるノイズが減衰するのを待つてから、さらにその一つ隣のマットの活性化を行うと、ノイズによる信号減少を抑制でき読み出しマージンを拡大することができる。
【００５９】
この実施例において、上記のような第一あるいは第二の構成に違反して、バンク（Ｂank)１を活性化中に、１つのバンク２を挟んで隣接するバンク３を活性化すると次のような問題が生じる。図１３には、その動作を説明するための構成図が示されている。図１３において、バンク（Ｂank)１に活性化コマンドＡＣＴが入力され、それに対応したワード線ＷＬ１を活性化したあと、かかるバンク１の両側に設けられたセンスアンプＳＡ１とＳＡ２を起動する。
【００６０】
ワーストケースとして、バンク（Ｂank)１のビット線ＢＬ１，ＢＬ２Ｔ等は全てハイレベル（Ｈ）のデータを読み出したとする。 ビット線ＢＬ２Ｔに対応した参照ビツト線ＢＬ２Ｂをはじめとするバンク（Ｂank)２中の参照ビット線ＢＬの半分は接地電位ＶＳＳ向かって増幅されるので、バンク（Ｂank)２の基板ＳＵＢ２、ワード線、プレートＰＬには負のノイズが生ずる。同図では基板ＳＵＢのみ示している。このノイズが減衰しないうちに、バンク（Ｂank)３に対してコマンドが入力されると、センスアンプＳＡ３、ＳＡ４のプリチャージＰＣ３、４が切れる。
【００６１】
すると、バンク３のビット線ＢＬ３Ｔに対応したバンク２の参照ビット線ＢＬ３Ｂはマット２の基板ＳＵＢ２、ワード線ＷＬ、プレートＰＬからノイズを受け、ハーフプリチャージ電位であるべき電位が上昇する。この状態でバンク３のワード線ＷＬ３が活性化され、ビット線ＢＬ３Ｔに高レベルの信号が読み出されても、上記参照ビット線線ＢＬ３Ｂのハーフプリチャージ電位がノイズによって高くなって、相対的に信号量が減少し、誤つて上記ビット線ＢＬ対の電位関係が反転してしまう。
【００６２】
また、バンク（Ｂank)１をプリチャージしたあとに，すぐにバンク（Ｂank)３を活性化する場合にも同様の信号量減少が生ずる。この問題を図１４を用いて説明する。バンク（Ｂank)１の前サイクルでのビット線全てロウレベル（Ｌ）の読み出しだったと仮定すると、バンク（Ｂank)２中の参照ビット線（ＢＬ２Ｂ等）は全て高レベル電位ＶＤＬに増幅されている。上記バンク（Ｂank)１がプリチヤージコマンドＰＲＥによりプリチャージされると、ビット線ＢＬのロウレベルが一斉に参照電位ＶＢＬＲへ戻るため、バンク（Ｂank)２の基板ＳＵＢ２には負のノイズが発生する。
【００６３】
続いて、バンク（Ｂank)３を活性化するために、ＳＡ３のプリチヤージが切れると、ビット線ＢＬ３Ｔの参照ビット線ＢＬ３Ｂはマット２の基板ＳＵＢ２、ワード線、プレートＰＬからノイズを受けて電位が上昇する。この状態でバンク３のワード線ＷＬ３が活性化され、ビット線ＢＬ３Ｔに高レベルの信号が読み出されると、相対的に信号量が減少し、誤つてＢＬ対の電位関係が反転してしまう。
【００６４】
また、バンク１がプリチャージされた後は隣接するバンク２の活性化が可能となるが、図１４に示すように、あるマットがプリチャージされると、その隣接マットにもノイズが生ずる。したがつて、前記図１のように２マットを１バンクに割り当てた場合でも、バンク１のプリチャージ後、すぐにバンク１やバンク２の活性化を行うと、バンク２の読み出し時に信号が滅少してしまう。そこで、バンク１のプリチャージによりバンク１やバンク２の非選択ワード線ＷＬ、プレートＰＬ、基板ＳＵＢに生ずるノイズが減衰する一定期間待つてから活性化するようにスペック化を行うと、ノイズによる信号減少を抑制でき、読み出しマージンが拡大される。
【００６５】
つまり、前記図１の２マットで１バンクを構成する場合、及び１マットで１バンクを構成する場合において、前記のように非選択ワード線ＷＬ、プレートＰＬ、基板ＳＵＢに生ずるノイズが減衰する一定期間をおいて隣接マットを活性化するような条件を加えるようにすることにより、ノイズによる信号減少を抑制でき、読み出しマージンが拡大することができる。
【００６６】
図１５には、本発明に係る１交点独立バンクＤＲＡＭの一実施例の構成図が示されている。この実施例では、行デコーダ（ＸＤＥＣ）から出力されるメインワード線ＭＷＬがビット線ＢＬと同方向に配線され、サブワードドライバ列ＳＷＤＡに入力する点に特徴がある。列デコーダ（ＹＤＥＣ）から出力されるカラム選択線（ＹＳ）はビット線ＢＬと同方向に配線され、センスアンプ列ＳＡＡに入力する。
【００６７】
この実施例でも、センスアンプ列ＳＡＡとサブワードドライバ列ＳＷＤＡにより囲まれた領域をアレイ（Ａrray）と呼ぶことにする。この実施例の１交点独立バンクＤＲＡＭではビット線ＢＬ方向に並んだ横１列のアレイ（Ａrray）で１つのバンクを構成する。バンクの境界にはＳＷＤＡを２列配置する。
【００６８】
１本のメインワード線ＭＷＬは少なくとも１個のアレイ間においてサブワードドライバ列ＳＷＤＡに入力し、すくなくとも間に１個以上のアレイをはさんでセンスアンプＳＡを活性化する。このようにすると、各バンクはセンスアンプＳＡ、サブワードドライバＳＷＤを独立に持つことが出来るので、ワード線ＷＬの活性化、センスアンプＳＡの情報保持を完全に独立に行うことが出来る。さらに、参照用のビット線ＢＬ専用のダミーマツトＤＭatは最も外側のマットのみに必要となるので、チップ面積を低減できる。
【００６９】
図１６には、本発明に係る１交点独立バンクＤＲＡＭの一実施例のワード線構成図が示されている。前記図５の実施例と異なる点は、アレイ（Ａrray）の境界でサブワードドライバ列ＳＷＤＡが２列あること、各サブワードドライバＳＷＤは片側のアレイ（Ａrray）のワード線ＷＬのみを駆動すること、メインワード線ＭＷＬがビット線ＢＬ方向に配線されることである。つまり、アレイ毎にバンクが構成され、アレイ毎にサブワードドライバＳＷＤが設けられることにより、隣接するアレイ（バンク）を独立にアクセスすることができる。言い換えるならば、互いに隣接するバンク０のワード線とバンク１のワード線を同時に選択することも可能となるため、独立バンクＤＲＡＭとすることができる。
【００７０】
この実施例ではメインワード線ＭＷＬはアレイ（Ａrray）１個おきにサブワードドライバＳＷＤに入力しているが、２個以上間をおいても構わない。このようにすると活性化されるアレイの距離が離れるために、ビット線ＢＬを増幅する際のアレイノイズを低減できるため、読み出しマージンが向上する利点がある。入出力線（ＬＩＯ−ＭＩＯ）の構成については図３または図４の実施例と同様にすることができる。
【００７１】
この実施例では、ビット線が１交点により構成する例が示されているが、２交点により構成されるものであってもよい。２交点方式では、センスアンプＳＡが同じアレイに設けられた相補ビット線の電圧差を増幅するものであるので、例えば図２１に示したようにセンスアンプＳＡをバンクの境界で２組設けることによって独立バンクにすることが考えられる。しかしながら、上記センスアンプＳＡは、前記図３に示したように多くの回路素子を必要とし、そのために比較的大きな占有面積及び消費電流を必要とする。これに対して、サブワードドライバＳＷＤは、前記図５に示したように３個のような少ない素子数により構成でき、しか消費電流が小さいから、上記２交点方式のアレイにおいても、独立バンク構成とする場合には、この実施例のようなバンク構成を採用することにより、高集積化と低消費電力化が可能になるものである。
【００７２】
図１７には、この発明が適用された論理混載ＤＲＡＭのチップ構成図が示されている。この実施例の半導体集積回路装置は、論理回路部ＬＯＧＩＣと、メモリ部ＤＲＡＭから構成される。ＤＲＡＭ部は、大きく２組のメモリ部からなり、それぞれのメモリ部は、バンク０〜３１の３２バンクからなるような多バンク構成とされる。同図の右側のメモリ部には、独立にアクセス可能なバンクをハッチングを付した偶数バンクと、白抜きの奇数バンクとに分けて表している。各バンクは、例えば前記図１のように２つのアレイにより１つのバンクが構成される。
【００７３】
上記バンク数が３２とされた１つのメモリ部は、各バンクに対応して行デコーダＸＤＥＣと列デコーダＹＤＥＣをそれぞれ独立に持つ、また、バンクの境界部でセンスアンプは両方のバンクに対応したアレイのビット線に共用されるために、前記１交点アレイ従属バンクＤＲＡＭとされる。そして、あるバンクを活性化した後、そのバンクをプリチャージするまでは隣接バンクの活性化を禁止するようにされることよって、動作マージンを確保するものである。
【００７４】
図１８には、この発明に係る従属バンクＤＲＡＭのチップ全体構成図が示されている。バンク数は３２バンクであり、これら３２バンクのメモリ部が全体で４組設けられる。各バンクは行デコーダＸＤＥＣを独立に持つが、列デコーダＹＤＥＣ、アドレスバッファ（ＡＤＢ）、入出力バッファ（ＤＩＢ，ＤＯＢ）は共有化される。他の構成は、前記図１７と同様であるので、その説明を省略する。
【００７５】
図１９には、この発明に係る従属バンクＤＲＡＭの一実施例のブロック図が示されている。この実施例では、センスアンプ列（ＳＡＡ）が隣接バンクと共有している１交点方式が採用される。例えば、ＳＡＡ０／１はバンク０（Ｂank0) とバンク１（Ｂank1）の両方から用いられる。ＸＰＣＫＴＤＥＣは行パケットデコーダ、ＹＰＣＫＴＤＥＣは列パケットデコーダ、Ｄemuxはデマルチプレクサであり、例えば１６ビットの単位で入力された書き込みデータを×８の１２８ビットに変換して書き込み動作を行なわせる。Ｍuxはマルチプレクサであり、例えば１２８ビットのデータを１／８に選択して１６ビットの単位で出力させる。
【００７６】
ＹＣＮＴは、Ｙカウンタであり、列パケットデコーダＹＰＣＫＴＤＥＣから入力された初期アドレスを基にクロックによりＹアドレスを歩進させる。これにより、バーストモードでのメモリアクセスが可能にされる。ＲＥＦＣＮＴは、自動リフレッシュ回路であり、リフレッシュアドレスを生成して上記行パケットデコーダＸＰＣＫＴＤＥＣを介して、各バンクのワード線を順次に選択してメモリセルのリフレッシュ動作を行なわせる。
【００７７】
この発明に係る多バンク構成ＤＲＡＭは、前記のような非選択ワード線、プレートあるいは基板を介したノイズ対策に止まらず、ＤＲＡＭの特徴である高集積化にも充分な配慮が成されているものである。例えば、図２０に示すように１交点アレイを用い、独立バンク構成とした場合には、３つのアレイを用いて１つのバンクを構成することができる。
【００７８】
つまり、１交点アレイでは隣接マット中のビット線を参照ビット線に用いる必要があるため、正規マツトのとなりに参照マツトが必要となる。各バンクの動作を完全に独立化するためには、参照マットも独立化する必要があるため、正規マット（Ｍat0)のとなりの参照マット（ＤＬＭat0、ＤＲＭat0)を含めた最低３マットで１バンクを構成する必要がある。一方、参照マット中のビット線のうち半分はＶＢＬＲへ固定され、センスアンプに接続されないダミービット線となるので、参照マットは半分の面積が無駄になる。したがって、３２バンクのようにバンク数が増えるとダミーマットが増えて、無駄な面積が大幅に増加して、ＤＲＡＭを用いることの意味がなくなってしまう。
【００７９】
これに対して、本願発明では１交点アレイでは前記のような従属バンクＤＲＡＭとし、そのバンクの選択動作を一部制限するという簡単な構成によって、高集積化と動作マージンの確保を行なうようにすることができるものである。本願において、バンクという概念は、シンクロナスＤＲＡＭ等において広く用いられるものであり、それと同様な意味で用いている。
【００８０】
ＤＲＡＭにおいては、記憶キャパシタに電荷が有るか無いかで２値情報の１と０に対応させている。したがって、ワード線を選択すると、ビット線のプリチャージ電荷との電荷結合によって元の蓄積電荷の状態が失われてしまうので、センスアンプによって上記ビット線の読み出し信号を増幅してもとの電荷の状態に戻すというリフレッシュ又はリライト動作を必須とするものである。したがって、ＤＲＡＭにおいては、ワード線の選択動作が常にセンスアンプの動作と密接に関連するものである。このことから、ワード線の選択タイミングあるいはワード線の選択アドレスを独立に設定できるということは、前記バンクという概念を用いなくともＤＲＡＭの動作上は実質的には同じ意義を有するものとなる。
【００８１】
以上説明した本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【００８２】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、メモリアレイ領域を２つ以上間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択タイミングを独立に制御することにより、高集積化と動作の安定化を実現した半導体記憶装置を実現できるとうい効果が得られる。
【００８３】
（２） 上記に加えて、上記メモリアレイ領域を１つ間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択タイミングを一定期間ずれて制御することにより、ワード線の選択タイミングに対応して発生するノイズの影響を無くすことができるから動作の安定化と使い勝手を良くした半導体記憶装置を実現できるとうい効果が得られる。
【００８４】
（３） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【００８５】
（４） 第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、メモリアレイ領域を２つ以上間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択アドレスを独立に制御することにより、高集積化と動作の安定化を実現した半導体記憶装置を実現できるとうい効果が得られる。
【００８６】
（５） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【００８７】
（６） 第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、隣接して設けられた２つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択タイミングを独立に制御することにより、高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を実現できるとうい効果が得られる。
【００８８】
（７） 上記に加えて、上記複数のバンクのうち互いに隣接する２つのバンクに対するそれぞれのワード線選択タイミングを一定期間ずれて制御することにより、ワード線の選択タイミングに対応して発生するノイズの影響を無くすことができるから動作の安定化と使い勝手を良くしたマルチバンク構成の半導体記憶装置を実現できるとうい効果が得られる。
【００８９】
（８） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上２０ＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【００９０】
（９） 第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプが上記各センスアンプ領域内に設け、隣接して設けられた２つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスを独立に設定することにより、高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を実現できるとうい効果が得られる。
【００９１】
（１０） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【００９２】
（１１） 第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、上記１つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち２のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスを独立に設定することにより、高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を実現できるとうい効果が得られる。
【００９３】
（１２） 上記に加えて、１つのバンクを挟んで離れた２つのバンクをセンスアンプによる微小信号増幅期間にはバンクの活性化を禁止することにより、動作の安定化を図りつつ、使い勝手を良くすることができるという効果が得られる。
【００９４】
（１３） 上記に加えて、１つのバンクを挟んで離された２つのバンクは、一方のバンクが活性化された時には、他方のバンクは所定時間遅れて活性化を許可することにより、動作の安定化を図りつつ、使い勝手を良くすることができるという効果が得られる。
【００９５】
（１４） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【００９６】
（１５） 第１方向に沿って配置された複数のメモリアレイ領域とと交互に配置された複数のワード選択領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のワード線と、上記第１方向と直交する第２方向に沿って設けられた複数のビット線と、上記複数のワード線と上記複数のビット線との交差部に対応して設けられた複数のメモリセルを設け、各ワード線選択領域に隣接する両側のメモリアレイ領域のうちの一方に延びるワード線及び他方に延びるワード線のそれぞれに対応してワード線選択回路を上記各ワード線選択領域内に設け、各メモリアレイ領域に対するそれぞれのワード線選択タイミングを独立に制御することにより、高集積化と動作の安定化を実現した半導体記憶装置を実現できるとうい効果が得られる。
【００９７】
（１６） 上記に加えて、上記ワード線選択回路は、上記メモリアレイに設けられるサブワード線を選択するものとし、上記ワード線選択回路に選択信号を伝えるメインワード線を上記第２方向に延長させることにより、メモリアレイ領域に対するそれぞれのワード線選択タイミングを独立に制御することができるという効果が得られる。
【００９８】
（１７） 上記に加えて、上記メモリアレイに設けられるビット線を、相補のビット線対が平行に延長されるものとすることにより、高集積化を図ることができるという効果が得られる。
【００９９】
（１８） 上記に加えて、上記第２方向にも複数のメモリアレイを設け、かかる複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を更に設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプが上記センスアンプ領域内に設けられるようにすることにより、高集積化を図ることができるという効果が得られる。
【０１００】
（１９） 上記に加えて、メモリセルをＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルとし、かかるメモリアレイに設けられるキャパシタの他方の電極を一体化されたプレート電極により構成することにより、高集積化を実現できるという効果が得られる。
【０１０１】
（２０） 複数の第１ビット線と、複数の第１ワード線と、上記複数の第１ビット線と上記複数の第１ワード線に結合された複数の第１メモリセルを含む第１メモリマットと、複数の第２ビット線と、複数の第２ワード線と、上記複数の第２ビット線と上記複数の第２ワード線との交点に結合された複数の第２メモリセルを含む第２メモリマットと、上記第１メモリマットと上記第２メモリマットとの問の領域に複数センスアンプを設け、上記複数のセンスアンプの各々は、上記複数の第１ビット線のうちの対応する１つと上記複数の第２ビット線のうちの対応する１つに結合し、上記複数の第１メモリセルの各々は、第１及び第２電極を有する第１容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第１ビット線のうちの対応する１つに結合されその他方が上記第１容量の上記第１電極に緯合されたソース−ドレイン経路とを有する第１トランジスタで構成し、上記複数の第２メモリセルの各々は、第３及び第４電極を有する第２容量と、上記複数の第２ワード線のうちの対応する１つに結合されたゲートと、その―方が上記複数の第２ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記第４電極に綜合されたソース−ドレイン径路とを有する第２トランジスタで構成し、上記複数の第１メモリセルの上記第１容量の上記第２電極の各々及び上記複数の第２メモリセルの上記第２容量の上記第４電極の各々は、上記第１メモリマット、上記第２メモリマット及び上記複数のセンスアンプの上に配置された１つの導電層に結合し、上記メモリマットを２つ以上間に挾んで離れた２つのメモリマットに対するそれぞれのワード線選択アドレスを独立に設定することにより、高集積化と動作の安定化を実現した半導体記憶装置を実現できるとうい効果が得られる。
【０１０２】
（２１） 複数の第１ビット線と、複数の第１ワード線と、上記複数の第１ビット線と上記複数の第１ワード線に結合された複数の第１メモリセルを含む第１メモリマットと、複数の第２ビット線と、複数の第２ワード線と、上記複数の第２ビット線と上記複数の第２ワード線との交点に結合された複数の第２メモリセルを含む第２メモリマットと、上記第１メモリマットと上記第２メモリマットとの問の領域に複数センスアンプを設け、上記複数のセンスアンプの各々は、上記複数の第１ビット線のうちの対応する１つと上記複数の第２ビット線のうちの対応する１つに結合し、上記複数の第１メモリセルの各々は、第１及び第２電極を有する第１容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第１ビット線のうちの対応する１つに結合されその他方が上記第１容量の上記第１電極に緯合されたソース−ドレイン経路とを有する第１トランジスタで構成し、上記複数の第２メモリセルの各々は、第３及び第４電極を有する第２容量と、上記複数の第２ワード線のうちの対応する１つに結合されたゲートと、その―方が上記複数の第２ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記第４電極に綜合されたソース−ドレイン径路とを有する第２トランジスタで構成し、上記複数の第１メモリセルの上記第１容量の上記第２電極の各々及び上記複数の第２メモリセルの上記第２容量の上記第４電極の各々は、上記第１メモリマット、上記第２メモリマット及び上記複数のセンスアンプの上に配置された１つの導電層に結合し、隣接して設けられた２つのマットにより１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスを独立に設定することにより、高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を実現できるとうい効果が得られる。
【０１０３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルは、前記のようなダイナミック型メモリセルの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。強誘電体キャパシタは、その誘電体膜に加える電圧の大きさによって、不揮発性モードと前記ダイナミック型メモリセルと同様な揮発性モードの両方に用いるようにするものであってもよい。ダイナミック型ＲＡＭの入出力インターフェイスは、ランバス構成あるいはシンクロナスＤＲＡＭ等に適合可能にするもの、あるいは前記論理回路に搭載されるもの等種々の実施形態を採ることができる。
【０１０４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、メモリアレイ領域を２つ以上間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択タイミング又はアドレスを独立に設定することにより、高集積化と動作の安定化を実現した半導体記憶装置を実現することができる。
【０１０５】
第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域を設け、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを設け、各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプを設け、隣接して設けられた２つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスを独立に設定することにより高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】この発明に係るＤＲＡＭの一実施例を示す概略構成図である。
【図２】この発明に係るＤＲＡＭの動作の一例の説明図である。
【図３】この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるデータの入出力経路の一実施例を説明するためのブロック図である。
【図４】この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるデータの入出力経路の他の一実施例を説明するためのブロック図である。
【図５】この発明に係る１交点アレイ従属バンクＤＲＡＭにおけるワード線の選択回路の一実施例を説明するためのブロック図である。
【図６】この発明に係る１交点アレイＤＲＡＭにおけるメモリセルの構造の説明図である。
【図７】この発明に係る１交点アレイ従属バンクＤＲＡＭの動作の一例を説明するための波形図である。
【図８】この発明に係る１交点アレイ従属バンクＤＲＡＭの動作の他の一例を説明するための波形図である。
【図９】１交点アレイでの非選択ワード線ノイズの発生原理の説明図である。
【図１０】１交点アレイでのプレートノイズの発生原理の説明図である。
【図１１】１交点アレイでの基板ノイズの発生原理の説明図である。
【図１２】本発明に係る１交点アレイ従属バンクＤＲＡＭの他の一実施例を示すメモリアレイ構成図である。
【図１３】１交点アレイ従属バンクＤＲＡＭでのバンク選択動作の悪い例を説明するための構成図である。
【図１４】１交点アレイ従属バンクＤＲＡＭでのバンク選択動作の悪い他の例を説明するための構成図である。
【図１５】本発明に係る１交点独立バンクＤＲＡＭの一実施例を示す構成図である。
【図１６】本発明に係る１交点独立バンクＤＲＡＭの一実施例を示すワード線構成図である。
【図１７】この発明が適用された論理混載ＤＲＡＭのチップ構成図である。
【図１８】この発明に係る従属バンクＤＲＡＭのチップ全体構成図である。
【図１９】この発明に係る従属バンクＤＲＡＭの一実施例のブロック図である。
【図２０】この発明に先立って検討された１交点独立バンクＤＲＡＭの構成図である。
【図２１】この発明に先立って検討された２交点独立バンクＤＲＡＭの構成図である。
【符号の説明】
バンク…Ｂank 、ＸＤＥＣ…行デコーダ、ＹＤＥＣ…列デコーダ、ＳＡＡ…センスアンプ列（領域）、ＳＷＤＡ…サブワードドライバ列（領域）、Ａrray…アレイ、Ｍat…マット、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＰＬ…プレート電極、ＭＷＬ…メインワード線、ＷＬ…サブワード線、ＢＬ…ビット線、ＡＣＴ…活性領域、ＳＮ…蓄積ノード、ＣＰ…容量絶縁膜、ＢＬＣＴ…コンタクト部、ＳＮＣＴ…コンタクト部、Ｍ１〜Ｍ３…金属配線層、ＳＵＢ…基板（ウェル領域）、
Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、
ＡＢＤ…アドレスバッファ、ＤＩＢ…データ入力回路、ＤＯＢ…データ出力回路、ＸＰＣＫＴＤＥＣ…Ｘパケットデコーダ、ＹＰＣＫＴＤＥＣ…Ｙパケットデコーダ、ＹＣＮＤ…Ｙカウンタ、ＲＥＦＣＮＴ…リフレッシュ制御回路。Ｄemux…デマルチプレクサ、Ｍux…マルチプレクサ。
Claims (16)
- 第１方向に沿って配置された複数のメモリアレイ領域と、
上記複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域とを有し、
上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルとを備え、
各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプが上記各センスアンプ領域内に設けられ、
メモリアレイ領域を２つ以上間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択タイミングが独立に制御されることを特徴とする半導体記憶装置。 - 請求項１において、
上記メモリアレイ領域を１つ間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択タイミングが一定期間ずれて制御されることを特徴とする半導体記憶装置。 - 請求項１又は２において、
上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルであって、
上記メモリアレイに設けられるキャパシタの他方の電極は、一体化されたプレート電極により構成されてなることを特徴とする半導体記憶装置。 - 第１方向に沿って配置された複数のメモリアレイ領域と、
上記複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域とを有し、
上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルとを備え、
各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプが上記各センスアンプ領域内に設けられ、
メモリアレイ領域を２つ以上間に挾んで離れた２つのメモリアレイ領域に対するそれぞれのワード線選択アドレスが独立に設定されることを特徴とする半導体記億装置。 - 請求項４において、
上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルであって、
上記メモリアレイに設けられるキャパシタの他方の電極は、一体化されたプレート電極により構成されてなることを特徴とする半導体記憶装置。 - 第１方向に沿って配置された複数のメモリアレイ領域と、上記複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域とを有し、
上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルとを備え、
各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプが上記各センスアンプ領域内に設けられ、
隣接して設けられた２つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち１つのバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択タイミングが独立に制御されることを特徴とする半導体記億装置。 - 請求項６において、上記複数のバンクのうち互いに隣接する２つのバンクに対するそれぞれのワード線選択タイミングが一定期間ずれて制御されることを特徴とする半導体記憶装置。
- 請求項６又は７において、
上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルであって、
上記メモリアレイに設けられるキャパシタの他方の電極は、一体化されたプレート電極により構成されてなることを特徴とする半導体記憶装置。 - 第１方向に沿って配置された複数のメモリアレイ領域と、上記複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域とを有し、
上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルとを備え、
各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプが上記各センスアンプ領域内に設けられ、
隣接して設けられた２つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスが独立に設定されることを特徴とする半導体記億装置。 - 請求項９において、
上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルであって、
上記メモリアレイに設けられるキャパシタの他方の電極は、一体化されたプレート電極により構成されてなることを特徴とする半導体記憶装置。 - 第１方向に沿って配置された複数のメモリアレイ領域と、上記複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域とを有し、
上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のビット線と、上記第１方向と直交する第２方向に沿って設けられた複数のワード線と、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルとを備え、
各センスアンプ領域に隣接する両側のメモリアレイ領域のうちの一方に延びるビット線と他方に延びるビット線とから一対の信号を受けるセンスアンプが上記各センスアンプ領域内に設けられ、
上記１つのメモリアレイ領域により１つのバンクを構成し、かかるバンクの複数個のうち２のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスが独立に設定されることを特徴とする半導体記億装置。 - 請求項１１において、１つのバンクを挟んで離れた２つのバンクをセンスアンプによる微小信号増幅期間にはバンクの活性化が禁止されるものであることを特徴とする半導体記憶装置。
- 請求項１１において、
１つのバンクを挟んで離された２つのバンクは、一方が活性化された時には、他方は所定時間遅れて活性化が許可されることを特徴とする半導体記憶装置。 - 請求項１１ないし１３のいずれかにおいて、
上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルであって、
上記メモリアレイに設けられるキャパシタの他方の電極は、一体化されたプレート電極により構成されてなることを特徴とする半導体記憶装置。 - 複数の第１ビット線と、複数の第１ワード線と、上記複数の第１ビット線と上記複数の第１ワード線に結合された複数の第１メモリセルを含む第１メモリマットと、
複数の第２ビット線と、複数の第２ワード線と、上記複数の第２ビット線と上記複数の第２ワード線との交点に結合された複数の第２メモリセルを含む第２メモリマットと、
上記第１メモリマットと上記第２メモリマットとの問の領域に形成される複数センスアンプとを含み、
上記複数のセンスアンプの各々は、上記複数の第１ビット線のうちの対応する１つと上記複数の第２ビット線のうちの対応する１つに結合され、
上記複数の第１メモリセルの各々は、第１及び第２電極を有する第１容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第１ビット線のうちの対応する１つに結合されその他方が上記第１容量の上記第１電極に結合されたソース−ドレイン経路とを有する第１トランジスタとを含み、
上記複数の第２メモリセルの各々は、第３及び第４電極を有する第２容量と、上記複数の第２ワード線のうちの対応する１つに結合されたゲートと、その―方が上記複数の第２ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記第３電極に結合されたソース−ドレイン径路とを有する第２トランジスタとを含み、
上記複数の第１メモリセルの上記第１容量の上記第２電極の各々及び上記複数の第２メモリセルの上記第２容量の上記第４電極の各々は、上記第１メモリマット、上記第２メモリマット及び上記複数のセンスアンプの上に配置された１つの導電層に結合され、
上記メモリマットを２つ以上間に挾んで離れた２つのメモリマットに対するそれぞれのワード線選択アドレスが独立に設定されることを特徴とする半導体記億装置。 - 複数の第１ビット線と、複数の第１ワード線と、上記複数の第１ビット線と上記複数の第１ワード線に結合された複数の第１メモリセルを含む第１メモリマットと、
複数の第２ビット線と、複数の第２ワード線と、上記複数の第２ビット線と上記複数の第２ワード線との交点に結合された複数の第２メモリセルを含む第２メモリマットと、
上記第１メモリマットと上記第２メモリマットとの問の領域に形成される複数センスアンプとを含み、
上記複数のセンスアンプの各々は、上記複数の第１ビット線のうちの対応する１つと上記複数の第２ビット線のうちの対応する１つに結合され、
上記複数の第１メモリセルの各々は、第１及び第２電極を有する第１容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第１ビット線のうちの対応する１つに結合されその他方が上記第１容量の上記第１電極に結合されたソース−ドレイン経路とを有する第１トランジスタとを含み、
上記複数の第２メモリセルの各々は、第３及び第４電極を有する第２容量と、上記複数の第２ワード線のうちの対応する１つに結合されたゲートと、その―方が上記複数の第２ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記第３電極に結合されたソース−ドレイン径路とを有する第２トランジスタとを含み、
上記複数の第１メモリセルの上記第１容量の上記第２電極の各々及び上記複数の第２メモリセルの上記第２容量の上記第４電極の各々は、上記第１メモリマット、上記第２メモリマット及び上記複数のセンスアンプの上に配置された１つの導電層に結合され、
隣接して設けられた２つのマットにより１つのバンクを構成し、かかるバンクの複数個のうち１のバンクを挾んで離れた２つのバンクに対するそれぞれのワード線選択アドレスが独立に設定されることを特徴とする半導体記億装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090188A JP4552258B2 (ja) | 2000-03-29 | 2000-03-29 | 半導体記憶装置 |
| KR1020010012146A KR100887333B1 (ko) | 2000-03-29 | 2001-03-09 | 반도체기억장치 |
| TW090106105A TW495965B (en) | 2000-03-29 | 2001-03-15 | Semiconductor memory device |
| US09/810,574 US6535451B2 (en) | 2000-03-29 | 2001-03-19 | Semiconductor memory |
| US09/811,536 US6545933B2 (en) | 2000-03-29 | 2001-03-20 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090188A JP4552258B2 (ja) | 2000-03-29 | 2000-03-29 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010046513A Division JP5647801B2 (ja) | 2010-03-03 | 2010-03-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001273764A JP2001273764A (ja) | 2001-10-05 |
| JP4552258B2 true JP4552258B2 (ja) | 2010-09-29 |
Family
ID=18605826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000090188A Expired - Fee Related JP4552258B2 (ja) | 2000-03-29 | 2000-03-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6535451B2 (ja) |
| JP (1) | JP4552258B2 (ja) |
| KR (1) | KR100887333B1 (ja) |
| TW (1) | TW495965B (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4552258B2 (ja) * | 2000-03-29 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP3874234B2 (ja) * | 2000-04-06 | 2007-01-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6741497B2 (en) * | 2001-08-30 | 2004-05-25 | Micron Technology, Inc. | Flash memory with RDRAM interface |
| JP2004140344A (ja) * | 2002-09-24 | 2004-05-13 | Toshiba Corp | 半導体集積回路 |
| JP2004303293A (ja) * | 2003-03-28 | 2004-10-28 | Seiko Epson Corp | 強誘電体記憶装置のデータ読み出し方法及び強誘電体記憶装置 |
| US20050117429A1 (en) * | 2003-04-28 | 2005-06-02 | Chin-Hsi Lin | Nonvolatile memory structure with high speed high bandwidth and low voltage |
| KR100634165B1 (ko) * | 2003-06-17 | 2006-10-16 | 삼성전자주식회사 | 칩 면적의 증가없이 입출력 라인들의 수를 증가시킬 수있는 반도체 메모리 장치 |
| JP2005260092A (ja) | 2004-03-12 | 2005-09-22 | Elpida Memory Inc | 半導体装置 |
| JP4534132B2 (ja) | 2004-06-29 | 2010-09-01 | エルピーダメモリ株式会社 | 積層型半導体メモリ装置 |
| DE102004059723B4 (de) * | 2004-12-11 | 2010-02-25 | Qimonda Ag | Speicherbauelement mit neuer Anordnung der Bitleitungen |
| US7471589B2 (en) | 2005-08-23 | 2008-12-30 | Samsung Electronics Co., Ltd | Semiconductor memory devices, block select decoding circuits and method thereof |
| KR100666182B1 (ko) * | 2006-01-02 | 2007-01-09 | 삼성전자주식회사 | 이웃하는 워드라인들이 비연속적으로 어드레싱되는 반도체메모리 장치 및 워드라인 어드레싱 방법 |
| JP4542074B2 (ja) * | 2006-09-21 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| WO2008126229A1 (ja) * | 2007-03-29 | 2008-10-23 | Fujitsu Limited | 半導体集積回路および制御信号分配方法 |
| DE102008015585B4 (de) | 2008-03-19 | 2022-05-25 | Samsung Electronics Co., Ltd. | Nichtflüchtiges Speicherbauelement |
| JP5743045B2 (ja) * | 2008-07-16 | 2015-07-01 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置及び半導体記憶装置におけるメモリアクセス方法 |
| JP5264465B2 (ja) * | 2008-12-19 | 2013-08-14 | スパンション エルエルシー | 不揮発性メモリ装置及び不揮発性メモリ装置のアドレス指定方法 |
| US8014226B2 (en) * | 2009-12-22 | 2011-09-06 | Arm Limited | Integrated circuit memory with word line driving helper circuits |
| JP2012252731A (ja) | 2011-05-31 | 2012-12-20 | Renesas Electronics Corp | 半導体装置 |
| KR20160001097A (ko) | 2014-06-26 | 2016-01-06 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR102548599B1 (ko) * | 2016-06-17 | 2023-06-29 | 삼성전자주식회사 | 버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈 |
| KR20180058060A (ko) * | 2016-11-23 | 2018-05-31 | 에스케이하이닉스 주식회사 | 피크 커런트 분산이 가능한 상변화 메모리 장치 |
| KR20200068942A (ko) * | 2018-12-06 | 2020-06-16 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
| US12051460B2 (en) * | 2021-09-13 | 2024-07-30 | Micron Technology, Inc. | Apparatuses and methods for single-ended sense amplifiers |
| CN116264087A (zh) | 2021-12-15 | 2023-06-16 | 长鑫存储技术有限公司 | 存储器 |
| CN116264089A (zh) | 2021-12-15 | 2023-06-16 | 长鑫存储技术有限公司 | 存储器 |
| CN116264088A (zh) * | 2021-12-15 | 2023-06-16 | 长鑫存储技术有限公司 | 存储器 |
| US12080336B2 (en) | 2022-05-05 | 2024-09-03 | Micron Technology, Inc. | Apparatuses and methods for compensated sense amplifier with cross coupled N-type transistors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH046692A (ja) * | 1990-04-24 | 1992-01-10 | Toshiba Corp | 半導体メモリ装置 |
| JPH0637279A (ja) * | 1992-07-17 | 1994-02-10 | Toshiba Corp | ダイナミック型半導体記憶装置及びその製造方法 |
| JPH11317072A (ja) * | 1998-05-07 | 1999-11-16 | Toshiba Corp | 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04134691A (ja) | 1990-09-25 | 1992-05-08 | Sony Corp | メモリ装置 |
| US5838038A (en) * | 1992-09-22 | 1998-11-17 | Kabushiki Kaisha Toshiba | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
| JP3529534B2 (ja) | 1996-03-04 | 2004-05-24 | 富士通株式会社 | 半導体記憶装置 |
| JPH09213069A (ja) | 1996-02-09 | 1997-08-15 | Hitachi Ltd | 半導体記憶装置 |
| US5886943A (en) * | 1996-09-18 | 1999-03-23 | Hitachi, Ltd. | Semiconductor memory having a hierarchical data line structure |
| JP4059951B2 (ja) * | 1997-04-11 | 2008-03-12 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH10326496A (ja) * | 1997-05-26 | 1998-12-08 | Hitachi Ltd | 半導体記憶装置 |
| JP3983858B2 (ja) * | 1997-09-18 | 2007-09-26 | 富士通株式会社 | 半導体記憶装置 |
| JP3970396B2 (ja) * | 1997-10-24 | 2007-09-05 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100320610B1 (ko) * | 1997-12-24 | 2002-04-22 | 박종섭 | 반도체메모리장치 |
| JP3853513B2 (ja) * | 1998-04-09 | 2006-12-06 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍ |
| JPH11306791A (ja) * | 1998-04-20 | 1999-11-05 | Hitachi Ltd | 半導体記憶装置 |
| JPH11317074A (ja) * | 1998-04-30 | 1999-11-16 | Nec Corp | ワード線制御回路 |
| JP4427847B2 (ja) * | 1999-11-04 | 2010-03-10 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍと半導体装置 |
| JP4552258B2 (ja) * | 2000-03-29 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP4632107B2 (ja) * | 2000-06-29 | 2011-02-16 | エルピーダメモリ株式会社 | 半導体記憶装置 |
-
2000
- 2000-03-29 JP JP2000090188A patent/JP4552258B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-09 KR KR1020010012146A patent/KR100887333B1/ko not_active IP Right Cessation
- 2001-03-15 TW TW090106105A patent/TW495965B/zh not_active IP Right Cessation
- 2001-03-19 US US09/810,574 patent/US6535451B2/en not_active Expired - Lifetime
- 2001-03-20 US US09/811,536 patent/US6545933B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH046692A (ja) * | 1990-04-24 | 1992-01-10 | Toshiba Corp | 半導体メモリ装置 |
| JPH0637279A (ja) * | 1992-07-17 | 1994-02-10 | Toshiba Corp | ダイナミック型半導体記憶装置及びその製造方法 |
| JPH11317072A (ja) * | 1998-05-07 | 1999-11-16 | Toshiba Corp | 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001273764A (ja) | 2001-10-05 |
| US20010028592A1 (en) | 2001-10-11 |
| US6535451B2 (en) | 2003-03-18 |
| KR20010093655A (ko) | 2001-10-29 |
| US6545933B2 (en) | 2003-04-08 |
| KR100887333B1 (ko) | 2009-03-06 |
| TW495965B (en) | 2002-07-21 |
| US20010028593A1 (en) | 2001-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4552258B2 (ja) | 半導体記憶装置 | |
| KR100809767B1 (ko) | 다이나믹형 램과 반도체 장치 | |
| JP4427847B2 (ja) | ダイナミック型ｒａｍと半導体装置 | |
| KR101156172B1 (ko) | 반도체 집적회로 장치 | |
| US7969765B2 (en) | Sense amplifier for semiconductor memory device | |
| US6125070A (en) | Semiconductor memory device having multiple global I/O line pairs | |
| JP2012099195A (ja) | 半導体装置 | |
| JP5647801B2 (ja) | 半導体記憶装置 | |
| JP2001332706A (ja) | 半導体集積回路装置 | |
| JP4487227B2 (ja) | ダイナミック型ｒａｍ | |
| US6728122B2 (en) | Semiconductor memory device capable of rewriting data signal | |
| JP4031651B2 (ja) | 半導体装置 | |
| JP4949451B2 (ja) | ダイナミック型ｒａｍと半導体装置 | |
| US6597040B2 (en) | Semiconductor device having MOS transistor for coupling two signal lines | |
| JP2015028836A (ja) | 制御方法および制御装置 | |
| JP2010211892A (ja) | 半導体装置 | |
| JP2002368134A (ja) | 半導体記憶装置 | |
| JP2006338878A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060706 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061207 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100303 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100616 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100705 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |