JP2005260092A - 半導体装置 - Google Patents

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Abstract

【課題】
トランスファゲート内配線に乗るノイズを軽減するようなレイアウトを有する半導体装置を提供する。
【解決手段】
メモリセルアレイＭＳ０、ＭＳ１と、センスアンプＳ０〜Ｓ３と、センスアンプの両側に配置されるトランスファゲートＴＧＲ０〜ＴＧＲ３、ＴＧＬ０〜ＴＧＬ３と、メモリセルアレイからトランスファゲートに接続されるビット線ＢＬ０Ｔ〜ＢＬ３Ｔと、トランスファゲートからセンスアンプに接続されるトランスファゲート内配線Ｐ０Ｔ〜Ｐ３Ｔ、Ｐ０Ｎ〜Ｐ３Ｎと、を備える。第１の配線トラックにノイズ源となる配線が配置され、第２、第３、第４、第５、第６の配線トラックにビット線が配置される。さらに、第３、第５の配線トラックには、トランスファゲート内配線が配置され、ノイズ源の配線からのカップリングおよびトランスファゲート内配線同士のカップリングを防ぐ。
【選択図】
図４

Description

本発明は、半導体装置に関し、特にメモリセルとセンスアンプとを有する半導体装置に関する。
近年、ダイナミック型のＲＡＭ等の半導体記憶装置の容量が増大する従い、センスアンプのレイアウトに様々な工夫がなされている。その一つにオープンビット線方式のセル配置が知られている。例えば、特許文献１、特許文献２にオープンビット線方式のセル配置の例が示されている。この配置を模式的に示すと図５のような構成となっている。センスアンプ列１１０とメモリセルアレイ（セルプレート）１００とが交互に配置され、センスアンプは、ビット線１２０を介して両側のセルに対し互いに逆相の信号によりアクセスしている。
このように従来知られているオープンビット線方式のセル配置では、メモリセルプレートの両側にセンスアンプを交互に配置し、リファレンスプレートが必要となり、チップサイズ的に不利なものとなっていた。これを回避したものが、図６のようなセンスアンプを集中して配置する集中配置型オープンビットセンスアンプレイアウトである。従来、メモリセルアレイ（セルプレート）１００ａの両側に交互に配置していたセンスアンプをセンスアンプ列１１０ａとして一列に配置するというものである。センスアンプが一列抜けた部分ではメモリセルプレートが隣接しビット線１２０の遠端が対向する形となる。これによりリファレンスプレートが不要となりチップサイズ的に有利である。
特開２００１−１０２５４９号公報 （図２２） 特開２００１−２７３７６４号公報 （図３）
図６に示すような集中配置型オープンビットセンスアンプレイアウトは、センスアンプを一列に配置することで集積度が向上する。一方、センスアンプ内のビット線は、２Ｆピッチ（Ｆは最小寸法、ゲートピッチの１／２）で配線する必要があり、メモリセル上の３Ｆピッチより厳しくなりノイズの影響が大きくなることが懸念される。特に、ビット線に接続され、センス動作を高速に行うために設けられるトランスファゲートのセンスアンプ側の配線（トランスファゲート内配線）にノイズが乗ると、センスアンプにおいて十分なノイズマージンを確保することができなくなる虞がある。しかしながら、従来の知られた技術では、トランスファゲート内配線に乗るノイズを軽減するようなレイアウト方法を何ら開示しておらず、ノイズを軽減することができなかった。
本発明の目的は、トランスファゲート内配線に乗るノイズを軽減するようなレイアウトを有する半導体装置を提供することにある。
前記目的を達成するために、本発明に係る半導体装置は、第１のアスペクトによれば、メモリセルに接続されるビット線にトランスファゲートを介して接続されるセンスアンプを複数個備える半導体装置である。この半導体装置は、センスアンプから第１のトランスファゲートまでのトランスファゲート内配線の一方の側に、第２のトランスファゲートから第１のメモリセルに配線されるビット線が隣接して配置され、他方の側に、第３のトランスファゲートから第２のメモリセルに配線されるビット線、または前記センスアンプから第４のトランスファゲートまでのトランスファゲート内配線が配置される構成である。
また、本発明に係る半導体装置は、第２のアスペクトによれば、２つのメモリセルアレイ間に配置される複数のセンスアンプと、メモリセルアレイ中のメモリセルに一端が接続されるビット線と、ビット線の他端に一端が接続されるトランスファゲートと、トランスファゲートの他端からセンスアンプに接続されるトランスファゲート内配線と、を備える。この半導体装置は、センスアンプから第１のトランスファゲートまでのトランスファゲート内配線の一方の側に、第２のトランスファゲートから第１のメモリセルに配線されるビット線が隣接して配置され、他方の側に、第３のトランスファゲートから第２のメモリセルに配線されるビット線、または前記センスアンプから第４のトランスファゲートまでのトランスファゲート内配線が配置される領域を有する。
さらに、本発明に係る半導体装置は、第３のアスペクトによれば、２つのメモリセルアレイと、２つのメモリセルアレイの間に配置される４個のセンスアンプと、センスアンプのそれぞれの両側に配置されるトランスファゲートと、メモリセルアレイ中のメモリセルに一端が接続され、トランスファゲートの一端に接続されるビット線と、トランスファゲートの他端からセンスアンプに接続されるトランスファゲート内配線と、を備える。この半導体装置は、２つのメモリセルアレイ間には、少なくとも６本の配線トラックを有し、第Ｎ（Ｎ＝１〜５の整数）の配線トラックには第Ｎ＋１の配線トラックが隣接する。第１の配線トラックには、ビット線およびトランスファゲート内配線を除く配線がなされる。また、第２の配線トラック、第３の配線トラック、第４の配線トラック、第５の配線トラック、第６の配線トラックのいずれかには、前記ビット線の一部又は全部が配置される。さらに、第３の配線トラック、第４の配線トラック、第５の配線トラックのいずれかには、トランスファゲート内配線が配置されるように構成される
本発明の半導体装置によれば、トランスファゲート内配線の一方の側には、他のトランスファゲートに接続されるビット線が隣接して配置され、他方の側には、さらに他のトランスファゲートに接続されるビット線あるいは他のトランスファゲート内配線が隣接して配置されるように構成することで、負荷の軽いトランスファゲート内配線に乗るノイズを軽減するレイアウトが実現される。したがって、センスアンプにおいて十分なノイズマージンを確保することができる。
さらに、本発明の半導体装置によれば、トランスファゲート内配線の両側には、他のトランスファゲートに接続されるビット線が隣接して配置され、シールドの役割をするように構成することで、トランスファゲート内配線に乗るノイズを低減し、トランスファゲート内配線同士のカップリングの影響を無くすようにすることができる。したがって、センスアンプにおいて十分なノイズマージンを確保することができる。
本発明の半導体装置は、２つのメモリセルアレイ間に配置される複数のセンスアンプを備える。また、一つのセンスアンプに対して、メモリセルアレイ中のメモリセルに一端が接続されるビット線と、ビット線の他端に一端が接続されるトランスファゲートと、トランスファゲートの他端からセンスアンプに接続されるトランスファゲート内配線と、が一対備えられ、それぞれのビット線がそれぞれのメモリセルアレイに配線される。このような構成において、トランスファゲート内配線の一方の側には、他のトランスファゲートに接続されるビット線が隣接して配置され、他方の側には、さらに他のトランスファゲートに接続されるビット線あるいは他のトランスファゲート内配線が隣接して配置されるようにレイアウトがなされる。
次に、より具体的にレイアウトについて説明する。先ず初めにセンスアンプについて説明する。図１は、本発明の実施例に係る半導体装置におけるセンスアンプの回路図である。なお、以下の記載でトランジスタとは、ＦＥＴを意味する。ビット線ＢＬＴは、一端が不図示のメモリセルアレイ中のセルに接続され、他端がトランスファゲートであるＮチャネルのトランジスタＱ１の一端に接続される。また、ビット線ＢＬＴの逆相の信号が流れるビット線ＢＬＮは、一端が不図示の他のメモリセルアレイ中のセルに接続され、他端がトランスファゲートであるＮチャネルのトランジスタＱ２の一端に接続される。トランジスタＱ１、Ｑ２のゲート端は、信号線ＴＧに接続される。
トランジスタＱ１の他端は、トランスファゲート内配線ＰＴに接続される。また、トランジスタＱ２の他端は、トランスファゲート内配線ＰＮに接続される。
ＮチャネルのトランジスタＱ３の一端は、トランスファゲート内配線ＰＴに接続され、ゲート端は、トランスファゲート内配線ＰＮに接続される。また、ＮチャネルのトランジスタＱ４の一端は、トランスファゲート内配線ＰＮに接続され、ゲート端は、トランスファゲート内配線ＰＴに接続される。さらに、トランジスタＱ３の他端およびトランジスタＱ４の他端は、信号線ＳＡＮに接続される。
ＰチャネルのトランジスタＱ５の一端は、トランスファゲート内配線ＰＴに接続され、ゲート端は、トランスファゲート内配線ＰＮに接続される。また、ＰチャネルのトランジスタＱ６の一端は、トランスファゲート内配線ＰＮに接続され、ゲート端は、トランスファゲート内配線ＰＴに接続される。さらに、トランジスタＱ５の他端およびトランジスタＱ６の他端は、信号線ＳＡＰに接続される。
ＮチャネルのトランジスタＱ７の一端は、トランスファゲート内配線ＰＴに接続される。また、ＮチャネルのトランジスタＱ８の一端は、トランスファゲート内配線ＰＮに接続される。さらに、トランジスタＱ７の他端およびトランジスタＱ８の他端は、信号線ＨＶＣＣに接続される。ＮチャネルのトランジスタＱ９の一端は、トランスファゲート内配線ＰＴに接続され、他端は、トランスファゲート内配線ＰＮに接続される。トランジスタＱ７、Ｑ８、Ｑ９のゲート端は、信号線ＰＤＬに接続される。
ＮチャネルのトランジスタＱ１０の一端は、トランスファゲート内配線ＰＴに接続され、他端は信号線ＩＯＴに接続される。また、ＮチャネルのトランジスタＱ１１の一端は、トランスファゲート内配線ＰＮに接続され、他端は信号線ＩＯＮに接続される。さらに、トランジスタＱ１０、Ｑ１１のゲート端は、信号線ＹＳＷに接続される。
次に、各トランジスタの動作について説明する。信号線ＰＤＬがハイレベルの時、ＮチャネルのトランジスタＱ７、Ｑ８、Ｑ９がオン状態になり、電源レベルＶＣＣと接地レベルとの中間値である信号が信号線ＨＶＣＣを介して信号線ＰＮ、ＰＴに供給される（プリチャージ状態）。次に信号線ＰＤＬがローレベルになってトランジスタＱ７、Ｑ８、Ｑ９がオフ状態になり、センス動作が開始される。
この時ＮチャネルのトランジスタＱ１、Ｑ２がオン状態であり、メモリセルからビット線ＢＬＴ、ＢＬＮを介して読み出された差電位は、トランスファゲート内配線ＰＴ、ＰＮに供給される。トランスファゲート内配線ＰＴ、ＰＮの信号は、ＮチャネルのトランジスタＱ３、Ｑ４を介して増幅され、信号線ＳＡＮの信号レベルになる。また、ＰチャネルのトランジスタＱ５、Ｑ６を介して増幅され、信号線ＳＡＰの信号レベルになる。信号線ＳＡＮ、ＳＡＰの信号レベルは、プリチャージ時には信号線ＨＶＣＣ信号の信号レベルにあるが、センス開始時には、それぞれ電源レベルＶＣＣと接地レベル、あるいは接地レベルと電源レベルＶＣＣになる。したがって、信号線ＳＡＮ、ＳＡＰの信号レベル変化は、大きく、他の信号線に対してノイズを与える可能性がある。
トランジスタＱ１０、Ｑ１１は、センスアンプＳＡで増幅したビット線ＢＬＴ、ＢＬＮの信号を入出力線である信号線ＩＯＴ、ＩＯＮに出力する。
なお、トランジスタＱ１、Ｑ２は、トランスファゲートに相当し、ビット線ＢＬＴ、ＢＬＮに初期差電位が読み出された後、信号線ＴＧの信号レベルをローレベルにしてトランジスタＱ１、Ｑ２をオフ状態にすると、センスアンプＳＡからみえるビット線の負荷がそれぞれトランスファゲート内配線ＰＴ、ＰＮのみと小さくなりセンス動作を高速に行うことができる。
以上のように構成されるセンスアンプにおいて、ビット線ＢＬＴ、ＢＬＮおよびトランスファゲート内配線ＰＴ、ＰＮは、同一配線層で、２つのメモリセルアレイの配置方向（横方向）に概ね平行に配線される。また、信号線ＳＡＮ、ＳＡＰも横方向に配線され、所定の位置で、別の配線層を使って縦に配線される。それ以外の信号線は、主として別の配線層を使って縦方向に配線される。ただし、ＨＶＣＣや信号線ＩＯＴ、ＩＯＮも、局所的には横方向に配線されることがある。横方向に配線される信号線において、ビット線ＢＬＴ、ＢＬＮとの並走距離が長くノイズ源としてトランスファゲート内配線ＰＴ、ＰＮに影響を与える配線は、信号線ＳＡＮ、ＳＡＰが主となる。信号線ＳＡＮ、ＳＡＰ以外の機能回路（例えば、信号線ＳＡＮ、ＳＡＰのドライバ）を配置する場合は、そこで使用される配線がノイズ源になる可能性もある。
次に、図１に示す回路を２つのメモリセルアレイ間に配置する場合のレイアウトについて説明する。図２は、本発明の第１の実施例に係る半導体装置におけるレイアウト図である。図２において、メモリセルアレイＭＳ０と、メモリセルアレイＭＳ１との間には、集中配置型オープンビットセンスアンプを実現するために４個のセンスアンプＳ０、Ｓ１、Ｓ２、Ｓ３が配置される。また、センスアンプＳ０の両側にはトランスファゲートＴＧＲ０、ＴＧＬ０が、センスアンプＳ１の両側にはトランスファゲートＴＧＲ１、ＴＧＬ１が、センスアンプＳ２の両側にはトランスファゲートＴＧＲ２、ＴＧＬ２が、センスアンプＳ３の両側にはトランスファゲートＴＧＲ３、ＴＧＬ３が配置される。
今、ビット線が２Ｆピッチで配置できるとすると、１２Ｆの中には６本分の配線トラック（トラック１〜６）が存在する。配線トラック１は、繰り返し構造とするためにセンスアンプで必要な配線の中で信号線ＳＡＮに相当する信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、信号線ＳＡＰに相当する信号線ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３の配線トラックとして使用される。なお、図２において、信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３は、上方の配線トラック１に配線され、信号線ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３は、下方の配線トラック１に配線される例を示しているが、これにこだわるものではない。すなわち、センスアンプＳ０を例に説明すると、下方の配線トラック１に配線される信号線ＳＡＮ０ａと信号線ＳＡＰ０とをセンスアンプＳ０からの配線としてもよい。この場合には、上方の配線トラック１に配線される信号線ＳＡＮ０と信号線ＳＡＰ０ａとは、不図示の上方に配置されるセンスアンプから配線される。また、上方の配線トラック１に配線される信号線ＳＡＮ０と信号線ＳＡＰ０ａとをセンスアンプＳ０からの配線としてもよい。この場合には、下方の配線トラック１に配線される信号線ＳＡＮ０ａと信号線ＳＡＰ０とは、不図示の下方に配置されるセンスアンプから配線される。さらに、信号線ＳＡＮ０と信号線ＳＡＰ０ａとを、センスアンプＳ０と不図示の上方に配置されるセンスアンプとで共用する場合、信号線ＳＡＮ０ａと信号線ＳＡＰ０とをセンスアンプＳ０と不図示の下方に配置されるセンスアンプとで共用する場合等、種々のパターンも許容される。また、図２のセンスアンプＳ１、Ｓ２、Ｓ３についても、図が複雑になるために図示はしないが、センスアンプＳ０と同様に配線される。さらに、以下の他の実施例の説明においても図示はしないが、同様に適用されるものとする。
ビット線ＢＬ０Ｔ〜ＢＬ３Ｔは、それぞれトラック２、３、５、６を通ってメモリセルアレイＭＳ０の領域から配線される。また、ビット線ＢＬ０Ｎ〜ＢＬ３Ｎは、それぞれトラック２、３、５、６を通ってメモリセルアレイＭＳ１の領域から配線される。
ビット線ＢＬ０Ｔは、トランスファゲートＴＧＲ０の一端で終端される。トランスファゲートＴＧＲ０の他端からは、トランスファゲート内配線Ｐ０Ｔがトラック４を通って、センスアンプＳ０に配線される。
また、ビット線ＢＬ１Ｔは、トランスファゲートＴＧＲ０の上（トランスファゲートとビット線とは異なる配線層にある）でトラック３から２に移り、トランスファゲートＴＧＬ０の上でトラック２から３に移り、トランスファゲートＴＧＲ１の一端で終端される。トランスファゲートＴＧＲ１の他端からは、トランスファゲート内配線Ｐ１Ｔがトラック４を通って、センスアンプＳ１に配線される。
さらに、ビット線ＢＬ２Ｔは、トランスファゲートＴＧＲ２の一端で終端される。トランスファゲートＴＧＲ２の他端からは、トランスファゲート内配線Ｐ２Ｔがトラック５を通って、センスアンプＳ２に配線される。
また、ビット線ＢＬ３Ｔは、トランスファゲートＴＧＲ３の一端で終端される。トランスファゲートＴＧＲ３の他端からは、トランスファゲート内配線Ｐ３Ｔがトラック５を通って、センスアンプＳ３に配線される。
一方、ビット線ＢＬ０Ｎは、トランスファゲートＴＧＬ０の一端で終端される。トランスファゲートＴＧＬ０の他端からは、トランスファゲート内配線Ｐ０Ｎがトラック３を通って、センスアンプＳ０に配線される。
また、ビット線ＢＬ１Ｎは、トランスファゲートＴＧＬ１の一端で終端される。トランスファゲートＴＧＬ１の他端からは、トランスファゲート内配線Ｐ１Ｎがトラック３を通って、センスアンプＳ１に配線される。
さらに、ビット線ＢＬ２Ｎは、トランスファゲートＴＧＬ３の上でトラック５から６に移り、トランスファゲートＴＧＲ３の上でトラック６から５に移り、トランスファゲートＴＧＬ２の一端で終端される。トランスファゲートＴＧＬ２の他端からは、トランスファゲート内配線Ｐ２Ｎがトラック４を通って、センスアンプＳ２に配線される。
また、ビット線ＢＬ３Ｎは、トランスファゲートＴＧＬ３の一端で終端される。トランスファゲートＴＧＬ３の他端からは、トランスファゲート内配線Ｐ３Ｎがトラック４を通って、センスアンプＳ３に配線される。
以上のようにレイアウトを行うことで、トランスファゲート内配線Ｐ０Ｔ、Ｐ０Ｎ、Ｐ１Ｔ、Ｐ１Ｎ、Ｐ２Ｔ、Ｐ２Ｎ、Ｐ３Ｔ、Ｐ３Ｎは、トラック３、４、５に配線されることとなり、トラック１に配線される信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３等とは、トラック２に配線されるビット線（トランスファゲート外の配線）およびトラック６に配線されるビット線を挟んで配置され、カップリングを持たず、信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３等からのノイズの影響を受け難くすることができる。なお、ビット線は、信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３等の配線と隣接するが、一例ではトランスファゲート内配線の負荷容量が十数ｆＦであるのに対し、ビット線の負荷容量は１００ｆＦ程度と比較的負荷が重いため信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３からのノイズの影響は少ない。
次に、他のレイアウトについて説明する。図３は、本発明の第２の実施例に係る半導体装置におけるレイアウト図である。図３においてメモリセルアレイＭＳ０、ＭＳ１、センスアンプＳ０、Ｓ１、Ｓ２、Ｓ３、トランスファゲートＴＧＲ０、ＴＧＬ０、ＴＧＲ１、ＴＧＬ１、ＴＧＲ２、ＴＧＬ２、ＴＧＲ３、ＴＧＬ３の配置は、図２に示したレイアウトと同一である。
配線トラック１は、図２と同様に信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３の配線トラックとして使用される。ビット線ＢＬ０Ｔ〜ＢＬ３Ｔは、それぞれトラック２、３、４、６を通ってメモリセルアレイＭＳ０の領域から配線される。また、ビット線ＢＬ０Ｎ〜ＢＬ３Ｎは、それぞれトラック２、４、５、６を通ってメモリセルアレイＭＳ１の領域から配線される。
ビット線ＢＬ０Ｔは、トランスファゲートＴＧＲ０の一端で終端される。トランスファゲートＴＧＲ０の他端からは、トランスファゲート内配線Ｐ０Ｔがトラック５を通って、センスアンプＳ０に配線される。
また、ビット線ＢＬ１Ｔは、トランスファゲートＴＧＲ０の上でトラック３から２に移り、トランスファゲートＴＧＬ０の上でトラック２から３に移り、トランスファゲートＴＧＲ１の一端で終端される。トランスファゲートＴＧＲ１の他端からは、トランスファゲート内配線Ｐ１Ｔがトラック５を通って、センスアンプＳ１に配線される。
さらに、ビット線ＢＬ２Ｔは、トランスファゲートＴＧＬ１の上でトラック４から５に移り、トランスファゲートＴＧＲ２の一端で終端される。トランスファゲートＴＧＲ２の他端からは、トランスファゲート内配線Ｐ２Ｔがトラック５を通って、センスアンプＳ２に配線される。
また、ビット線ＢＬ３Ｔは、トランスファゲートＴＧＲ３の一端で終端される。トランスファゲートＴＧＲ３の他端からは、トランスファゲート内配線Ｐ３Ｔがトラック５を通って、センスアンプＳ３に配線される。
一方、ビット線ＢＬ０Ｎは、トランスファゲートＴＧＬ０の一端で終端される。トランスファゲートＴＧＬ０の他端からは、トランスファゲート内配線Ｐ０Ｎがトラック３を通って、センスアンプＳ０に配線される。
また、ビット線ＢＬ１Ｎは、トランスファゲートＴＧＲ２の上でトラック４から３に移り、トランスファゲートＴＧＬ１の一端で終端される。トランスファゲートＴＧＬ１の他端からは、トランスファゲート内配線Ｐ１Ｎがトラック３を通って、センスアンプＳ１に配線される。
さらに、ビット線ＢＬ２Ｎは、トランスファゲートＴＧＬ３の上でトラック５から６に移り、トランスファゲートＴＧＲ３の上でトラック６から５に移り、トランスファゲートＴＧＬ２の一端で終端される。トランスファゲートＴＧＬ２の他端からは、トランスファゲート内配線Ｐ２Ｎがトラック３を通って、センスアンプＳ２に配線される。
また、ビット線ＢＬ３Ｎは、トランスファゲートＴＧＬ３の一端で終端される。トランスファゲートＴＧＬ３の他端からは、トランスファゲート内配線Ｐ３Ｎがトラック３を通って、センスアンプＳ３に配線される。
以上のようにレイアウトを行うことで、トランスファゲート内配線Ｐ０Ｔ、Ｐ１Ｔ、Ｐ２Ｔ、Ｐ３Ｔは、トラック５に配線され、トランスファゲート内配線Ｐ０Ｎ、Ｐ１Ｎ、Ｐ２Ｎ、Ｐ３Ｎは、トラック３に配線されることとなり、各トランスファゲート内配線は両側をビット線（トランスファゲート外の配線）で挟んで配置され、トラック１に配線される信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３等とカップリングを持たず、信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３等からのノイズの影響を少なくすることができる。さらに、トラック４に配線されるビット線によってトランスファゲート内配線同士（Ｐ０ＴとＰ０Ｎ、Ｐ１ＴとＰ１Ｎ、Ｐ２ＴとＰ２Ｎ、Ｐ３ＴとＰ３Ｎ）が隔てられカップリングの影響をなくすことができる。その理由は、トランスファゲート内配線のペアとなる配線間にトランスファゲート外ビット線が配置されることによりこれがシールドの役割をするからである。
次に、さらに他のレイアウトについて説明する。図４は、本発明の第３の実施例に係る半導体装置におけるレイアウト図である。図４では、図２に示したレイアウトに対し、センスアンプＳ１とＳ２の配置位置が入れ替わっており、これに伴い、トランスファゲートＴＧＲ１とＴＧＲ２が入れ替わり、トランスファゲートＴＧＬ１とＴＧＬ２が入れ替わっている。
配線トラック１は、図２と同様に信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３の配線トラックとして使用される。ビット線ＢＬ０Ｔ〜ＢＬ３Ｔは、それぞれトラック２、３、４、６を通ってメモリセルアレイＭＳ０の領域から配線される。また、ビット線ＢＬ０Ｎ〜ＢＬ３Ｎは、それぞれトラック２、４、５、６を通ってメモリセルアレイＭＳ１の領域から配線される。
ビット線ＢＬ０Ｔは、トランスファゲートＴＧＲ０の一端で終端される。トランスファゲートＴＧＲ０の他端からは、トランスファゲート内配線Ｐ０Ｔがトラック３を通って、センスアンプＳ０に配線される。
また、ビット線ＢＬ１Ｔは、トランスファゲートＴＧＲ０の上でトラック３から２に移り、トランスファゲートＴＧＲ１の一端で終端される。トランスファゲートＴＧＲ１の他端からは、トランスファゲート内配線Ｐ１Ｔがトラック３を通って、センスアンプＳ１に配線される。
さらに、ビット線ＢＬ２Ｔは、トランスファゲートＴＧＬ０の上でトラック４から３に移り、トランスファゲートＴＧＲ２の一端で終端される。トランスファゲートＴＧＲ２の他端からは、トランスファゲート内配線Ｐ２Ｔがトラック３を通って、センスアンプＳ２に配線される。
また、ビット線ＢＬ３Ｔは、トランスファゲートＴＧＬ２の上でトラック６から５に移り、トランスファゲートＴＧＲ１の上でトラック５から４に移り、トランスファゲートＴＧＲ３の一端で終端される。トランスファゲートＴＧＲ３の他端からは、トランスファゲート内配線Ｐ３Ｔがトラック３を通って、センスアンプＳ３に配線される。
一方、ビット線ＢＬ０Ｎは、トランスファゲートＴＧＲ１の上でトラック２から３に移り、トランスファゲートＴＧＬ２の上でトラック３から４に移り、トランスファゲートＴＧＬ０の一端で終端される。トランスファゲートＴＧＬ０の他端からは、トランスファゲート内配線Ｐ０Ｎがトラック５を通って、センスアンプＳ０に配線される。
また、ビット線ＢＬ１Ｎは、トランスファゲートＴＧＲ３の上でトラック４から５に移り、トランスファゲートＴＧＬ１の一端で終端される。トランスファゲートＴＧＬ１の他端からは、トランスファゲート内配線Ｐ１Ｎがトラック５を通って、センスアンプＳ１に配線される。
さらに、ビット線ＢＬ２Ｎは、トランスファゲートＴＧＬ３の上でトラック５から６に移り、トランスファゲートＴＧＬ２の一端で終端される。トランスファゲートＴＧＬ２の他端からは、トランスファゲート内配線Ｐ２Ｎがトラック５を通って、センスアンプＳ２に配線される。
また、ビット線ＢＬ３Ｎは、トランスファゲートＴＧＬ３の一端で終端される。トランスファゲートＴＧＬ３の他端からは、トランスファゲート内配線Ｐ３Ｎがトラック５を通って、センスアンプＳ３に配線される。
以上のようにレイアウトを行うことで、トランスファゲート内配線Ｐ０Ｔ、Ｐ１Ｔ、Ｐ２Ｔ、Ｐ３Ｔは、トラック３に配線され、トランスファゲート内配線Ｐ０Ｎ、Ｐ１Ｎ、Ｐ２Ｎ、Ｐ３Ｎは、トラック５に配線されることとなり、各トランスファゲート内配線は両側をビット線（トランスファゲート外の配線）で挟んで配置され、トラック１に配線される信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３等とカップリングを持たず、信号線ＳＡＮ０、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ０、ＳＡＰ１、ＳＡＰ２、ＳＡＰ３等からのノイズの影響を少なくすることができる。さらに、トラック４に配線されるビット線によってトランスファゲート内配線同士（Ｐ０ＴとＰ０Ｎ、Ｐ１ＴとＰ１Ｎ、Ｐ２ＴとＰ２Ｎ、Ｐ３ＴとＰ３Ｎ）が隔てられカップリングの影響をなくすことができる。その理由は、トランスファゲート内配線のペアとなる配線間にトランスファゲート外ビット線が配置されることによりこれがシールドの役割をするからである。
本発明の実施例に係る半導体装置におけるセンスアンプの回路図である。 本発明の第１の実施例に係る半導体装置におけるレイアウト図である。 本発明の第２の実施例に係る半導体装置におけるレイアウト図である。 本発明の第３の実施例に係る半導体装置におけるレイアウト図である。 オープンビット線方式のセル配置の例を模式的に示す図である。 集中配置型オープンビットセンスアンプレイアウトの例を模式的に示す図である。
符号の説明
ＢＬＴ、ＢＬ０Ｔ〜ＢＬ３Ｔ、ＢＬＮ、ＢＬ０Ｎ〜ＢＬ３Ｎ ビット線
ＭＳ０、ＭＳ１ メモリセルアレイ
ＰＴ、Ｐ０Ｔ〜Ｐ３Ｔ、ＰＮ、Ｐ０Ｎ〜Ｐ３Ｎ トランスファゲート内配線
Ｑ１〜Ｑ４、Ｑ７〜Ｑ１１ Ｎチャネルトランジスタ
Ｑ５、Ｑ６ Ｐチャネルトランジスタ
ＳＡ、Ｓ０、Ｓ１、Ｓ２、Ｓ３ センスアンプ
ＴＧＲ０、ＴＧＬ０、ＴＧＲ１、ＴＧＬ１、ＴＧＲ２、ＴＧＬ２、ＴＧＲ３、ＴＧＬ３ トランスファゲート

Claims (9)

  1. メモリセルに接続されるビット線にトランスファゲートを介して接続されるセンスアンプを複数個備える半導体装置において、
    センスアンプから第１のトランスファゲートまでのトランスファゲート内配線の一方の側に、第２のトランスファゲートから第１のメモリセルに配線されるビット線が隣接して配置され、他方の側に、第３のトランスファゲートから第２のメモリセルに配線されるビット線、または前記センスアンプから第４のトランスファゲートまでのトランスファゲート内配線が配置される構成であることを特徴とする半導体装置。
  2. ２つのメモリセルアレイ間に配置される複数のセンスアンプと、
    前記メモリセルアレイ中のメモリセルに一端が接続されるビット線と、
    前記ビット線の他端に一端が接続されるトランスファゲートと、
    前記トランスファゲートの他端から前記センスアンプに接続されるトランスファゲート内配線と、
    を備え、
    センスアンプから第１のトランスファゲートまでのトランスファゲート内配線の一方の側に、第２のトランスファゲートから第１のメモリセルに配線されるビット線が隣接して配置され、他方の側に、第３のトランスファゲートから第２のメモリセルに配線されるビット線、または前記センスアンプから第４のトランスファゲートまでのトランスファゲート内配線が配置される領域を有することを特徴とする半導体装置。
  3. 前記センスアンプの配置領域の一方の側には、前記第１のトランスファゲートが配置され、他方の側には前記第４トランスファゲートの領域が配置されることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記ビット線および前記トランスファゲート内配線は、前記２つのメモリセルアレイの配置方向に概平行に配線されることを特徴とする請求項１又は２記載の半導体装置。
  5. 前記トランスファゲート内配線と、前記トランスファゲート内配線に隣接して配置されるビット線との配線間隔は、最小ピッチ間隔であることを特徴とする請求項１又は２記載の半導体装置。
  6. 前記トランスファゲート内配線と前記ビット線とは、同一配線層に配置されることを特徴とする請求項１〜５のいずれか一に記載の半導体装置。
  7. ２つのメモリセルアレイと、
    前記２つのメモリセルアレイの間に配置される４個のセンスアンプと、
    前記センスアンプのそれぞれの両側に配置されるトランスファゲートと、
    前記メモリセルアレイ中のメモリセルに一端が接続され、前記トランスファゲートの一端に接続されるビット線と、
    前記トランスファゲートの他端から前記センスアンプに接続されるトランスファゲート内配線と、
    を備え、
    前記２つのメモリセルアレイ間には、少なくとも６本の配線トラックを有し、第Ｎ（Ｎは１〜５の整数）の配線トラックには第Ｎ＋１の配線トラックが隣接し、
    前記第１の配線トラックには、前記ビット線および前記トランスファゲート内配線を除く配線がなされ、
    前記第２の配線トラック、前記第３の配線トラック、前記第４の配線トラック、前記第５の配線トラック、前記第６の配線トラックのいずれかには、前記ビット線の一部又は全部が配置され、
    前記第３の配線トラック、前記第４の配線トラック、前記第５の配線トラックのいずれかには、前記トランスファゲート内配線が配置されるように構成されることを特徴とする半導体装置。
  8. 前記トランスファゲート内配線は、前記第３の配線トラックおよび前記第５の配線トラックのいずれかにのみ配置されるように構成されることを特徴とする請求項６記載の半導体装置。
  9. 前記トランスファゲート内配線と前記ビット線とは、同一配線層に配置されることを特徴とする請求項７又は８記載の半導体装置。

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