JP4005663B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特にＤＲＡＭのセンスアンプ部の改良に係るものである。
【０００２】
【従来の技術】
近年のマイクロプロセッサの動作速度の向上に伴い、半導体メモリにも高速化が求められている。また、半導体メモリの大容量化や携帯機器の普及により、低消費電力化も求められている。高速化、低消費電力化を実現する上で、ビット線容量を低減することは効果的であり、従来から種々の手法が考案されている。
【０００３】
ビット線の容量を構成する主な要素としては、ビット線と他の配線（隣接ビット線を含む）との容量、ビット線と拡散層とのコンタクト部分（以下、ビット線コンタクトという）における拡散容量があげられる。ビット線コンタクトは、メモリセルトランジスタの拡散層部分へのコンタクトと、センスアンプ部を構成するトランスファーゲート、ビット線イコライザ、カラムゲート、センスアンプでのコンタクトとに大別できる。従来、センスアンプ部を構成するこれらの各回路はそれぞれ独立した素子パターンで構成されていたため、これら各回路毎にビット線コンタクトを配置する必要があった。
【０００４】
【発明が解決しようとする課題】
このように、従来はセンスアンプ部を構成する各回路毎にビット線コンタクトを設けていたので、ビット線容量を低減することが困難であり、高速化や低消費電力化をはかることが困難であった。
【０００５】
本発明の目的は、センスアンプ部におけるビット線コンタクトの数を削減することによってビット線容量を低減し、低消費電力かつ高速動作が可能な半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明における半導体記憶装置は、カラムゲートと、このカラムゲートの素子パターンと融合された素子パターンを有するイコライズ回路とを有することを特徴とする。
【０００７】
このように、カラムゲートの素子パターンとイコライズ回路の素子パターンとを融合させることにより、従来カラムゲートとイコライズ回路のそれぞれに必要であったビット線から拡散層へのコンタクトを共有することができ、センスアンプ部におけるビット線コンタクトの数を削減することができる。したがって、センスアンプ部におけるビット線容量を低減することができ、センス動作の高速化及びセンス動作時における低消費電力化をはかることができる。また、従来と比べてイコライズ回路におけるプリチャージ電位供給用トランジスタのゲート幅を大きくすることが可能となり、イコライズ動作の高速化をはかることが可能となる。また、隣接するビット線間の間隔を従来よりも緩和することが可能となるため、ビット線の配線余裕の向上をはかることができ、製造歩留りの向上をはかることができる。さらに、カラムゲートの素子パターンとイコライズ回路の素子パターンとが融合しているので、従来のようにカラムゲートの素子パターンとイコライズ回路の素子パターンとを別々に設けた場合に比べて、センスアンプ部の面積を減少させることが可能となる。
【０００８】
以下、本発明の理解を容易にするため、図面に付した符号を参照して本発明の構成を記載する。
【０００９】
主として回路的な構成に着目すると、本発明における半導体記憶装置は、ゲートがカラムゲート選択線ＣＳＬに接続されソース又はドレインの一方が第１のデータ線ＤＱに他方が第１のビット線ＢＬに接続された第１のトランジスタＴ１と、ゲートがカラムゲート選択線ＣＳＬに接続されソース又はドレインの一方が第２のデータ線ｂＤＱに他方が第２のビット線ｂＢＬに接続された第２のトランジスタＴ２とを含むカラムゲートＣＧＡＴと、；ゲートがイコライズ回路制御線ＥＱＬに接続されソース又はドレインの一方が第１のビット線ＢＬに他方がイコライズ回路電源線ＶＢＬに接続された第３のトランジスタＴ３と、ゲートがイコライズ回路制御線ＥＱＬに接続されソース又はドレインの一方が第２のビット線ｂＢＬに他方がイコライズ回路電源線ＶＢＬに接続された第４のトランジスタＴ４と、ゲートがイコライズ回路制御線ＥＱＬに接続されソース又はドレインの一方が第１のビット線ＢＬに他方が第２のビット線ｂＢＬに接続された第５のトランジスタＴ５とを含むイコライズ回路ＥＱとを有し、；前記第１のトランジスタＴ１のソース又はドレインの他方、前記第３のトランジスタＴ３のソース又はドレインの一方及び前記第５のトランジスタＴ５のソース又はドレインの一方が共通のコンタクトＣ１４を介して前記第１のビット線ＢＬに接続され、前記第２のトランジスタＴ２のソース又はドレインの他方、前記第４のトランジスタＴ４のソース又はドレインの一方及び前記第５のトランジスタＴ５のソース又はドレインの他方が共通のコンタクトＣ２４を介して前記第２のビット線ｂＢＬに接続されていることを特徴とする。
【００１０】
また、主としてトランジスタの配置等に着目すると、本発明における半導体記憶装置は、第１のトランジスタＴ１及び第２のトランジスタＴ２を含む第１のカラムゲートＣＧＡＴと、前記第１のトランジスタＴ１との第１の共通ノードＮ１を有する第３のトランジスタＴ３と、前記第２のトランジスタＴ２との第２の共通ノードＮ２を有する第４のトランジスタＴ４と、前記第１の共通ノードＮ１及び前記第２の共通ノードＮ２を有する第５のトランジスタＴ５とを含む第１のイコライズ回路ＥＱと、；第６のトランジスタＴ６及び第７のトランジスタＴ７を含む第２のカラムゲートＣＧＡＴと、；前記第６のトランジスタＴ６との第３の共通ノードＮ３を有する第８のトランジスタＴ８と、前記第７のトランジスタＴ７との第４の共通ノードＮ４を有する第９のトランジスタＴ９と、前記第３の共通ノードＮ３及び前記第４の共通ノードＮ４を有する第１０のトランジスタＴ１０とを含む第２のイコライズ回路ＥＱとを有することを特徴とする。
【００１１】
また、主として全体のパターン配置に着目すると、本発明における半導体記憶装置は、第１のトランジスタＴ１及び第２のトランジスタＴ２を含む第１のカラムゲートＣＧＡＴと、前記第１のトランジスタＴ１との第１の共通ノードＮ１を有する第３のトランジスタＴ３と、前記第２のトランジスタＴ２との第２の共通ノードＮ２を有する第４のトランジスタＴ４と、前記第１の共通ノードＮ１及び前記第２の共通ノードＮ２を有する第５のトランジスタＴ５とを含む第１のイコライズ回路ＥＱと、第６のトランジスタＴ６及び第７のトランジスタＴ７を含む第２のカラムゲートＣＧＡＴと、前記第６のトランジスタＴ６との第３の共通ノードＮ３を有する第８のトランジスタＴ８と、前記第７のトランジスタＴ７との第４の共通ノードＮ４を有する第９のトランジスタＴ９と、前記第３の共通ノードＮ３及び前記第４の共通ノードＮ４を有する第１０のトランジスタＴ１０とを含む第２のイコライズ回路ＥＱとにより単位素子領域を構成し、；互いに隣り合った前記単位素子領域間に前記第３、第４、第５、第８、第９及び第１０のトランジスタの各ゲート電極に接続されるイコライズ回路制御線ＥＱＬのパターンを形成したことを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
【００１３】
まず、図１〜図４を参照して、実施形態の基本的な構成について説明する。図１は本実施形態におけるＤＲＡＭの概略構成を示した図、図２はＤＲＡＭのセンスアンプ部に含まれるカラムゲート及びビット線イコライザのパターン構成を示した図、図３（ａ）は図２のパターンの一部を示した図、図３（ｂ）及び（ｃ）は図３（ａ）のそれぞれＡ−Ａ´及びＢ−Ｂ´における断面構成を示した図、図４はセンスアンプ部の構成を等価回路として示した図である。
【００１４】
図１において、ＭＣはメモリセル、Ｓ／Ａはセンスアンプ、ＥＱはビット線イコライザ、ＣＧＡＴはカラムゲート、ＯＵＴＤは出力ドライバ、ＩＮＢはインプットバッファ、ＲＤＥＣはロウデコーダ、ＣＤＥＣはカラムデコーダ、ＢＬ0 〜ＢＬ3 はビット線、ｂＢＬ0 〜ｂＢＬ3 はそれぞれＢＬ0 〜ＢＬ3 と対をなすビット線、ＷＬ0 〜ＷＬn はワード線、Ｐｈｉ−Ｔはトランスファーゲート制御線、ＳＡＰ及びｂＳＡＮはセンスアンプ駆動線、ＶＢＬはプリチャージ電位供給線（イコライズ回路電源線）、ＥＱＬはビット線イコライザ制御線、ＣＳＬ０〜ＣＳＬ３はカラムゲート選択線、ＤＱはデータ線、ｂＤＱはＤＱと対をなすデータ線、Ｄinは入力端子、Ｄout は出力端子をそれぞれ示している。なお、その他の各図においても、上記と同一或いは対応する構成要素には上記と同一の符号を付している。
【００１５】
図３において、Ｇ１〜Ｇ１０はゲート電極、Ｓ１〜Ｓ１０はソース又はドレイン等を構成する拡散領域、Ｎ１〜Ｎ４は共通ノードをそれぞれ示している。ゲート電極Ｇ１、Ｇ２、Ｇ６及びＧ７にはカラムゲート選択線ＣＳＬ0 が接続され、ゲート電極Ｇ３、Ｇ４、Ｇ５、Ｇ８、Ｇ９及びＧ１０にはビット線イコライザ制御線ＥＱＬが接続されている。また、拡散領域Ｓ１、Ｓ３、Ｓ７及びＳ９にはそれぞれデータ線ＤＱ0 、ｂＤＱ0 、ＤＱ1 及びｂＤＱ1 が接続され、拡散領域Ｓ２、Ｓ４、Ｓ８及びＳ１０にはそれぞれビット線ＢＬ0 、ｂＢＬ0 、ＢＬ2 及びｂＢＬ2 が接続され、拡散領域Ｓ５及びＳ６にはプリチャージ電位供給線（イコライズ回路電源線）ＶＢＬが接続されている。なお、図２の構成要素については、図３から容易に類推できるため、説明は省略する。
【００１６】
図４において、Ｔ１及びＴ２はカラムゲートＣＧＡＴを構成するＭＯＳトランジスタ、Ｔ３、Ｔ４及びＴ５はビット線イコライザＥＱを構成するＭＯＳトランジスタをそれぞれ示している。また、Ｃ１１〜Ｃ１５はビット線ＢＬとセンスアンプ部に含まれる各トランジスタの拡散領域とのコンタクトを、Ｃ２１〜Ｃ２５はビット線ｂＢＬとセンスアンプ部に含まれる各トランジスタの拡散領域とのコンタクトを、それぞれ示している。
【００１７】
本実施形態では、図２及び図３において特徴的に示されるように、カラムゲートの素子パターンとイコライズ回路の素子パターンとが融合された素子パターンとして形成されている。図３に示した例でいえば、ゲートＧ１を有するトランジスタ（カラムゲートを構成するトランジスタ）、ゲートＧ３を有するトランジスタ（ビット線イコライザを構成するトランジスタ）及びゲートＧ５を有するトランジスタ（ビット線イコライザを構成するトランジスタ）は共通ノードＮ１となる拡散層Ｓ２を共有している。同様に、共通ノードＮ２、Ｎ３及びＮ４もそれぞれカラムゲートを構成する一つのトランジスタとビット線イコライザを構成する二つのトランジスタによって共有されている。そして、各共通ノードＮ１、Ｎ２、Ｎ３及びＮ４（拡散領域Ｓ２、Ｓ４、Ｓ８及びＳ１０）には、ビット線コンタクトを介してそれぞれビット線ＢＬ0 、ｂＢＬ0 、ビット線ＢＬ1 及びｂＢＬ1 が接続されている。
【００１８】
このように、カラムゲートを構成するトランジスタとビット線イコライザを構成するトランジスタとで拡散領域を共有することにより、従来カラムゲートとビット線イコライザそれぞれに設けられていたビット線コンタクトをカラムゲートとビット線イコライザとで共有することができる。したがって、カラムゲート及びビット線イコライザに関していえば、ビット線コンタクトの数を従来に比べて半減させることができる。
【００１９】
図４はこの様子を回路的に示したものであるが、同図に示されるように、カラムゲートＣＧＡＴとビット線イコライザＥＱとでビット線コンタクト（ビット線ＢＬに対してはＣ１４、ビット線ｂＢＬに対してはＣ２４）を共有することになる。図３０は、従来のセンスアンプ部の構成を示した等価回路図であるが、従来はカラムゲートＣＧＡＴとビット線イコライザＥＱとを別々に設けていたため、カラムゲートＣＧＡＴ及びビット線イコライザＥＱそれぞれに対して別々のビット線コンタクト（ビット線ＢＬに対してはＣ１４ａ及びＣ１４ｂ、ビット線ｂＢＬに対してはＣ２４ａ及びＣ２４ｂ）が必要となる。また、センスアンプ部全体でみても、本実施形態では従来構成に比べてビット線コンタクトの数が５／６に低減されている。
【００２０】
このように、本発明では、カラムゲートを構成するトランジスタとビット線イコライザを構成するトランジスタとで拡散領域を共有することにより、カラムゲートとビット線イコライザとでビット線コンタクトを共通化することができるため、センスアンプ部におけるビット線コンタクトの数を削減することができる。したがって、センスアンプ部におけるビット線容量を低減させることができ、センス動作の高速化及びセンス動作における低消費電力化をはかることが可能となる。
【００２１】
また、従来はビット線イコライザのＶＢＬとビット線ＢＬ、ｂＢＬとを接続するトランジスタＴ３、Ｔ４のゲート幅をそのレイアウト上大きくとれないため、トランジスタのドライバビリティを十分確保することが困難であった。本実施形態では、トランジスタＴ３、Ｔ４のゲート幅をビット線イコライザのビット線対どおしを接続するトランジスタＴ５のゲート幅と同程度に広くすることができるため、トランジスタＴ３、Ｔ４のドライバビリティを十分確保することができる。したがって、イコライザ動作の高速化をはかることができる。
【００２２】
次に、上記の基本的な実施形態で示した構成に基づいて得られる具体的なレイアウトパターン例について説明する。
【００２３】
なお、以下の各レイアウトパターン例において、“ｌａｙｅｒ＃ｎ”は第ｎ番目のレイヤ（“ｌａｙｅｒ＃０”は最下層のレイヤ（第０番目のレイヤ）、“ｌａｙｅｒ＃４”は最上層のレイヤ（第４番目のレイヤ））を表したものであり、“ｃｏｎｔ−ｘｙ”は“ｌａｙｅｒ＃ｙ”から“ｌａｙｅｒ＃ｘ”へのコンタクトを表したものである。
【００２４】
まず、第１のレイアウトパターン例について、図５〜図９を参照して説明する。図５はレイアウトパターンの全レイヤ及び全コンタクトを示したものであり、図６は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図７は「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、ｃｏｎｔ−２３」を、図８は「ｌａｙｅｒ＃３、ｃｏｎｔ−２３、ｃｏｎｔ−３４」を、図９は 「ｌａｙｅｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものである。
【００２５】
本レイアウトパターン例（他のレイアウトパターン例も同様）では、１本のカラム選択線ＣＳＬが活性化されたときに、４組のビット線対からの情報が４組のＤＱ線に出力される場合を示している。本レイアウトパターン例（他のレイアウトパターン例も同様）では、図５の左右の領域（図５において“｛”で示した領域）に、それぞれ図３に示したパターンと同様のパターンが形成されている（図６に示されたパターンも参照）。なお、ＤＱ線の方向に図５に示されたパターンと同様に形成されるパターンでは、隣接するパターン間の境界線（図面上においてＤＱ線等を切断している線）を境に線対称のパターンが形成される（他のレイアウトパターン例も同様）。
【００２６】
ここで、ビット線の配線間余裕について考える。従来のレイアウトパターン例として図３１に示すようなものを想定した場合、最もビット線の配線間余裕がきびしいのは図３１のＡ−Ａ´の部分である。一方、図５において最もビット線の配線間余裕がきびしいのは図５のＡ−Ａ´の部分である。ここで、ビット線の最小線幅をＬ、ビット線間の最小間隔をＳ、ビット線コンタクト部分の最小幅をＣとし、ビット線コンタクトとトランジスタのチャネルとの間の距離はビット線とビット線コンタクトとの合わせ余裕に等しいと仮定する。
【００２７】
図３１に示した従来例では、４つのイコライザを配置した場合にビット線の配置に必要な幅は、「８Ｃ＋８Ｓ」と表される。これに対して、図５に示した例では、「３Ｃ＋１７Ｓ」と表される。例えば、Ｃ＝０．５μｍ、Ｌ＝０．２５μｍ、Ｓ＝０．２５μｍと仮定すると、４つのイコライザを配置した場合にビット線の配置に必要な幅は、図３１に示した従来例では６μｍであるのに対し、図５に示した例では５．７５μｍとなる。
【００２８】
このように、本発明では、隣接するビット線間の間隔を従来よりも緩和することが可能となり、ビット線の配線余裕の向上をはかることができる。
【００２９】
また、図３１に示した従来例では、カラムゲート及びビット線イコライザのパターンが別々の領域に形成されている。これに対して、本発明では、図５に示すように、カラムゲート及びビット線イコライザのパターンが融合して形成されているため、センスアンプ部の面積を低減することが可能となる。
【００３０】
また、本例では、ビット線イコライザ制御線ＥＱＬが、図５において左右に設けた二つの素子領域の間に形成されている（その他のレイアウトパターン例も同様）。したがって、各トランジスタまでのゲート配線を短くすることができ、高速化をはかることができる。
【００３１】
つぎに、第２のレイアウトパターン例について、図１０〜図１４を参照して説明する。図１０はレイアウトパターンの全レイヤ及び全コンタクトを示したものであり、図１１は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図１２は「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、ｃｏｎｔ−２３」を、図１３は「ｌａｙｅｒ＃３、ｃｏｎｔ−２３、ｃｏｎｔ−３４」を、図１４は「ｌａｙｅｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものである。
【００３２】
本例では、カラムゲートへの配線をカラムゲート及びビット線イコライザの両側に配置するとともに、ビット線イコライザ制御線ＥＱＬを中央に複数カラムを貫通するように配置している。これにより、カラムゲート及びビット線イコライザの中央部でのビット線配線が単純になる。
【００３３】
つぎに、第３のレイアウトパターン例について、図１５〜図１９を参照して説明する。図１５はレイアウトパターンの全レイヤ及び全コンタクトを示したものであり、図１６は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図１７は「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、ｃｏｎｔ−２３」を、図１８は「ｌａｙｅｒ＃３、ｃｏｎｔ−２３、ｃｏｎｔ−３４」を、図１９は「ｌａｙｅｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものである。
【００３４】
本例でも、第２のレイアウトパターン例と同様、カラムゲートへの配線をカラムゲート及びビット線イコライザの両側に配置するとともに、ビット線イコライザ制御線ＥＱＬを中央に複数カラムを貫通するように配置している。第２のレイアウトパターン例と異なる点は、カラムゲート及びビット線イコライザの両側において、ビット線よりも上層側の配線を用いてカラムゲートへの配線を形成し、カラムゲート及びビット線イコライザのビット線方向の占有領域を削減していることである。
【００３５】
つぎに、第４のレイアウトパターン例について、図２０〜図２４を参照して説明する。図２０はレイアウトパターンの全レイヤ及び全コンタクトを示したものであり、図２１は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図２２は「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、ｃｏｎｔ−２３」を、図２３は「ｌａｙｅｒ＃３、ｃｏｎｔ−２３、ｃｏｎｔ−３４」を、図２４は「ｌａｙｅｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものである。
【００３６】
本例では、カラムゲートへの配線をカラムゲート及びビット線イコライザの両側に配置するとともに、第１〜第３のレイアウトパターン例では左右に分離して配置されていたカラムゲート及びビット線イコライザを、拡散層で接続している。これにより、プリチャージ電位供給線ＶＢＬのコンタクトを多くとることができる。また、カラムゲート及びビット線イコライザのビット線方向の占有領域を削減することができる。
【００３７】
つぎに、第５のレイアウトパターン例について、図２５〜図２９を参照して説明する。図２５はレイアウトパターンの全レイヤ及び全コンタクトを示したものであり、図２６は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図２７は「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、ｃｏｎｔ−２３」を、図２８は「ｌａｙｅｒ＃３、ｃｏｎｔ−２３、ｃｏｎｔ−３４」を、図２９は「ｌａｙｅｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものである。
【００３８】
本例では、第４のレイアウトパターン例において、カラムゲート及びビット線イコライザの両側において、ビット線よりも上層側の配線を用いてカラムゲートへの配線を形成し、カラムゲート及びビット線イコライザのビット線方向の占有領域を削減している。
【００３９】
以上、本発明の実施形態について詳述したが、本発明はこれに限定されるものではなく、その趣旨を逸脱しない範囲内で種々変形して実施可能である。
【００４０】
【発明の効果】
本発明では、カラムゲートの素子パターンとイコライズ回路の素子パターンとを融合させることにより、カラムゲートとイコライズ回路とでビット線コンタクトを共通化することができるため、センスアンプ部におけるビット線コンタクトの数を削減することができる。したがって、センスアンプ部におけるビット線容量を低減することができ、センス動作の高速化及びセンス動作における低消費電力化をはかることができる。また、カラムゲートの素子パターンとイコライズ回路の素子パターンとを融合させることにより、イコライズ動作の高速化、ビット線の配線余裕の向上、センスアンプ部の面積の減少等をはかることも可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態におけるＤＲＡＭの概略構成を示した図。
【図２】本発明の実施形態におけるＤＲＡＭのセンスアンプ部に含まれるカラムゲート及びビット線イコライザのパターン構成を示した図。
【図３】図３（ａ）は図２のパターンの一部を示した図、図３（ｂ）及び（ｃ）は図３（ａ）のそれぞれＡ−Ａ´及びＢ−Ｂ´における断面構成を示した図。
【図４】本発明の実施形態におけるセンスアンプ部の構成を等価回路として示した図。
【図５】本発明の実施形態における第１のレイアウトパターン例を示した図。
【図６】本発明の実施形態における第１のレイアウトパターン例について、最下層のレイヤ及び第１番目のレイヤ等を示した図。
【図７】本発明の実施形態における第１のレイアウトパターン例について、第２番目のレイヤ等を示した図。
【図８】本発明の実施形態における第１のレイアウトパターン例について、第３番目のレイヤ等を示した図。
【図９】本発明の実施形態における第１のレイアウトパターン例について、第４番目のレイヤ等を示した図。
【図１０】本発明の実施形態における第２のレイアウトパターン例を示した図。
【図１１】本発明の実施形態における第２のレイアウトパターン例について、最下層のレイヤ及び第１番目のレイヤ等を示した図。
【図１２】本発明の実施形態における第２のレイアウトパターン例について、第２番目のレイヤ等を示した図。
【図１３】本発明の実施形態における第２のレイアウトパターン例について、第３番目のレイヤ等を示した図。
【図１４】本発明の実施形態における第２のレイアウトパターン例について、第４番目のレイヤ等を示した図。
【図１５】本発明の実施形態における第の３レイアウトパターン例を示した図。
【図１６】本発明の実施形態における第３のレイアウトパターン例について、最下層のレイヤ及び第１番目のレイヤ等を示した図。
【図１７】本発明の実施形態における第３のレイアウトパターン例について、第２番目のレイヤ等を示した図。
【図１８】本発明の実形態における第３のレイアウトパターン例について、第３番目のレイヤ等を示した図。
【図１９】本発明の実施形態における第３のレイアウトパターン例について、第４番目のレイヤ等を示した図。
【図２０】本発明の実施形態における第の４レイアウトパターン例を示した図。
【図２１】本発明の実施形態における第４のレイアウトパターン例について、最下層のレイヤ及び第１番目のレイヤ等を示した図。
【図２２】本発明の実施形態における第４のレイアウトパターン例について、第２番目のレイヤ等を示した図。
【図２３】本発明の実形態における第４のレイアウトパターン例について、第３番目のレイヤ等を示した図。
【図２４】本発明の実施形態における第４のレイアウトパターン例について、第４番目のレイヤ等を示した図。
【図２５】本発明の実施形態における第の５レイアウトパターン例を示した図。
【図２６】本発明の実施形態における第５のレイアウトパターン例について、最下層のレイヤ及び第１番目のレイヤ等を示した図。
【図２７】本発明の実施形態における第５のレイアウトパターン例について、第２番目のレイヤ等を示した図。
【図２８】本発明の実形態における第５のレイアウトパターン例について、第３番目のレイヤ等を示した図。
【図２９】本発明の実施形態における第５のレイアウトパターン例について、第４番目のレイヤ等を示した図。
【図３０】従来技術に係るセンスアンプ部の構成例を示した等価回路図。
【図３１】従来技術に係るレイアウトパターン例を示した図。
【符号の説明】
ＥＱ…ビット線イコライザ（イコライズ回路）
ＣＧＡＴ…カラムゲート
Ｔ１〜Ｔ５…第１〜第５のトランジスタ
Ｎ１〜Ｎ４…第１〜第４の共通ノード
Ｇ１〜Ｇ１０…第１〜第１０のゲート電極
Ｓ１〜Ｓ１０…第１〜第１０の拡散領域
Ｃ１１〜Ｃ１５、Ｃ２１〜Ｃ２５…コンタクト
ＤＱ0 …第１のデータ線
ｂＤＱ0 …第２のデータ線
ＤＱ1 …第３のデータ線
ｂＤＱ1 …第４のデータ線
ＢＬ0 …第１のビット線
ｂＢＬ0 …第２のビット線
ＢＬ2 …第３のビット線
ｂＢＬ2 …第４のビット線
ＶＢＬ…プリチャージ電位供給線（イコライズ回路電源線）
ＥＱＬ…ビット線イコライザ制御線（イコライズ回路制御線）
ＣＳＬ０〜ＣＳＬ３…カラムゲート選択線

Claims (13)

1. 第１のトランジスタ及び第２のトランジスタを含む第１のカラムゲートと、
   前記第１のトランジスタとの第１の共通ノードを有する第３のトランジスタと、前記第２のトランジスタとの第２の共通ノードを有する第４のトランジスタと、前記第１の共通ノード及び前記第２の共通ノードを有する第５のトランジスタとを含む第１のイコライズ回路と、
   第６のトランジスタ及び第７のトランジスタを含む第２のカラムゲートと、
   前記第６のトランジスタとの第３の共通ノードを有する第８のトランジスタと、前記第７のトランジスタとの第４の共通ノードを有する第９のトランジスタと、前記第３の共通ノード及び前記第４の共通ノードを有する第１０のトランジスタとを含む第２のイコライズ回路と
   により単位素子領域を構成し、
   前記第３のトランジスタと前記第８のトランジスタとが共通ノードを有し、且つ前記第４のトランジスタと前記第９のトランジスタとが共通ノードを有する
   ことを特徴とする半導体記憶装置。
2. 第１のトランジスタ及び第２のトランジスタを含む第１のカラムゲートと、
   前記第１のトランジスタとの第１の共通ノードを有する第３のトランジスタと、前記第２のトランジスタとの第２の共通ノードを有する第４のトランジスタと、前記第１の共通ノード及び前記第２の共通ノードを有する第５のトランジスタとを含む第１のイコライズ回路と、
   第６のトランジスタ及び第７のトランジスタを含む第２のカラムゲートと、
   前記第６のトランジスタとの第３の共通ノードを有する第８のトランジスタと、前記第７のトランジスタとの第４の共通ノードを有する第９のトランジスタと、前記第３の共通ノード及び前記第４の共通ノードを有する第１０のトランジスタとを含む第２のイコライズ回路と
   を有し、
   前記第１のトランジスタは、第１の拡散領域と、前記第１の共通ノードとなる第２の拡散領域と、これら第１の拡散領域及び第２の拡散領域の間に設けられた第１のゲート電極とを含み、
   前記第２のトランジスタは、第３の拡散領域と、前記第２の共通ノードとなる第４の拡散領域と、これら第３の拡散領域及び第４の拡散領域の間に設けられた第２のゲート電極とを含み、
   前記第３のトランジスタは、前記第２の拡散領域と、第５の拡散領域と、これら第２の拡散領域及び第５の拡散領域の間に設けられた第３のゲート電極とを含み、
   前記第４のトランジスタは、前記第４の拡散領域と、第６の拡散領域と、これら第４の拡散領域及び第６の拡散領域の間に設けられた第４のゲート電極とを含み、
   前記第５のトランジスタは、前記第２の拡散領域と、前記第４の拡散領域と、これら第２の拡散領域及び第４の拡散領域の間に設けられた第５のゲート電極とを含み、
   前記第６のトランジスタは、第７の拡散領域と、前記第３の共通ノードとなる第８の拡散領域と、これら第７の拡散領域及び第８の拡散領域の間に設けられた第６のゲート電極とを含み、
   前記第７のトランジスタは、第９の拡散領域と、前記第４の共通ノードとなる第１０の拡散領域と、これら第９の拡散領域及び第１０の拡散領域の間に設けられた第７のゲート電極とを含み、
   前記第８のトランジスタは、前記第５の拡散領域と、前記第８の拡散領域と、これら第５の拡散領域及び第８の拡散領域の間に設けられた第８のゲート電極とを含み、
   前記第９のトランジスタは、前記第６の拡散領域と、前記第１０の拡散領域と、これら第６の拡散領域及び第１０の拡散領域の間に設けられた第９のゲート電極とを含み、
   前記第１０のトランジスタは、前記第８の拡散領域と、前記第１０の拡散領域と、これら第８の拡散領域及び第１０の拡散領域の間に設けられた第１０のゲート電極とを含む
   ことを特徴とする半導体記憶装置。
3. 前記第１の拡散領域は第１のデータ線に接続され、前記第２の拡散領域は第１のビット線に接続され、前記第３の拡散領域は第２のデータ線に接続され、前記第４の拡散領域は第２のビット線に接続され、前記第５の拡散領域及び前記第６の拡散領域はイコライズ回路電源線に接続され、前記第７の拡散領域は第３のデータ線に接続され、前記第８の拡散領域は第３のビット線に接続され、前記第９の拡散領域は第４のデータ線に接続され、前記第１０の拡散領域は第４のビット線に接続され、
   前記第１、第２、第６及び第７のゲート電極はカラムゲート選択線に接続され、前記第３、第４、第５、第８、第９及び第１０のゲート電極はイコライズ回路制御線に接続されていることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記イコライズ回路電源線の電位はビット線のプリチャージ電位であることを特徴とする請求項３に記載の半導体記憶装置。
5. 第１のトランジスタ及び第２のトランジスタを含む第１のカラムゲートと、前記第１のトランジスタとの第１の共通ノードを有する第３のトランジスタと、前記第２のトランジスタとの第２の共通ノードを有する第４のトランジスタと、前記第１の共通ノード及び前記第２の共通ノードを有する第５のトランジスタとを含む第１のイコライズ回路と、第６のトランジスタ及び第７のトランジスタを含む第２のカラムゲートと、前記第６のトランジスタとの第３の共通ノードを有する第８のトランジスタと、前記第７のトランジスタとの第４の共通ノードを有する第９のトランジスタと、前記第３の共通ノード及び前記第４の共通ノードを有する第１０のトランジスタとを含む第２のイコライズ回路とにより単位素子領域を構成し、
   互いに隣り合った前記単位素子領域間に前記第３、第４、第５、第８、第９及び第１０のトランジスタの各ゲート電極に接続されるイコライズ回路制御線のパターンを形成したことを特徴とする半導体記憶装置。
6. 第１のトランジスタ及び第２のトランジスタを含む第１のカラムゲートと、前記第１のトランジスタとの第１の共通ノードを有する第３のトランジスタと、前記第２のトランジスタとの第２の共通ノードを有する第４のトランジスタと、前記第１の共通ノード及び前記第２の共通ノードを有する第５のトランジスタとを含む第１のイコライズ回路と、第６のトランジスタ及び第７のトランジスタを含む第２のカラムゲートと、前記第６のトランジスタとの第３の共通ノードを有する第８のトランジスタと、前記第７のトランジスタとの第４の共通ノードを有する第９のトランジスタと、前記第３の共通ノード及び前記第４の共通ノードを有する第１０のトランジスタとを含む第２のイコライズ回路とにより単位素子領域を構成し、
   互いに隣り合った前記単位素子領域の一方に含まれる第１のトランジスタと他方に含まれる第６のトランジスタとが共通ノードを有し、且つ互いに隣り合った前記単位素子領域の一方に含まれる第２のトランジスタと他方に含まれる第７のトランジスタとが共通ノードを有することを特徴とする半導体記憶装置。
7. 半導体基板と、
   前記半導体基板に形成された素子領域と、
   前記半導体基板の上方に形成された第１及び第２のデータ線と、
   前記素子領域上に形成された二つの拡散層と第１のゲート電極とを有する第１のトランジスタを備え、前記第１のトランジスタの前記拡散層の一方が前記第１のデータ線に接続された第１の選択ゲートと、
   前記素子領域上に形成された二つの拡散層と第２のゲート電極とを有する第２のトランジスタを備え、前記第２のトランジスタの前記拡散層の一方が前記第２のデータ線に接続された第２の選択ゲートと、
   第３、第４及び第５のトランジスタを備えたイコライザとを備え、
   前記第３のトランジスタは前記素子領域上に形成された二つの拡散層と第３のゲート電極とを有し、前記第３のトランジスタの前記拡散層の一方と前記第１のトランジスタの前記拡散層の他方とが共通化され、前記第３のトランジスタの前記拡散層の他方が電位供給線に接続されており、前記第４のトランジスタは前記素子領域上に形成された二つの拡散層と第４のゲート電極とを有し、前記第４のトランジスタの前記拡散層の一方と前記第２のトランジスタの前記拡散層の他方とが共通化され、前記第４のトランジスタの前記拡散層の他方が前記電位供給線に接続されており、前記第５のトランジスタは前記素子領域上に形成された二つの拡散層と第５のゲート電極とを有し、前記第５のトランジスタの前記拡散層の一方と前記第１のトランジスタの前記拡散層の他方とが共通化され、前記第５のトランジスタの前記拡散層の他方と前記第２のトランジスタの前記拡散層の他方とが共通化されており、
   前記第１のゲート電極と第２のゲート電極とが同一の配線層で構成され、前記第３のゲート電極と第４のゲート電極と第５のゲート電極とが同一の配線層で構成されていることを特徴とする半導体記憶装置。
8. 半導体基板と、
   第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１及び第２のビット線と、
   プリチャージ電位供給線に接続された第１の拡散層と、
   前記第１のビット線に接続された第２の拡散層と、
   前記第２のビット線に接続された第３の拡散層と、
   前記プリチャージ電位供給線に接続された第４の拡散層と、
   第１、第２及び第３の部分を有し、第１の部分が前記半導体基板の上方であって且つ前記第１及び第２の拡散層に隣接して設けられ、第２の部分が前記半導体基板の上方であって且つ前記第２及び第３の拡散層に隣接して設けられ、第３の部分が前記半導体基板の上方であって且つ前記第３及び第４の拡散層に隣接して設けられた第１のゲート電極と、
   第１のデータ線に接続された第５の拡散層と、
   第２のデータ線に接続された第６の拡散層と、
   第４及び第５の部分を有し、第４の部分が前記半導体基板の上方であって且つ前記第２及び第５の拡散層に隣接して設けられ、第５の部分が前記半導体基板の上方であって且つ前記第３及び第６の拡散層に隣接して設けられた第２のゲート電極と、
   を備えたことを特徴とする半導体記憶装置。
9. 半導体基板と、
   第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１から第８のビット線と、
   前記第１の方向に対して垂直な第２の方向に平行に配置された第１から第８のデータ線と、
   前記半導体基板に形成され、第１から第１０の拡散層を有し、第１及び第２の拡散層がプリチャージ電位供給線に接続され、第３から第６の拡散層がそれぞれ前記第１から第４のビット線に接続され、第７から第１０の拡散層がそれぞれ前記第１から第４のデータ線に接続された第１の素子領域と、
   前記半導体基板に形成され、前記第１の素子領域に隣接して設けられ、第１１から第２０の拡散層を有し、第１１及び第１２の拡散層が前記プリチャージ電位供給線に接続され、第１３から第１６の拡散層がそれぞれ前記第５から第８のビット線に接続され、第１７から第２０の拡散層がそれぞれ前記第５から第８のデータ線に接続された第２の素子領域と、
   前記第１及び第２の素子領域の上方に形成され、第１から第１２の部分を有し、第１の部分が前記第１及び第３の拡散層に隣接して設けられ、第２の部分が前記第３及び第４の拡散層に隣接して設けられ、第３の部分が前記第２及び第４の拡散層に隣接して設けられ、第４の部分が前記第１及び第５の拡散層に隣接して設けられ、第５の部分が前記第５及び第６の拡散層に隣接して設けられ、第６の部分が前記第２及び第６の拡散層に隣接して設けられ、第７の部分が前記第１１及び第１３の拡散層に隣接して設けられ、第８の部分が前記第１３及び第１４の拡散層に隣接して設けられ、第９の部分が前記第１２及び第１４の拡散層に隣接して設けられ、第１０の部分が前記第１１及び第１５の拡散層に隣接して設けられ、第１１の部分が前記第１５及び第１６の拡散層に隣接して設けられ、第１２の部分が前記第１２及び第１６の拡散層に隣接して設けられた第１のゲートと、
   前記第１及び第２の素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第３及び第７の拡散層に隣接して設けられ、第２の部分が前記第４及び第８の拡散層に隣接して設けられ、第３の部分が前記第１３及び第１７の拡散層に隣接して設けられ、第４の部分が前記第１４及び第１８の拡散層に隣接して設けられた第２のゲートと、
   前記第１及び第２の素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第５及び第９の拡散層に隣接して設けられ、第２の部分が前記第６及び第１０の拡散層に隣接して設けられ、第３の部分が前記第１５及び第１９の拡散層に隣接して設けられ、第４の部分が前記第１６及び第２０の拡散層に隣接して設けられた第３のゲートと、
   前記第１の素子領域と第２の素子領域の間に設けられ、前記第１から第３のゲートにそれぞれ接続された第１から第３のコンタクトと、
   前記第２及び第１２の拡散層にそれぞれ接続された第４及び第５のコンタクトとを備え、
   前記第１から第５のコンタクトが実質的に一つの線上に配置されていることを特徴とする半導体記憶装置。
10. 半導体基板と、
    第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１から第８のビット線と、
    前記第１の方向に対して垂直な第２の方向に平行に配置された第１から第８のデータ線と、
    前記半導体基板に形成され、第１から第１０の拡散層を有し、第１及び第２の拡散層がプリチャージ電位供給線に接続され、第３から第６の拡散層がそれぞれ前記第１から第４のビット線に接続され、第７から第１０の拡散層がそれぞれ前記第１から第４のデータ線に接続された第１の素子領域と、
    前記半導体基板に形成され、第１１から第２０の拡散層を有し、第１１及び第１２の拡散層が前記プリチャージ電位供給線に接続され、第１３から第１６の拡散層がそれぞれ前記第５から第８のビット線に接続され、第１７から第２０の拡散層がそれぞれ前記第５から第８のデータ線に接続され、前記第１１の拡散層が前記第２の拡散層に対向するように前記第１の素子領域に隣接して設けられた第２の素子領域と、
    前記第１及び第２の素子領域の上方に形成され、第１から第１２の部分を有し、第１の部分が前記第１及び第３の拡散層に隣接して設けられ、第２の部分が前記第３及び第４の拡散層に隣接して設けられ、第３の部分が前記第２及び第４の拡散層に隣接して設けられ、第４の部分が前記第１及び第５の拡散層に隣接して設けられ、第５の部分が前記第５及び第６の拡散層に隣接して設けられ、第６の部分が前記第２及び第６の拡散層に隣接して設けられ、第７の部分が前記第１１及び第１３の拡散層に隣接して設けられ、第８の部分が前記第１３及び第１４の拡散層に隣接して設けられ、第９の部分が前記第１２及び第１４の拡散層に隣接して設けられ、第１０の部分が前記第１１及び第１５の拡散層に隣接して設けられ、第１１の部分が前記第１５及び第１６の拡散層に隣接して設けられ、第１２の部分が前記第１２及び第１６の拡散層に隣接して設けられた第１のゲートと、
    前記第１の素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第３及び第７の拡散層に隣接して設けられ、第２の部分が前記第４及び第８の拡散層に隣接して設けられ、第３の部分が前記第５及び第９の拡散層に隣接して設けられ、第４の部分が前記第６及び第１０の拡散層に隣接して設けられた第２のゲートと、
    前記第２の素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第１３及び第１７の拡散層に隣接して設けられ、第２の部分が前記第１４及び第１８の拡散層に隣接して設けられ、第３の部分が前記第１５及び第１９の拡散層に隣接して設けられ、第４の部分が前記第１６及び第２０の拡散層に隣接して設けられた第３のゲートとを備え、
    前記プリチャージ電位供給線が、前記第２の方向に平行に配置され、且つ実質的に前記第１１の拡散層の上方に設けられていることを特徴とする半導体記憶装置。
11. 半導体基板と、
    第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１から第８のビット線と、
    前記第１の方向に対して垂直な第２の方向に平行に配置された第１から第８のデータ線と、
    前記半導体基板に形成され、第１から第１０の拡散層を有し、第１及び第２の拡散層がプリチャージ電位供給線に接続され、第３から第６の拡散層がそれぞれ前記第１から第４のビット線に接続され、第７から第１０の拡散層がそれぞれ前記第１から第４のデータ線に接続された第１の素子領域と、
    前記半導体基板に形成され、第１１から第２０の拡散層を有し、第１１及び第１２の拡散層が前記プリチャージ電位供給線に接続され、第１３から第１６の拡散層がそれぞれ前記第５から第８のビット線に接続され、第１７から第２０の拡散層がそれぞれ前記第５から第８のデータ線に接続され、前記第１１の拡散層が前記第２の拡散層に対向するように前記第１の素子領域に隣接して設けられた第２の素子領域と、
    前記第１及び第２の素子領域の上方に形成され、第１から第１２の部分を有し、第１の部分が前記第１及び第３の拡散層に隣接して設けられ、第２の部分が前記第３及び第４の拡散層に隣接して設けられ、第３の部分が前記第２及び第４の拡散層に隣接して設けられ、第４の部分が前記第１及び第５の拡散層に隣接して設けられ、第５の部分が前記第５及び第６の拡散層に隣接して設けられ、第６の部分が前記第２及び第６の拡散層に隣接して設けられ、第７の部分が前記第１１及び第１３の拡散層に隣接して設けられ、第８の部分が前記第１３及び第１４の拡散層に隣接して設けられ、第９の部分が前記第１２及び第１４の拡散層に隣接して設けられ、第１０の部分が前記第１１及び第１５の拡散層に隣接して設けられ、第１１の部分が前記第１５及び第１６の拡散層に隣接して設けられ、第１２の部分が前記第１２及び第１６の拡散層に隣接して設けられた第１のゲートと、
    前記第１の素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第３及び第７の拡散層に隣接して設けられ、第２の部分が前記第４及び第８の拡散層に隣接して設けられた第２のゲートと、
    前記第１の素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第５及び第９の拡散層に隣接して設けられ、第２の部分が前記第６及び第１０の拡散層に隣接して設けられた第３のゲートと、
    前記第２の素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第１３及び第１７の拡散層に隣接して設けられ、第２の部分が前記第１４及び第１８の拡散層に隣接して設けられた第４のゲートと、
    前記第２の素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第１５及び第１９の拡散層に隣接して設けられ、第２の部分が前記第１６及び第２０の拡散層に隣接して設けられた第５のゲートと、
    前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第２及び第３のゲートに接続された第１の配線と、
    前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第４及び第５のゲートに接続された第２の配線とを備え、
    前記プリチャージ電位供給線が、前記第２の方向に平行に配置され、且つ実質的に前記第１１の拡散層の上方に設けられていることを特徴とする半導体記憶装置。
12. 半導体基板と、
    第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１から第８のビット線と、
    前記第１の方向に対して垂直な第２の方向に平行に配置された第１から第８のデータ線と、
    前記半導体基板に形成され、第１から第１９の拡散層を有し、第１、第２及び第１１の拡散層がプリチャージ電位供給線に接続され、第３から第６及び第１２から第１５の拡散層がそれぞれ前記第１から第８のビット線に接続され、第７から第１０及び第１６から第１９の拡散層がそれぞれ前記第１から第８のデータ線に接続された素子領域と、
    前記素子領域の上方に形成され、第１から第６の部分を有し、第１の部分が前記第１及び第３の拡散層に隣接して設けられ、第２の部分が前記第３及び第４の拡散層に隣接して設けられ、第３の部分が前記第２及び第４の拡散層に隣接して設けられ、第４の部分が前記第１及び第５の拡散層に隣接して設けられ、第５の部分が前記第５及び第６の拡散層に隣接して設けられ、第６の部分が前記第２及び第６の拡散層に隣接して設けられた第１のゲートと、
    前記素子領域の上方に形成され、第１から第６の部分を有し、第１の部分が前記第２及び第１２の拡散層に隣接して設けられ、第２の部分が前記第１２及び第１３の拡散層に隣接して設けられ、第３の部分が前記第１１及び第１３の拡散層に隣接して設けられ、第４の部分が前記第２及び第１４の拡散層に隣接して設けられ、第５の部分が前記第１４及び第１５の拡散層に隣接して設けられ、第６の部分が前記第１１及び第１５の拡散層に隣接して設けられた第２のゲートと、
    前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第１及び第２のゲートに接続されたビット線イコライザ制御線と、
    前記素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第３及び第７の拡散層に隣接して設けられ、第２の部分が前記第４及び第８の拡散層に隣接して設けられ、第３の部分が前記第５及び第９の拡散層に隣接して設けられ、第４の部分が前記第６及び第１０の拡散層に隣接して設けられた第３のゲートと、
    前記素子領域の上方に形成され、第１から第４の部分を有し、第１の部分が前記第１２及び第１６の拡散層に隣接して設けられ、第２の部分が前記第１３及び第１７の拡散層に隣接して設けられ、第３の部分が前記第１４及び第１８の拡散層に隣接して設けられ、第４の部分が前記第１５及び第１９の拡散層に隣接して設けられた第４のゲートと、
    を備えたことを特徴とする半導体記憶装置。
13. 半導体基板と、
    第１の方向に平行に配置され、それぞれがメモリセルに対してデータ入出力を行う第１から第８のビット線と、
    前記第１の方向に対して垂直な第２の方向に平行に配置された第１から第８のデータ線と、
    前記半導体基板に形成され、第１から第１９の拡散層を有し、第１、第２及び第１１の拡散層がプリチャージ電位供給線に接続され、第３から第６及び第１２から第１５の拡散層がそれぞれ前記第１から第８のビット線に接続され、第７から第１０及び第１６から第１９の拡散層がそれぞれ前記第１から第８のデータ線に接続された素子領域と、
    前記素子領域の上方に形成され、第１から第６の部分を有し、第１の部分が前記第１及び第３の拡散層に隣接して設けられ、第２の部分が前記第３及び第４の拡散層に隣接して設けられ、第３の部分が前記第２及び第４の拡散層に隣接して設けられ、第４の部分が前記第１及び第５の拡散層に隣接して設けられ、第５の部分が前記第５及び第６の拡散層に隣接して設けられ、第６の部分が前記第２及び第６の拡散層に隣接して設けられた第１のゲートと、
    前記素子領域の上方に形成され、第１から第６の部分を有し、第１の部分が前記第２及び第１２の拡散層に隣接して設けられ、第２の部分が前記第１２及び第１３の拡散層に隣接して設けられ、第３の部分が前記第１１及び第１３の拡散層に隣接して設けられ、第４の部分が前記第２及び第１４の拡散層に隣接して設けられ、第５の部分が前記第１４及び第１５の拡散層に隣接して設けられ、第６の部分が前記第１１及び第１５の拡散層に隣接して設けられた第２のゲートと、
    前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第１及び第２のゲートに接続されたビット線イコライザ制御線と、
    前記素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第３及び第７の拡散層に隣接して設けられ、第２の部分が前記第４及び第８の拡散層に隣接して設けられた第３のゲートと、
    前記素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第５及び第９の拡散層に隣接して設けられ、第２の部分が前記第６及び第１０の拡散層に隣接して設けられた第４のゲートと、
    前記素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第１２及び第１６の拡散層に隣接して設けられ、第２の部分が前記第１３及び第１７の拡散層に隣接して設けられた第５のゲートと、
    前記素子領域の上方に形成され、第１及び第２の部分を有し、第１の部分が前記第１４及び第１８の拡散層に隣接して設けられ、第２の部分が前記第１５及び第１９の拡散層に隣接して設けられた第６のゲートと、
    前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第３及び第４のゲートに接続された第１の配線と、
    前記第１から第８のビット線の上方であって前記第２の方向に設けられ、前記第５及び第６のゲートに接続された第１の配線と、
    を備えたことを特徴とする半導体記憶装置。

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